KR100764633B1

KR100764633B1 - 메모리 제어장치, 데이터 처리시스템 및 반도체장치

Info

Publication number: KR100764633B1
Application number: KR1020010042823A
Authority: KR
Inventors: 미우라세이지; 아유카와카즈시게
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2000-08-21
Filing date: 2001-07-16
Publication date: 2007-10-08
Also published as: US7624238B2; US20030126392A1; US6587934B2; US20020053001A1; US8255622B2; KR20020015266A; TW200408945A; US20020023197A1; US6574700B2; US6675269B2; US20100064101A1; US20040095818A1; US20120005421A1; JP2002063069A; US7076601B2; TWI284801B; US20060245281A1; TWI251739B; US8024512B2; US6542957B2

Abstract

메모리장치와 데이터처리장치간의 액세스를 고속 또는 저전력으로 행한다. 동일페이지에 대한 액세스를 고속으로 행하는 페이지 온 모드에 있어서, 다른 페이지 액세스가 연속하여 발생한 경우, 페이지 오프 모드로 전환되는 메모리제어장치 및 데이터처리장치.

CPU, MEM, 캐시 메모리

Description

메모리 제어장치, 데이터 처리시스템 및 반도체장치{MEMORY CONTROLLER, DATA PROCESSING SYSTEM AND SEMICONDUCTOR DEVICE}

도 1은 본 발명에 적용한 제 1 실시형태의 데이터처리시스템의 구성도,

도 2는 제 1 실시형태의 메모리 모듈의 구성도,

도 3은 제 1 실시형태의 1개의 메모리뱅크의 구성도,

도 4는 제 1 실시형태의 메모리제어회로의 동작타이밍도,

도 5는 제 1 실시형태의 메모리제어회로의 구성도,

도 6은 제 1 실시형태의 페이지 액세스 판정회로가 유지하는 정보를 나타낸 도,

도 7은 제 1 실시형태의 페이지액세스판정회로의 동작타이밍도,

도 8은 제 1 실시형태의 모드전환 회로의 동작흐름도를 나타낸 도,

도 9는 제 1 실시형태의 주소발생회로의 동작을 나타낸 도,

도 10은 제 1 실시형태의 메모리제어회로의 동작타이밍도,

도 11은 제 1 실시형태의 리프래시동작의 타이밍도이고,

도 12는 본 발명의 효과를 나타내는 도,

도 13은 본 발명을 적용한 제 2 실시형태의 메모리제어회로의 구성도,

도 14는 제 2 실시형태의 선행주소생성액세스판정회로(predicted address checking circuit)가 유지하는 정보를 나타낸 도,

도 15는 제 2 실시형태의 선행주소생성회로(predicted address generati온 circuit)가 유지하는 정보를 나타낸 도,

도 16은 제 2 실시형태의 선행주소생성회로 및 선행주소생성액세스판정회로의 동작타이밍도,

도 17은 제 2 실시형태의 선행생성모드전환블록의 동작흐름도를 나타낸 도,

도 18은 제 2 실시형태의 페이지 액세스판정회로 및 주소발생회로의 동작타이밍도,

도 19는 제 2 실시형태의 메모리제어회로의 동작타이밍도,

도 20은 본 발명의 제 3 실시형태의 메모리제어회로의 구성도,

도 21은 제 3 실시형태의 데이터처리시스템구성도,

도 22는 제 3 실시형태의 자동주소조정회로가 하는 주소조정을 나타낸 도,

도 23은 제 3 실시형태의 자동주소조정회로가 하는 주소조정을 나타낸 도,

도 24는 본 발명의 제 4 실시형태의 동작타이밍도,

도 25는 제 4 실시형태의 모드전환 회로의 동작흐름도를 나타낸 도,

도 26은 본 발명의 제 5 실시형태의 동작타이밍도,

도 27은 본 발명의 데이터처리시스템을 단일의 패키지에 봉지한 반도체장치의 도이다.

<도면의 주요부분에 대한 부호의 설명>

MS0, MS2, MS3, MS4: 데이터처리부

CPU: 중앙처리장치

LIC: 1차 캐시

MEM: 메모리 모듈

BRG: PCI 브리지회로

ME0∼ME7: 메모리장치

B0∼B3: 제 0 뱅크∼제 3 뱅크

Y-DEC: 열(Column)디코더

X-DEC: 행디코더

SA-ARY: 센스 증폭기어레이

CSW: 열(Column)스위치군

GBL: 글로벌 비트라인군

MA: 주증폭기

IOBUF: 입출력버퍼

WL: 워드라인

SA: 센스 증폭기

BL: 로컬비트

MCU, MCU2: 메모리제어유닛

ARB: 조정회로

REC: 리프래시제어회로

MC, MC1, MC2: 메모리제어회로

PH: 페이지액세스판정회로

MODE: 모드전환 블록

PRJ0∼PRJ3: 모드전환 회로

RC: 액세스회수카운터

SW: 스위치회로

ACG: 주소발생회로

DQB: 입출력데이터제어회로

MSlG: 페이지액세스비교판정신호

LPR: 모드전환 신호

HT: 페이지액세스비교판정신호

PSO: 행주소선택신호

PFS: 선행주소생성회로

PH0: 페이지액세스판정회로

MODE0: 모드전환 블록

PH1: 선행주소생성액세스판정회로

MODEl: 선행생성모드전환블록

PFE: 선행생성주소유효신호

SAD: 주소신호

PF1: 선행생성주소생성타이밍신호

HSlG: 선행생성주소에 관한 페이지 액세스판정신호

LPF: 선행생성주소유효/무효전환 신호

AT: 자동주소조정회로

LREG: 캐시 상태 레지스터

MREG: 모듈 상태 레지스터.

본 발명은 메모리액세스가 가능한 메모리 제어장치, 메모리 제어장치와 중앙처리장치로 구성되는 데이터처리장치 및 데이터처리장치와 메모리에 의해 구성되는 데이터처리시스템, 더욱이, 상기의 장치가 단일의 반도체 패키지 내에 형성된 반도체장치에 적용됨으로써 유용한 기술에 관한 것이다.

중앙처리장치(CPU)를 갖는 데이터처리장치가 액세스하는 메모리로서, 주메모리와 캐시 메모리(Cashe memory)가 있다. 주메모리는, 중앙처리장치에서 행되는 프로그램 혹은 처리되어야 하는 데이터를 저장한다. 반도체장치에 형성된 주메모리의 대표적인 예로서, 디램(DRAM;Dynamic Random Access Memory)등의 휘발성 메모리나 플래시(FLASH) 메모리 등의 불휘발성 메모리등, 대용량의 메모리 장치가 알려져 있다. 한편, 캐시 메모리(Cashe memory)로서는, 에스램(SRAM;Static Random Acces s Memory)등의 비교적 소용량의 메모리가 있다. 캐시 메모리(Cashe memory)는, 고속으로 동작하는 중앙처리장치와 중앙처리장치에 비해 저속으로 동작하는 주메모리와 의 사이에 배치되어, 양자간에서의 속도의 차이를 흡수할 목적으로 마련된다.

종래, 중앙처리장치, 캐시 메모리(Cashe memory) 및 주메모리 등으로 구성되는 데이터처리시스템을 고속으로 동작시키기 위해서, 주메모리의 디램(DRAM)의 센스 증폭기를 캐시 메모리적으로 이용하는 기술이 존재한다. 디램(DRAM)의 센스 증폭기를 캐시 메모리적으로 이용하는 방법에 관해서 설명한다. 데이터처리장치는, 처음에, 디램(DRAM)에 대하여 열주소를 출력한다. 디램(DRAM)에서는, 행주소에 의해서, 워드라인이 선택되어, 이 워드라인 상의 한행분의 데이터가 센스 증폭기에 전송되어 유지된다. 다음에, 데이터처리장치는, 디램(DRAM)에 대하여 열주소를 출력한다. 열주소에 의해서 소정의 열스위치가 선택되어, 센스 증폭기에 유지되어 있는 데이터가 읽혀진다. 전술의 데이터읽기 과정이 종료한 후, 센스 증폭기는 상기워드라인 한행분의 데이터의 유지를 계속한다. 그 후, 데이터처리장치가 디램(DRAM)에 대하여 액세스를 할 때, 그 액세스에 있어서의 행주소가 전회액세스의 행주소와 동일하면, 데이터처리장치는 열주소만을 출력한다. 통상은, 워드라인의 선택 동작에 비교적 긴 시간을 필요로 하지만, 센스 증폭기에 데이터를 유지하여 놓으면, 동일워드라인상의 액세스, 요컨대, 동일 페이지 안에서 액세스가 생긴 경우, 데이터를 단시간에 읽어 내는 것이 가능하다.

그러나, 상기의 기술에는 문제가 존재한다. 요컨대, 센스 증폭기가 유지하고있는 데이터에 대응하는 워드라인과는 다른 워드라인으로부터 데이터를 읽어 내는 경우, 말하자면, 센스 증폭기를 캐시로 이용한 경우에 캐시미스가 생긴 경우, 현재 선택되고 있는 워드라인을 선택해제하고 데이터라인을 프리차지(precharge)한 후, 새로운 워드라인을 선택할 필요가 있다. 그러므로, 액세스 때에 프리차지(precharge)할 필요가 있어, 통상의 데이터를 읽어 내는 것보다 데이터를 읽는 시간이 한번 더 필요하게 되어, 오히려 읽는 것이 느려지는 경우가 생긴다.

전술의 문제를 해결하기 위한 기술로서 특개평 6-131867, 특개평 7-78106 및 특개 2000-21160이 있다.

특개평 6-131867에서는, DRAM의 센스 증폭기를 캐시로서 이용할 때, 캐시미스가 일어난 경우라도 읽기 및 쓰기를 고속화하는 기술이 개시되어 있다. 구체적으로는, 디램(DRAM)의 데이터라인을, 메모리셀과 전치 증폭기(Preamplifier)가 접속된 데이터라인과, 캐시 메모리(Cache memory)로 사용하는 주증폭기가 접속된 글로벌데이터라인을 분할하는 디램(DRAM)의 구성이 개시되어 있다. 더욱이 메모리셀과 전치 증폭기(Preamplifier)가 접속된 데이터라인을 글로벌비트라인과 독립적으로 쇼트(Short)하는 수단을 마련하는 구성에 관해서도 개시되어 있다. 이 구성에 의해, 글로벌데이터라인에 접속된 주증폭기에서 1 페이지 분의 데이터를 유지하고 있는 상태이더라도, 메모리셀과 전치 증폭기(Preamplifier)가 접속된 데이터선을 프리차지(precharge)할 수 있어, 별도의 페이지 요컨대 별도의 워드라인의 데이터를 읽어 내는 준비를 할 수 있다.

또한, 특개평 7-78106에서는, 디램(DRAM)의 복수의 뱅크마다 센스 증폭기를 캐시로서 이용할 때, 뱅크 간의 교대의 액세스가 발생한 경우라도 읽기 및 쓰기를 고속화하는 기술이 개시되어 있다. 구체적으로는, 디램(DRAM) 제어회로내에, 각각 의 뱅크에 대응하는 행주소의 기억수단을 가지는 데이터처리시스템의 구성이 개시되어 있다. 이 구성에 의해, 메모리로의 액세스가, 이전에 행하여진 액세스와 동일의 행주소에 대한 것인지 아닌지, 요컨대, 동일의 페이지에 대한 액세스인가 아닌가의 판정을 뱅크마다 행하는 것이 가능하게 되어, 특히 블록전송 등의 처리를 고속으로 행하는 것이 가능해진다. 또한 특개 2000-21160에서는, 멀티뱅크디램(DRAM)의 뱅크마다의 센스 증폭기를 캐시메모리(cache memory)로 이용하는 기술이 개시되어 있다. 이와 같은 센스 증폭기 캐시의 히트율(hit rate)을 향상시키기 위해, 메모리뱅크를 액세스한 뒤에 소정의 오프셋을 가산한 다음 주소를 선행생성하여, 선행주소의 데이터를 먼저 읽다가 중단할 수 있는 수단이 개시되어 있다. 그런데, 본원 발명자는, 중앙처리장치가 실행하는 프로그램 또는 데이터를 주메모리로부터 읽어낼 때, 주메모리로의 액세스에는 몇 개의 편차가 존재하는 것을 찾아내었다. 예컨대, 주메모리로의 동일 페이지(동일 워드라인) 내로 액세스가 빈번히 행하여지는경우, 혹은, 다른 페이지로의 액세스가 빈번히 행하여지는 경우, 혹은, 동일 페이지 내로의 액세스와 다른 페이지로의 액세스가 거의 같은 비율로 행하여지는 경우라는 편차이다. 이들 액세스의 편차가 발생하는 이유는 프로그램의 성질에 의존하는 것이 크다. 본원발명자는 앞서 기술한 종래 기술로는 상기 액세스의 편차에 충분히 대응할 수 없어, 그 편차에 기인하여 주메모리로부터의 데이터의 읽기 또는 데이터의 쓰기에 시간이 걸리는 문제점을 해결할 수 없음을 찾아내었다. 본 발명의 목적은, 디램(DRAM) 등의 주메모리 센스 증폭기를 캐시 메모리(cache memory)로 이용하는 데이터처리장치 및 주메모리와 데이터처리장치로 구성된 데이터처리시스템 에 있어서, 주메모리에 대한 액세스속도를 고속화하여, 데이터처리시스템 전체의 고속화를 가능하게 하는 것이다. 본 발명은 앞서와 함께 그 밖의 목적과 신규한 특징이 본 명세서의 상세한 설명 및 첨부도면으로부터 명백하게 될 것이다.

본 발명의 대표적인 수단을 나타내면 아래와 같다.

현재의 메모리장치의 액세스가 이전의 액세스와 동일 페이지인가 또는 다른 페이지인가를 판단하여, 메모리장치의 제어모드 전환을 행하는 수단을 포함하는 것이다.

요컨대, 페이지 모드를 갖는 메모리제어장치에 있어서, 상기 페이지 모드에서 다른 페이지 액세스가 발생한 경우에 페이지 모드가 해제되는 메모리제어장치이다. 더욱이, 상기 페이지 모드에 있어서, 동일의 페이지에 액세스하는 경우에는 행주소의 출력이 생략되는 메모리제어장치이다. 또한, 상기 페이지 모드가 해제된 경우에는, 액세스에 있어서 열주소가 출력된 뒤에 프리차지(precharge)제어를 하는 동작모드가 된다.

또한, 상기 프리차지(precharge)제어라 함은, 상기 열주소를 출력한 후 소정 기간이 경과한 뒤에 RAS 신호가 하이(High)로 되는 것이다. 다른 한편으로는, 상기 프리차지(precharge)제어라 함은, 상기 열주소를 출력한 후 소정 기간이 경과한 뒤에 프리차지(precharge)명령이 출력되는 것이다. 또한, 상기 페이지 모드의 해제여부를 설정하기 위한 레지스터를 가지는 구성도 가능하다. 여기서, 상기 페이지 모 드라 함은, 페이지 온 모드, 혹은, RAS 다운 모드라 칭하는 경우가 있다.

또한, 다른 대표적인 수단은, 페이지 모드를 갖는 메모리제어장치이고, 상기페이지 모드에 있어서, 다른 페이지 액세스가 연속하여 발생한 경우, 페이지 모드가 해제되는 메모리제어장치이다. 또한, 상기 페이지 모드에 있어서, 다른 페이지에 액세스하는 경우에는 프리차지(precharge)제어를 한 뒤에 행주소가 출력되어, 동일 페이지에 액세스하는 경우에는 행주소의 출력이 생략된다. 또한, 상기 프리차지제어라 함은, RAS 신호가 하이(High)로 출력되는 것이다. 다른 한편으로서는, 상기 프리차지제어라 함은, 프리차지명령이 출력되는 것이고, 상기프리차지명령의 출력의 후, 소정 기간이 경과한 뒤에 상기 행주소가 출력되는 것이다. 또한, 상기 페이지 모드가 해제된 경우에는, 액세스에 있어서 열주소가 출력되고 나서 소정기간이 경과한 뒤에 RAS 신호가 하이(High)로 되는 동작모드가 된다. 다른 한편으로서는, 상기 페이지 모드가 해제된 경우에, 액세스에 있어서 열주소가 출력되고 나서 소정 기간이 경과한 뒤에 프리차지(precharge)명령이 출력되는 동작모드가 된다. 더욱이, 상기 해제여부를 설정하기 위한 레지스터를 포함하는 것도 가능하다.

또한, 별도의 대표적인 수단은, 제 1 모드와 제 2 모드를 갖는 메모리제어장치에 있어서, 상기 제 1 모드에서, 제 1 페이지의 액세스 모드가 발생한 뒤에, 상기 제 1 페이지와는 다른 제 2 페이지의 액세스가 발생한 경우에, 상기 제 1 모드로부터 상기 제 2 모드로 전환되는 메모리제어장치이다. 더욱이, 상기 제 2 모드에 있어서, 제 3 페이지로의 액세스가 발생한 뒤에, 상기 제 3 페이지로의 액세스가 발생한 경우에, 상기 제 2 모드로부터 상기 제 1 모드로 전환된다. 또한, 상기 제 1 모드라 함은, 연속하여 동일 페이지에 액세스하기 위한 모드이고, 상기 제 2 모드라 함은, 연속하여 다른 페이지에 액세스하기 위한 모드이다. 또한, 상기 제 1 모드에 있어서 동일 페이지에 소정의 회수만큼 액세스하기 위해서 필요한 시간은, 상기 제 2 모드에 있어서 동일 페이지에 상기 소정의 회수만큼 액세스하기 위해서 필요한 시간보다 짧은 것을 특징으로 한다.

또한, 별도의 수단으로서 제 1 모드와 제 2 모드를 갖는 메모리제어장치로, 상기 제 1 모드는, 행주소의 출력을 생략하고 열주소를 출력하는 메모리액세스를 가지며, 상기 제 2 모드는, 행주소와 열주소를 출력한 뒤에 프리차지(precharge)제어를 하는 메모리액세스를 가지고, 상기 제 1 모드에 있어서, 프리차지제어를 한 뒤에 행주소와 열주소를 출력하는 메모리액세스를 하는 경우에, 상기 제 1 모드로 모드가 전환되는 것을 특징으로 하는 메모리제어장치이다. 여기서, 상기 제 2 모드에 있어서, 동일의 행으로 접근하는 메모리액세스가 발생한 경우, 상기 제 1 모드로 모드가 전환되는 것을 특징으로 한다. 또한, 상기 제 1 모드와 상기 제 2 모드와의 전환여부를 설정하기 위한 레지스터를 포함하는 것도 가능하다. 여기서, 상기 제 2 모드의 상기 프리차지제어는, 상기 열주소를 출력하고 나서 규격으로 정해진 기간이 경과한 후에 RAS 신호를 하이(High) 레벨로 출력하는 것이다. 다른 한편으로는, 상기 제 2 모드의 상기 프리차지(precharge)제어는, 상기 열주소를 출력한 후 규격으로 정해진 기간이 경과한 뒤에 프리차지(precharge)명령을 출력하는 것이다.

또한, 별도의 수단으로서는 주소를 출력하는 중앙처리장치와, 상기 주소가 공급되어, 제 1 모드와 제 2 모드로 동작하는 메모리제어장치와, 상기 메모리장치에 의해서 제어되는 메모리장치를 가지고, 상기 제 1 모드에 있어서, 상기 메모리장치의 제 1 페이지의 액세스가 발생한 뒤에, 상기 제 1 페이지와는 다른 상기 메모리장치의 제 2 페이지로의 액세스가 발생한 경우에, 상기 제 1 모드로부터 상기 제 2 모드로 전환되는 데이터처리시스템이라도 좋다. 여기서, 상기 데이터처리시스템은, 상기 제 1 모드와 상기 제 2 모드를 전환하여 동작하는가 또는 전환하지 않고 동작하는가를 설정하는 기억회로를 가지고 있다. 더욱이, 중앙처리장치는, 상기 기억회로의 설정을 변경하는 것이 가능하다. 또한, 상기 중앙처리장치와 상기 메모리제어장치라 함은, 동일의 반도체칩 상에 형성되어 있다. 혹은, 상기 중앙처리장치와, 상기 메모리제어장치와 상기 메모리장치와는, 단일의 반도체패키지 내에 형성되어 있는 구성이라도 좋다.

또한, 별도인 수단으로서는, 메모리장치에 대하여, 행주소를 생략하고 열주소를 출력하는 제 1 액세스와, 상기 메모리장치의 프리차지를 한 뒤에 행주소와 열주소를 출력하는 제 2 액세스와, 상기 메모리장치에 행주소와 열주소를 출력한 뒤에 상기 메모리장치의 프리차지(precharge)를 하는 제 3 액세스를 가지고, 상기 제 1 액세스의 뒤에 상기 제 2 액세스를 하고, 상기 제 2 액세스의 뒤에 상기 제 3 액세스를 하는 메모리제어장치라도 좋다. 여기서, 상기 제 1 액세스를 한 뒤, 상기 제 2 액세스를 복수회 행한 뒤에 상기 제 3 액세스를 하는 것이라도 좋다.

또한, 별도의 형태로서, 주소가 입력되는 입력노드와, 상기 입력노드에 입력된 주소를 기억하는 제 1 기억회로와, 상기 제 1 기억회로에 기억된 주소와 상기 입력노드에 입력된 정보를 비교하는 제 1 비교회로와, 상기 제 1 비교회로의 출력과 제 2 기억회로의 정보를 비교하는 제 2 비교회로와, 상기 제 2 비교회로의 출력에 근거하여, 제 1 상태 또는 제 2 상태가 설정되는 제 1 회로를 갖는 메모리제어회로라도 좋다. 여기서, 상기 제 1 비교회로는, 상기 제 1 기억회로에 저장된 주소와 상기 입력노드에 입력된 정보가 불일치한 것으로 판정된 회수를 출력하고, 상기 제 2 비교회로는, 상기 제 1 비교회로가 출력하는 상기 회수와 상기 제 2 기억회로의 정보를 비교한다. 또한, 상기 제 1 회로에 의해 상기 제 1 상태가 설정된 경우는 상기 입력노드에 입력된 주소의 제 1 부분과 제 2 부분을 출력하고, 상기 제 1 회로에 의해 상기 제 2 상태가 설정된 경우는 상기 입력노드에 입력된 주소의 제 1 부분을 출력하는 제 2 회로와, 상기 제 2 회로의 출력을 메모리장치에 출력하는 출력노드를 포함해도 좋다. 또한, 상기 제 1 기억회로는, 상기 입력노드에 입력된 주소 중의 일부를 기억하고, 상기 제 1 비교회로는, 상기 제 1 기억회로가 기억하고있는 상기 주소 중의 일부와 상기 입력노드에 입력된 주소의 일부를 비교하는 것도 가능하다. 여기서, 상기 제 1 비교회로가 행하는 비교라 함은, 상기 입력노드에 입력된 제 1 주소와, 상기 제 1 주소가 상기 입력노드에 입력되기 전에 상기 입력노드에 입력된 제 2 주소와의 비교이더라도 좋다. 또한, 상기 입력노드에 입력되는 주소는 복수의 비트 폭을 가지며, 상기 제 1 기억회로는 복수의 영역을 갖고 있고, 상기 제 1 비교회로는, 상기 제 1 주소의 소정의 비트에 근거하여 지정되는 상기복수의 영역 중 1개에 기억된 주소와, 상기 제 1 주소를 비교하는 것으로 하여도 좋다. 또한, 상기 제 1 부분이라 함은, 상기 메모리장치의 행주소이고, 상기 제 2 부 분이라 함은, 상기 메모리장치의 열주소이더라도 좋다. 또한, 상기 입력노드에는, 중앙처리장치가 출력하는 주소가 공급되는 것이라도 좋다.

또한, 중앙처리장치의 1차 캐쉬의 구성을 나타내는 라인크기, 인덱스 및 태그(tag)의 정보와, 중앙처리장치가 액세스하는 메모리장치의 구성을 나타내는 열주소, 행주소, 뱅크주소의 정보를 기준으로, 중앙처리장치의 주소와 메모리장치의 주소의 대응을 조정할 수 있는 메모리제어장치이다.

또한, 상기의 실현수단에 조합하여, 메모리장치의 동일 페이지로의 액세스의 빈도를 더욱 향상시키기 위해 메모리장치를 액세스한 후, 그 다음의 주소(소정의 오프셋을 가산한 주소)를 선행생성하여, 선행생성주소의 데이터를 별도의 메모리장치 내 뱅크의 센스 증폭기에 유지시킨다. 여기서, 이전의 선행생성주소가, 현재의 액세스에 대하여 동일 페이지인지 어떤지를 판단하여, 동일 페이지인 경우는, 선행생성주소를 유효로 하고, 다른 페이지인 경우는 선행생성주소를 무효로 전환하도록 메모리장치를 제어하는 것도 가능하다.

또한, 중앙처리장치의 1차 캐시의 구성을 나타내는 라인사이즈, 인덱스 및 태그(tag)의 정보와 중앙처리장치가 액세스하는 메모리장치의 구성을 나타내는 열주소, 행주소, 뱅크주소의 정보에 의해, 자동적으로, 중앙처리장치의 주소와 메모리장치의 주소의 대응을 조정하는 구성을 부가하는 것도 가능하다. 이 구성은, 상기의 구성에 추가적으로 부가하는 것도 가능하지만, 단독으로도 본 발명의 효과를 얻는 것이 가능하다.

도 1은 본 발명의 제 1 실시형태인 데이터처리시스템의 구성도이다.

데이터처리부(MS0)는, 중앙처리장치(CPU)와 1차 캐시 메모리(cache memory) (LlC)를 갖는다. 데이터처리부(MS0)는 부동소수점연산유닛 등 도시한 이외의 요소를 갖고있어도 좋지만, 본 발명에서는 직접 관계가 없으므로 도시 및 설명을 생략한다. 중앙처리장치(CPU)는, 특히 제한하는 것은 아니지만, 32비트의 주소 신호에 의해 주소공간을 관리하는 것이 가능하고, 주소공간의 일부에 후술하는 메모리 모듈이 할당되어 있다.

주메모리의 역할을 하는 메모리 모듈(MEM)은, 복수의 메모리장치(ME0∼ME7)에 의해 구성된다. 메모리장치에는, 중앙처리장치(CPU)에서 실행되는 프로그램이나 프로그램의 실행 중에 필요한 데이터(이하, 본 명세서에 있어서는 프로그램과 데이터와의 구별을 하지 않고 모두 데이터로 기재하는)가 저장되어 있다. 본 발명의 실시형태의 메모리장치 각각은 4개의 메모리뱅크로 구성되며, 각 메모리뱅크에는 센스 증폭기가 장착되어 있다. 메모리장치의 뱅크에 대해서는, 2 뱅크구성이나 8 뱅크구성이어도 문제없고, 특히 4 뱅크를 제한하고 있는 것은 아니다. 또한, 뱅크구성을 가지지 않은 메모리장치라도 좋다.

데이터처리부(MS0)와 메모리 모듈(MEM)과의 사이에는, 메모리 모듈(MEM)을 제어하는 메모리제어유닛(MCU)을 설치한다. 또한, 메모리제어유닛에는 PCI 브리지(bridge)회로(BRG)가 접속된다. PCI 브리지(bridge)회로는, 데이터처리시스템 밖에서 메모리 모듈에 대하여 데이터를 전송하는 경우에 사용된다.

메모리제어유닛(MCU)은, 메모리 모듈내의 메모리장치의 리프레시(refresh)를 제어하는 리프레시제어회로(RFC)를 갖는다. 또한, 메모리제어유닛은, 중앙처리장치(CPU)에서의 메모리액세스와, 리프레시제어회로에서의 메모리 모듈의 리프레시를 위한 메모리액세스와, PCI 브리지(bridge)회로(BRG)에서의 메모리액세스를 조정하는 조정회로(ARB)를 갖는다. 조정회로는, 중앙처리장치, 리프레시제어회로 및 PCI 브리지(bridge)회로에서의 액세스요구를 감시하고 있어, 각각의 액세스요구 중 1개를 우선순위에 따라서 허가한다. 본 실시형태에 있어서의 우선순위는, 특히 제한되지 않지만, 리프레시제어회로의 액세스요구를 제 1 우선순위로 하고, 중앙처리장치로부터의 액세스요구를 제 2 우선순위로 하며, PCI 브리지(bridge)회로에서의 액세스요구를 제 3 우선순위로 한다. 메모리제어유닛은, 또한, 조정회로에서 허가된 액세스를 받아 메모리 모듈을 제어하는 메모리제어회로(MC)를 포함한다. 메모리 모듈을 구성하는 메모리장치가 디램(DRAM) 등일 경우, 리프레시동작이 필요하기 때문에 앞서 기술한 리프레시제어회로가 유용하다.

또한, 본 실시형태에 있어서는, 데이터처리부와 메모리제어유닛을 함께 데이터처리장치라 부르기로 한다. 단지, 데이터처리부에서 본 실시형태의 메모리제어유닛 속에 메모리제어유닛을 포함하는 것도 가능하다. 본 실시형태의 데이터처리부는, 도시하지 않은 클록(CLK)에 동기적으로 동작한다. 이상에 기술한 것은, 제 1 실시형태에만 한정하여 적용되는 내용이 아니고, 본 명세서의 모든 실시형태에 적용된다.

이하, 상기 데이터처리시스템의 동작을 설명한다. 중앙처리장치(CPU)는, 메모리 모듈(MEM)에 대하여 데이터의 읽기 및 쓰기 등의 액세스요구를 하고, CO0을 통해 읽기 명령을, AD0을 통해 메모리의 주소를 조정회로(ARB)로 출력한다. 전술의 조정수속에 따라, 조정회로가 중앙처리장치로부터 읽어내는 명령의 액세스를 허가하면, ICO를 통해 리드명령을, IAD를 통해 주소를 메모리제어회로(MC)에 출력한다. 메모리제어회로는, 조정회로에서의 읽기 명령과 주소신호를 받아, 메모리 모듈(MEM) 내의 메모리장치(ME0∼ME7)를 제어한다.

도 2는 도 1의 메모리 모듈(MEM)의 상세한 구성이다. 본 실시형태의 메모리 모듈은, 8개의 메모리장치(ME0∼ME7)로 구성된다. 메모리 모듈 내의 하나의 메모리장치(ME0)는 4개의 메모리뱅크(B0∼B3)와 메인증폭기(MA)와 입출력버퍼(IOBUF)를 갖는다. 그 밖의 메모리장치(ME1∼ME7)에 대해서도, 하나의 메모리장치(ME0)와 같은 구성이므로, 도시와 설명을 생략한다. 메모리장치(ME0)가 갖는 4개의 메모리뱅크(B0∼B3) 안의 하나인 메모리뱅크(B0)는, 메모리어레이, 행디코더(X-DEC), 열디코더(Y-DEC), 센스 증폭기 어레이(SA-ARY), 열스위치(CSW) 및 글로벌비트라인(GBL)을 갖는다. 그 밖의 메모리뱅크(Bl∼B3)에 대해서도, 메모리뱅크(B0)와 같은 구성이므로, 도시와 설명을 생략한다. 메모리제어유닛(MCU)과 메모리 모듈(MEM)과는 64비트 폭의 버스(MDQ)를 통해 데이터를 입출력한다. 메모리제어유닛(MCU)에 접속되어 있는 64비트버스는, 메모리 모듈 내에서 8개의 메모리장치(ME0∼ME7)에 분할되므로, 1개의 메모리장치에는 8비트의 버스가 접속되어 있다. 각 메모리장치는 메모리제어회로(MC)에서의 명령으로 동시에 동작하며, 메모리 모듈(MEM)은 동시에 64비트 데이터의 읽기 및 쓰기를 한다. 본 실시형태의 메모리장치(ME1∼ME7)는,4개의 메모리뱅크를 각각 독립적으로 제어할 수 있다.

도 3 및 도 4 에서는 메모리뱅크의 상세한 구성과 메모리 모듈(MEM)의 동작을 나타낸다. 또한, 본 실시형태의 후술하는 설명에 있어서, 메모리장치는 동기식 디램(DRAM)으로 설명한다. 이하, 도 1에 나타난 신호라인에서의 신호의 상황을 도 4로 설명한다. 중앙처리장치(CPU)가 출력하는 읽기 명령과 액세스 주소는 조정회로(ARB)를 경유하여 ICO와 IAD를 통해 메모리제어회로(MC)에 입력된다. 메모리제어회로는, 메모리 모듈에 대하여, MCO를 통해 뱅크활성화명령(AC)을, MAD를 통해 뱅크주소(BK0)(MAD[13:12]의 2비트)와 행주소(R0)(MAD[11:0]의 12비트)를 출력한다. 다음에 MCO를 통해 리드명령(RD)을, MAD를 통해 뱅크주소(BK0)(MADD[13:12])와 열주소(R0)(MADD[8:0]의 9비트)를 출력한다. 메모리제어회로가 출력한 명령이나 주소는, 메모리 모듈(MEM) 내의 8개의 메모리장치에 병렬로 입력되어, 동일한 읽기 동작을 행한다. 본 실시형태에서는, 메모리 모듈이나 메모리제어유닛으로 이루어진 데이터처리시스템은 클록신호와 동기적으로 동작하고 있기 때문에, 각각의 명령, 주소 및 데이터는 클록에 동기적으로 입출력된다.

도 2에 개시된 메모리 모듈(MEM) 내의 8개의 동기식 디램(DRAM)(ME0∼ME7)에는, 명령과 주소가 공통으로 입력되기 때문에, 이하에 있어서는 그들 에스디램(SDRAM) 1개의 동작을 설명한다. 뱅크활성화명령(AC), 뱅크주소(BK0) 및 행주소(R0)가 에스디램(SDRAM0)에 입력되면, 뱅크주소(BK0)에 의해서 결정된 4개 중의 1개의 뱅크(B0)의 행디코더(X-DEC)에 의해서, 뱅크 내의 4096개의 워드라인 중 1개의 워드라인(WL)이 선택된다. 도 2에 개시된 뱅크의 세부도를 도 3에 나타낸다. 1개의 워드라인이 선택되는 것으로 4096비트로 이루어지는 1페이지 분의 메모 리셀의 데이터가 4096개의 비트라인(BL0-0,BLB0-0∼BL7-511,BLB7-511)을 통해 4096개의 센스 증폭기어레이(SA-ARY)에 전송되어 각각의 센스 증폭기에 의해 증폭, 유지된다. 다음에, 센스 증폭기에 유지된 데이터를 읽어 내기 위해서, MCO를 통해 리드명령(RD)이, MAD를 통해 워드라인 선택시의 뱅크주소(BK0)와 동일의 뱅크주소(BK0) 및 열주소(C0)가 입력된다. 워드라인의 선택시와 같이, 뱅크주소(BK0)에 의해 4개의 뱅크중의 1개의 뱅크가 선택되고, 선택된 뱅크의 열디코더(Y-DEC)는 열주소(C0)에 의해서 4096개의 열스위치군(CSW) 중 8개의 열스위치를 선택한다. 열디코더(Y-DEC)에 의해 선택된 8개의 열스위치에서는, 센스 증폭기에 유지된 데이터가 글로벌비트라인(GBL0∼GBLB7)에 출력된다. 글로벌비트라인에 출력된 8비트의 데이터는, 도 2에 개시된 주증폭기(MA)와 입출력버퍼(IOCUF)를 통해 MDQ에 출력된다. MDQ에 출력할 때는, 전술의 동작을 하는 것 외의 7개의 에스디램(SDRAM)에서도 데이터가 출력되기 때문에, 64비트의 데이터가 출력된다. 이상과 같이 데이터를 출력한 후, 메모리제어회로(MC)는, 프리차지(precharge)명령(PRE) 결국 리프리차지(reprecharge)제어를 위한 프리차지(precharge)명령 및 뱅크주소(BK0)를 출력한다. 이것에 의해, 선택된 뱅크의 선택된 워드라인의 선택을 해제하여, 비트라인의 프리차지(precharge)를 수행한다. 이 프리차지에 대하여는, 열주소의 출력후 어떤 타이밍으로 행하는가에 대해 일정 규격에 의해 정해지는 경우도 있다. 본 명세서의 동기형메모리장치에 있어서는, 그 기간은 4 클록 후로 되어있지만, 특히 제한하고 있는 것은 아니다. 본 명세서와 같은 동기형이 아닌 메모리장치에 대해서도 같다. 요컨대, RAS신호를 하이(High)로 프리차지(precharge)하 여 페이지를 닫는다. 이상의 동작에서는, 메모리제어회로(MC)가 메모리 모듈(MEM)에 대하여 뱅크활성화명령(AC)을 출력하고 메모리 모듈로부터 데이터가 출력되기까지의 회전 지연 시간은 7 사이클, 즉, 액세스의 회전 지연 시간은 7 사이클이 된다.

도 5는 도 1의 메모리제어회로(MC)의 상세한 구성이다. 메모리제어회로는, 페이지액세스판정회로(PH)와, 모드전환 블록(MODE)과, 메모리 모듈에 대하여 제어명령과 액세스주소를 생성하는 주소발생회로(ACG)와, 메모리 모듈에 대한 입출력데이터의 제어를 하는 입출력데이터제어회로(DQB)를 갖는다. 페이지액세스판정회로(P H)는, 이전의 액세스주소의 행주소와 조정회로(ARB)에서 공급되는 현재의 액세스주소의 행주소가 일치하는가 아닌가를 판정한다. 모드전환블록(MODE)은, 메모리 모듈(MEM)로의 액세스 후에, 메모리장치의 페이지를 닫는 페이지 오프 모드로 할지 페이지를 연 상태로 유지하는 페이지 온 모드로 할지의 전환을 동적으로 행하는 블록이다. 페이지 액세스 판정회로와 모드전환 블록에 대해서는 후술한다.

도 6과 도 7에 의하여, 페이지액세스판정회로(PH)와 모드전환 블록의 동작을 설명한다. 도 6은 페이지액세스판정회로가 유지하고 있는 메모리 모듈(MEM)의 각 뱅크에 대응한 행주소선택신호(PS)와 비교행주소(TRAD)의 표를 나타낸다. 비교행주소(TRAD)에는, 각각의 뱅크에 대한 직전의 액세스에 있어서의 행주소가 기억될 수 있다. 행주소선택신호(PS)가 로(Low)일 때는, 대응하는 뱅크의 행주소(TRAD)가 선택되어 있지 않은 것을 나타내고, 하이(High)일 때는, 그 뱅크의 행주소(TRAD)가 선택되어 있는 것을 나타낸다. 요컨대, 대응하는 뱅크의 전회의 액세스가 종료한 시점에서, 페이지가 닫혀 있으면 로(Low), 페이지가 열려 있으면 하이(High)가 된다.

도 7(a)는 페이지 액세스판정회로(PH)의 동작타이밍을 나타낸다. 메모리제어회로(MC)에는, 조정회로(ARB)에서 리드명령(R)과 액세스주소(AD0)가 입력된다. 액세스주소(AD0)는, 뱅크를 지정하는 뱅크주소(IAD(BANK))와 워드라인을 지정하는 행주소(IAD(ROW))를 갖는다. 액세스주소(AD0) 중, 뱅크를 지정하는 뱅크주소(IAD(BANK))의 값이 "1", 워드라인, 즉 페이지를 지정하는 행주소(IAD(ROW))가 "38"인 경우를 예시한다. 페이지 액세스판정회로는 뱅크주소의 "1"에 근거하여 도 6에 개시된 표에 의해 취득된 제 1 뱅크의 비교행주소의 값 "5"와 입력된 행주소(IAD(ROW))의 "38"을 비교한다. 이 경우는, 입력된 행주소와 비교행주소가 일치하지 않는다. 요컨대, 뱅크 l 에 관해서는, 직전의 뱅크 1에 대한 액세스와 이번의 뱅크 1에 대한 액세스에서는 행주소가 달라, 결국 다른 페이지액세스로 판정된다. 이 경우, 도 5에 나타낸 바와 같이 행주소의 일치를 나타내는 신호(HT)는 로(Low) 가 된다. 또한, 뱅크 1에 관한 행주소의 불일치신호(MSIG[1])는 하이(High)로 되어, 모드전환 블록(MODE)으로 출력된다. PSO는, 제 1 뱅크의 PS의 값인 하이(High)의 출력이다. 또, 제 1 뱅크의 비교행주소와 행주소가 일치하지 않기 때문에, 제 1 뱅크의 비교행주소의 값은 5에서 38로 갱신된다.

다음에, 도 7(b)의 동작을 설명한다. 메모리제어회로(MC)에 입력되는 뱅크주소(IAD(BANK))가 "3", 행주소(IAD(ROW))가 "41"인 경우를 나타낸다. 페이지액세스판정회로(PH)는, 도 6에 개시된 제 3 뱅크의 비교행주소의 값 "41"과 입력된 행주 소(IAD(ROW))의 "41"을 비교한다. 이 경우는, 입력된 행주소와 비교행주소가 일치한다. 요컨대, 제 3 뱅크에 관해서는, 직전의 제 3 뱅크에 대한 액세스와 이번의 제 3 뱅크에 대한 액세스는 행주소가 일치, 결국 페이지 액세스로 판정된다. 그 결과, 행주소의 일치를 나타내는 신호(HT)는 하이(High), 제 3 뱅크에 관한 행주소의 불일치신호(MSlG[3])는 로(Low) 가 된다. PS는, 제 3 뱅크의 PS의 값인 하이(High)의 출력이다. 제 3 뱅크의 비교행주소와 입력된 행주소는 일치하였기 때문에 제 3 뱅크의 비교행주소의 값 "41"은 그대로 유지된다. 여기서, MSlG[*](*은 뱅크번호)는 제* 뱅크에 대한 행주소불일치신호로서, 제* 뱅크에의 액세스가 페이지액세스의 경우는 로(Low)가 되고, 다른 페이지 액세스의 경우는 하이(High) 가 된다.

모드전환 블록(MODE)은, 각 뱅크에 할당된 제어모드를 바꾸는 복수의 모드전환 회로(PRJ0∼PRJ3)를 가진다. 그 중 하나인 제 3 뱅크에 대응하는 모드전환 회로(PRJ3)는, 다른 페이지액세스가 연속적으로 일어나는 회수를 측정하는 액세스회수카운터(RC)와, 이 액세스회수카운터(RC)의 값에 근거하여 LPR[3]를 하이(High) 레벨 또는 로(Low) 레벨로 전환할 수 있는 스위치회로(SW)로 구성된다. LPR[3]가 하이(High)일 때는 페이지 오프 모드를 나타내고, 로(Low)일 때는 페이지 온 모드를 나타낸다. 그 밖의 모드전환 회로(PRJ0∼PRJ2)의 구성은, 모드전환 회로(PRJ3)와 같이, 각각 메모리 모듈의 제 0 뱅크로부터 제 2 뱅크에 대응하는 모드전환 회로이다. 상기 페이지 온 모드라 함은, 메모리 모듈로부터 데이터를 읽어내거나 메모리모듈에 데이터를 쓰기 때문에 메모리 모듈에 액세스할 때, 다음 액세스가 일어날 때까지 페이지를 닫지 않도록 메모리장치를 제어하는 모드이고, 페이지 오프 모 드라 함은, 메모리모듈에 액세스할 때, 액세스 시 마다 페이지를 닫도록 메모리장치를 제어하는 모드이다. RAS 다운모드, 혹은, 간단히 페이지모드는, 페이지 온 모드에 대응하는 표현이다.

모드전환 회로(PRJ0∼PRJ3)가 구비되고 있는 액세스회수카운터(RC)에서는, 중앙처리장치(CPU)에 의해서, 다른 페이지 액세스의 연속회수를 설정하는 것이 가능하다. 중앙처리장치(CPU)는, 액세스회수카운터에 설정하기 위한 명령(RSET)과, 다른 페이지 액세스의 연속회수의 값을 출력한다. 명령(RSET)과 연속회수의 값은, 도 1의 CO0 및 AD0를 경유하여 메모리제어유닛(MCU)에 입력되어, 조정회로(ARB)를 통해 모드전환 회로(PRJ0∼PRJ3)에 입력되고, 중앙처리장치로부터의 명령에 의해, 액세스회수카운터(RC)에 다른 페이지 액세스의 연속회수의 값이 설정된다. (본 실시형태에서는, 중앙처리장치가 다른 페이지 액세스의 연속회수의 값을 설정하지만, 특히 제한하고 있는 것이 아니고, 데이터처리시스템 밖에서 설정하는 것도 가능하며, 메모리제어유닛의 제조단계에서 고정치를 설정하여 놓는 것도 가능하다.)

도 8은 모드전환 회로(PRJ0∼PRJ3)의 동작을 나타낸다. 모드전환 회로(PRJ0∼PRJ3)는, 제 0 뱅크∼제 3 뱅크에 대응하여, 각각의 뱅크를 독립으로 제어한다. 그러나 이들의 동작은 동일한 기술적 사상에 근거하여 동작하기 때문에, 여기서는 제 3 뱅크를 제어하는 모드전환 회로(PRJ3)의 동작을 대표적으로 설명한다. 또한, 모드전환 회로(PRJ3)의 액세스회수카운터(RC)에는, 다른 페이지액세스의 연속회수값 N이 이미 설정되어 있는 것으로 한다. 이하, 모드전환 회로의 동작을 2개의 동작 흐름도로 대별하여 설명한다.

우선, 제 1 동작흐름도를 설명한다. 이 상태에 있어서, 이미 페이지 온 모드가 설정되어 있는 것으로 한다. 중앙처리장치(CPU)에서의 메모리 모듈(MEM)에 대한 액세스가 조정회로(ARB)를 통해 메모리제어회로(MC)에 입력된다. 액세스판정회로(PH)는 입력된 액세스주소가 페이지액세스인가 아닌가를 판정한다. 판정결과는, 행주소불일치신호(MSlG[3])로서 모드전환 회로(PRJ3)에 입력된다. 모드전환 회로(PRJ3)에서는, 하이(High)가 N회 연속했는지 아닌지, 즉, 페이지액세스가 아닌 액세스가 액세스회수카운터(RC)의 값의 회수만큼 연속했는지 아닌지를 체크한다. MSlG[3]의 하이(High)가 N회 연속하지 않은 경우는, 모드전환 회로(PRJ3)의 출력인LPR[3]를 로(Low)로 하여, 페이지 온 모드를 유지한다. MSlG[3]의 하이(High)가 N 회 연속한 경우는, LPR[3]를 하이(High)로 변경하여 페이지 오프 모드로 전환하고, 제 2 동작흐름도를 이행한다.

제 2 동작흐름도에서는, 페이지 액세스가 생길 때까지, 결국 행주소불일치신호(MSlG[3])가 로(Low)가 될 때까지, LPR[3]를 하이(High)로 하여, 페이지 오프 모드를 유지한다. MSlG[3]가 로(Low), 즉 페이지 액세스이면 LPR[3]를 로(Low)로 하여, 페이지 온 모드로 전환하고, 제 1 동작흐름도를 이행한다.

제 3 뱅크를 제어하는 모드전환 회로(PRJ3)는 상기 일련의 제어를 번갈아 행하고, 모드전환 회로(PRJ2∼PRJ0)는 제 2 뱅크로부터 제 0 뱅크에 관한 액세스에 대해 같은 일련의 제어를 한다.

도 9 및 도 10을 이용하여, 도 5의 주소발생회로(ACG)의 동작과, 각각의 모드에 놓을 수 있는 메모리모듈로의 액세스의 동작파형을 나타낸다. 도 5에 도시한 바와 같이, 주소발생회로(ACG)에는, 조정회로(ARB)에서의 읽기명령과 액세스주소가 페이지 액세스판정회로(PH)에서의 페이지액세스판정신호(HT)와 행주소선택신호(PSO), 및 모드전환 블록(MODE)에서의 LPR이 입력된다. 페이지 온 모드의 경우는 LPR이 로(Low)가 되고, 페이지 오프 모드의 경우는 LPR는 하이(High)가 된다. 페이지 온 모드의 경우는, 메모리모듈로의 액세스의 마지막에, 프리차지명령(PRE)의 출력은 행하지 않고, 페이지를 연 상태를 유지한다. 이하, 도 9의 (A)∼(H)에 대하여 구체적으로 설명한다.

(A): 행주소선택신호(PS)가 하이(High), 행주소의 일치를 나타내는 신호(HT)가 하이(High), 또한 LPR가 로(Low)일 때는, 이미 페이지가 선택되어 있고, 그 페이지와 동일의 페이지에 액세스가 생긴 것을 나타내어, 읽기명령(RD) 및 열(Column)주소만을 메모리 모듈(MEM)에 출력한다. 이 때 데이터전송의 읽기액세스의 회전 대기 시간(Latency)은 5사이클이 된다. 도 10에서는 가장 아래의 타이밍도가 이에 해당한다.

(B): 행주소선택신호(PS)가 로(Low), HT가 하이(High), 또한 LPR가 로(Low)일 때는, 페이지는 선택되어 있지 않기 때문에, 뱅크활성화명령(AC)과 행주소, 읽기명령(RD) 및 열(Column)주소의 순서로 메모리 모듈에 출력한다. 이 때의 데이터전송의 읽기 회전 대기 시간(Latency)은 7사이클이 된다. 도 10에서는, 밑에서 두 번째의 타이밍도가 이에 해당한다. 이 (B)는, 페이지 오프 모드로부터 페이지 온 모드로 전환하는 액세스이다.

(C): 행주소선택신호(PS)가 하이(High), HT가 로(Low), 또한 LPR가 로(Low) 일 때는, 이미 페이지가 선택되어 있고, 그 페이지와 다른 페이지에 액세스가 생긴 것을 나타내어, 프리충전명령(PRE), 뱅크활성화명령(AC), 행주소, 읽기명령(RD) 및열(Column)주소의 순서로 메모리 모듈에 출력한다. 이 때의 데이터전송읽기 회전 대기 시간(Latency)은 9사이클이 된다. 도 10에서는 가장 위에 나타낸 타이밍도가 이에 해당한다. 페이지 온 모드에 있어서, 다른 페이지의 액세스가 발생하고 있는 상황이다.

(D): 행주소선택신호(PS)가 로(Low), HT가 로(Low), 또한 LPR이 로(Low)일 때는, 페이지는 선택되어 있지 않기 때문에, 뱅크활성화명령(AC), 읽기명령(RD)의 순서로 메모리 모듈로 출력한다. 이 때의 데이터전송의 읽기 회전 대기 시간(Latency)은 7사이클이 된다.

이상 (A)∼(D)는 페이지 온 모드에 관한 설명이다. 이하에 나타내는 (E)∼(H)는 페이지 오프 모드에 관한 설명이다. 페이지 오프 모드에서는, 액세스의 마지막에, 프리차지명령(PRE)을 생성하여, 메모리 모듈(MEM)의 페이지를 닫은 상태, 즉 워드라인을 비 선택상태로 한다.

(E): 행주소선택신호(PS)가 하이(High), HT가 하이(High), 또한 LPR이 하이(High)일 때는, 이미 페이지가 선택되어 있고, 그 페이지와 동일의 페이지에 액세스가 생긴 것을 나타내어, 읽기명령(RD), 열(Column)주소 및 프리차지명령(PRE)을 메모리 모듈에 출력하고, 데이터 출력 후에 페이지를 닫는다. 이 때의 데이터전송읽기 회전 대기 시간(Latency)은 5사이클이 된다.

(F): 행주소선택신호(PS)가 로(Low), HT가 하이(High), 또한 LPR이 하이(High)일 때는, 페이지는 선택되어 있지 않기 때문에, 뱅크활성화명령(AC)과 행주소, 읽기명령(RD), 열(Column)주소 및 프리충전명령(PRE)의 순서로 메모리 모듈에 출력한다. 이 때의 데이터전송의 읽기 회전 대기 시간(Latency)은 7사이클이 된다.

(G): 행주소선택신호(PS)가 하이(High), HT가 로(Low), 또한, LPR가 하이(High)일 때는, 이미 페이지가 선택되어 있고, 그 페이지와 다른 페이지에 액세스가 생긴 것을 나타내어, 프리차지명령(PRE), 뱅크활성화명령(AC), 행주소, 읽기명령(RD), 열(Column)주소 및 프리차지명령(PRE)의 순서로 메모리 모듈로 출력한다. 이 때의 데이터전송읽기 회전 대기 시간(Latency)은 9사이클이 된다. 도 10에서는 위에서 두 번째에 나타낸 타이밍도가 이에 해당한다. 페이지 온 모드에서 페이지 오프 모드로 이행하고 있는 상황이다.

(H): 행주소선택신호(PS)가 로(Low), HT가 로(Low), 또한 LPR가 하이(High)일 때는, 페이지는 선택되어 있지 않기 때문에, 뱅크활성화명령(AC), 행주소, 읽기명령(RD), 열(Column)주소 및 프리차지명령(PRE)의 순서로 메모리 모듈에 출력한다. 이 때의 데이터전송의 읽기 회전 대기 시간(Latency)은 7사이클이 된다. 도 10에서는 위에서 세 번째에 나타낸 타이밍도가 이에 해당한다. 페이지 오프 모드가 계속되고 있는 상황이다.

도 9의 표의 최하단에 나타나 있는 쓰기(Write) 회전 대기 시간(Latency)은, 쓰기명령(WT)이 입력되었을 때의, 주소발생회로(ACG)의 동작의 일례를 나타낸다. 메모리 모듈에 데이터를 기입하는 경우에는, 명령 시퀀스(command sequence)의 읽 기명령(RD)이 쓰기명령(WT)으로 교체된다.

페이지 온 모드에서, 다른 페이지 액세스가 생기면, 현재 열고있는 페이지를 닫을 필요가 있다. 요컨대 현재 선택상태인 워드라인을 비선택으로 하고 데이터라인을 프리차지하기 위한 프리차지명령(PRE)을 생성할 필요가 있다. 이 경우는, 페이지를 닫은 후 다시 페이지를 열 필요가 있기 때문에, 읽기 회전 대기 시간(Latency)은 9사이클이 된다. 상기한 바와 같이 다른 페이지액세스가 연속하면, 페이지 온 모드에서 페이지 오프 모드로 바뀐다. 페이지 오프 모드에서는, 다른 페이지의 액세스로서, 이전의 액세스에서 이미 페이지가 닫혀 있기 때문에, 최초에 프리차지명령(PRE)를 생성할 필요가 없고, 회전 대기 시간(Latency)은 7사이클이 된다. 한편, 페이지 온 모드에서 페이지 오프 모드로 바뀔 때, 다른 페이지액세스가 연속할 필요는 없고, 페이지 온 모드에 있어서, 한번만 다른 페이지로의 액세스가 발생한 시점에서, 페이지 오프 모드로 전환하는 것도 가능하다. 이것은 액세스회수카운터(RC)의 설정을 "1"로 하면 좋다. 더욱이, 다른 페이지액세스가 연속하는 것이 아니고, 동일 페이지의 액세스와 다른 페이지로의 액세스의 비교에 의하여, 페이지 온 모드에서 페이지 오프 모드로 전환하도록 하는 것도 가능하다. 또한, 도 9의 (E)와 같이, 강제적으로 페이지 온 모드에서 페이지 오프 모드로 전환하는 구성을 마련하는 것도 가능하다. 한편, 페이지 오프 모드에서, 동일페이지의 액세스가 생기면, 페이지 온 모드로 전환한다. 페이지 온 모드에서의 동일페이지액세스에서는, 현재 열고있는 페이지와 동일의 페이지에 대한 액세스이기 때문에, 신규로 페이지를 열 필요 없고, 회전 대기 시간(Latency)은 5사이클이 된다. 이 경우 도, 도 9의 (D)와 같이, 강제적으로 페이지 오프 모드에서 페이지 온 모드로 전환하는 것과 같은 구성을 마련하는 것도 가능하다. 또한, 페이지 오프 모드에 있어서 몇 번 페이지 액세스가 생긴 후에 페이지 온 모드로 바뀌는 구성이더라도 좋다. 이 경우는, 도 9의 (E)의 상황이 계속된 뒤에 페이지 온 모드로 바뀌는 것이 된다. 페이지액세스가 몇 번 일어나면 페이지 온 모드로 바뀌는가를 설정하기 위해서, 액세스회수카운터(RC)의 보조 레지스터를 포함하는 것도 가능하다.

본 발명은, 상기한 바와 같이, 액세스에 응답하여 페이지 온 모드와 페이지 오프 모드가 동적으로 전환될 수 있는 것을 특징으로 하여, 중앙처리장치와 메모리 모듈간의 데이터의 교환을 고속으로 행할 수 있게 하고 있다.

도 11은, 메모리제어회로(MC)에 리프래시명령을 입력하였을 때의 동작을 나타낸 파형이다. 리프래시명령을 입력하면, 프리차지 올(all) 명령(PAL)에서 메모리 모듈의 전 메모리뱅크를 프리차지하고, 그 후 리프래시명령(REF)을 발생한다. 프리차지 올(all) 명령(PAL)에서 전 메모리뱅크를 프리차지한 때는, 페이지 액세스판정회로(PH) 내의 행주소선택신호(PS)를 전부 로(Low)로 한다.

도 12(a)는, 중앙처리장치(CPU)에서 메모리 모듈(MEM)으로 생기는 액세스의 대표적인 예를 나타낸다. 중앙처리장치로부터 메모리 모듈로는, 동일페이지의 연속액세스와 다른 페이지의 연속액세스가 교대로 생기는 특성이 있다. T1, T3는 동일페이지로 연속액세스가 계속되고 있는 기간을 나타내고, T2, T4는 다른 페이지로의 연속액세스가 계속되고 있는 기간을 나타낸다. 도 12(b)는, 동일페이지의 연속액세스가 계속되고 있는 기간 T1 및 T3에 있어서, 페이지 온 모드에 고정한 제어, 페이 지 오프 모드에 고정한 제어 및 본 발명의 모드전환 제어를 행한 경우의 회전 대기 시간(Latency)비교를 나타낸다. 도 12(c)는, 다른 페이지의 연속액세스가 계속되고 있는 기간 T2 및 T4에 있어서, 페이지 온 모드에 고정한 제어, 페이지 오프 모드에 고정한 제어, 본 발명의 모드전환 제어를 행한 경우의 회전 대기 시간(Latency)비교를 나타낸다. 도 12(b),(c)에 도시한 바와 같이, 본 발명에 의하면, 동일페이지의 연속액세스가 계속되고 있는 기간 T1 및 T3에는 페이지 온 모드로 동작하고, 다른 페이지의 연속액세스가 계속되고 있는 기간 T2 및 T4에는 페이지 오프 모드로 전환되어 동작한다. 이 모드전환에 의해서, 항상 회전 대기 시간(Latency)을 최소로 하여, 메모리 모듈로의 액세스를 고속으로 하는 것이 가능해진다. 더욱이, 메모리장치의 센스 증폭기의 동작회수를 억제하기 때문에, 메모리장치의 소비전력을 절감할 수 있다.

이상, 제 1 실시형태에 대한 설명을 하였는데, 제 l 실시형태에서 메모리 모듈은 복수의 뱅크를 갖는 구성으로 하였다. 그러나 앞에서 설명한 바와 같이, 본 발명의 사상은, 메모리뱅크를 갖지 않은 메모리 모듈에 의해 구성되는 데이터처리시스템에 적용하는 것도 가능하고, 메모리뱅크를 갖지 않은 메모리 모듈에 의해 구성되는 데이터처리시스템의 메모리장치로의 액세스의 고속화를 실현하는 것도 가능하다.

도 13은, 본 발명의 제 2 실시형태의 메모리제어회로(MC1) 구성이다. 데이터처리시스템 외의 구성요소에 대하여는 제 1 실시형태와 같기 때문에 설명 및 도시를 생략하고, 명칭 및 기호는 제 1 실시형태에 있어서의 것과 같다.

메모리제어회로(MC1)는, 조정회로(ARB)에서의 액세스주소를 기준으로, 다음 주소(소정의 오프셋을 가산한 주소)를 선행생성하는 선행주소생성회로(PFS)를 갖는다. 또한, 메모리제어회로는, 현재의 액세스주소가 이전의 액세스주소에 대하여 다른 페이지인가 혹은 동일의 페이지인가를 판정하여, 메모리 모듈의 페이지를 닫는 페이지 오프 모드로 할 것인가 페이지를 여는 페이지 온 모드로 할 것인가의 전환을 동적으로 행하는 모드전환 블록(MODE0)을 갖는다. 또한, 뱅크마다 이전의 액세스주소의 행주소와 현재의 액세스의 행주소가 일치하는 지 아닌 지의 페이지 액세스를 판정하는 페이지액세스판정회로(PH0)를 갖는다. 또한, 선행주소생성회로(PFS)에서 이전에 선행생성된 행주소 및 조정회로(ARB)에서의 행주소가 일치하는 지를 판정하는 선행주소생성액세스판정회로(PH1)와, 선행주소생성액세스판정회로(PH1)의 결과를 받아 선행주소생성회로(PFS) 에서의 선행생성을 유효로 할 것이지 혹은 무효로 할 것인지의 전환을 동적으로 행하는 선행생성모드전환 블록(MODE1)을 갖는다. 또한, 메모리 모듈에 대하여 제어명령과 주소를 발생하는 주소발생회로(ACG)와 입출력데이터를 제어하는 입출력데이터제어회로(DQB)를 갖는다. 모드전환 블록(MODE0)과 선행생성모드전환 블록(MODE1)의 동작은 도 2의 모드전환 블록(MODE)과 같다.

이하, 선행주소생성회로(PFS)와 선행주소생성액세스판정회로(PH1)와의 동작을 설명한다.

도 14는, 선행주소생성액세스판정회로(PH1)를 가진, 메모리 모듈의 각 뱅크마다 대응한 행주소의 표를 나타낸다. 이 행주소는 현재의 메모리액세스의 이전에 선행주소생성회로(PFS)가 선행생성한 비교행주소(PRAD)를 나타낸다.

도 15는, 선행주소생성회로(PFS)가 유지하고 있는 것을 나타낸 표이다. 이들은 선행생성주소를 페이지액세스판정회로(PH0)의 입력으로서 유효로 할 것인 지 무효로 할 것인지 지를 메모리 뱅크마다 대응시킨 유효판정 신호(PF) 이다. 유효판정 신호(PF)가 하이(High)일 때는 유효, 로(Low)일 때는 무효를 나타낸다.

도 16(a) 및 (b)는, 선행주소생성회로(PFS)와 선행주소생성액세스판정회로(PH1)의 동작의 일례를 나타낸다. 도 16(a)에서는, 메모리제어회로(MC1)로 ICO를 통해 읽기명령(R), 뱅크주소(IAD(BANK))의 값"2" 및 행주소(IAD(ROW))의 값"105"가 입력된다. 선행주소생성회로(PFS)는, 이 액세스주소에 대하여, SAD를 통해, 뱅크주소(SAD(BANK))의 값"2", 행주소(SAD(ROW))의 값"105"를 선행주소생성액세스판정회로(PH1)로 출력한다. 선행주소생성액세스판정회로(PH1)는, 도 14에 나타난 제 2 뱅크의 비교행주소(PRAD)의 값"105"와 입력된 행주소치"105"를 비교한다. 이 경우, 일치했기 때문에, 페이지 액세스로 판정되어, HSlG[2]는 하이(High)가 되고 제 2 뱅크의 PRAD의 값은 "105"로 유지된다. 선행주소생성회로(PFS)는, 다음에, 선행생성주소를 SAD를 통해 뱅크주소(SAD(BANK))의 값 "3" 및 행주소SAD(ROW)의 값"105"를 선행주소생성액세스판정회로(PH1)로 출력한다. 더불어, 액세스판정회로(PH0)로는 PFE를 로(Low)로 출력한다. 출력액세스판정회로(PH1)에서는 도 14에 나타내는 제 3 뱅크의 비교행주소(PRAD)의 값"15"를, 입력된 선행생성행주소(SAD(ROW))의 값"105"로 갱신한다. 선행주소생성회로(PFS)가 SAD를 통해 선행생성한 뱅크주소(SAD(BANK))의 값은 "3"이기 때문에, 도 15에 개시된 유효판정 신호(PF) 중 제 3 뱅크에 대응하고있는 유효판정 신호를 검색한다. 이 유효판정 신호(PF)의 값은 하이(High) 이기 때문에, 선행생성주소는, 유효하다고 판단되어, PFE를 로(Low)로 한다. 선행생성모드전환 블록(MODE1)으로부터 선행주소생성회로(PFS)로 출력되는 신호(LPF[0:3])는, 각 뱅크에 대응하고 있어, 상기유효판정 신호(PF)의 값을 하이(High) 혹은 로(Low)로 설정하기 위해서 필요한 전환 신호이다. LPF가 하이(High)인 것은, 선행생성주소를 유효로 전환하는 것을 나타내고, LPF가 로(Low) 인 것은, 선행생성주소를 무효로 전환할 수 있는 것을 나타낸다. LPF[2]가 하이(High)일 때, 유효판정 신호(PF)의 제 2 뱅크에 대응하는 개소가 하이(High)로 설정된다. LPF[2]가 하이(High)로 설정된다.

도 16(b)에서는, 메모리제어회로(MC1)로 ICO를 통하여 읽기명령(R) 및 뱅크주소(IAD(BANK))의 값"0", 행주소(IAD(ROW))의 값"18"이 입력된다. 선행주소생성회로(PFS)는, 이 액세스에 대하여, SAD를 통해, 뱅크주소(SAD(BANK))의 값"0", 행주소SAD(ROW)의 값"18"을 선행주소생성액세스판정회로(PH1)로 출력한다. 선행주소생성액세스판정회로(PH1)는, 도 14에 나타내는 제 0 뱅크의 비교행주소(PRAD)의 값"8"과 입력된 행주소치"18"을 비교한다. 이 경우, 일치하지 않으므로, HSlG[0]는 로(Low)로 된다. 제 0 뱅크의 비교행주소(PRAD)의 값은 8인 채로 유지된다. 선행주소생성회로(PFS)는, 다음에, 선행생성주소로서 뱅크주소(SAD(BANK))의 값"1", 행주소(SAD(ROW))의 값"18"을 선행주소생성액세스판정회로(PH1)로 출력한다. 또한, 선행주소생성회로(PFS)는, PF1을 로(Low)로 하고 선행주소생성액세스판정회로(PH1)로 출력한다. 선행주소생성액세스판정회로(PH1)는, 도 14에 나타내는 제 1 뱅크의 비 교행주소(PRAD)의 값"6"을 선행생성행주소(SAD(ROW))의 값"18"로 갱신한다. 선행주소생성회로(PFS)가 SAD를 통해 선행생성한 뱅크주소(SDA(BANK))의 값이 "1" 이기 때문에, 상기 유효판정 신호(PF) 중 제 1 뱅크에 대응하고 있는 유효판정 신호(PF1)를 검색한다. 이 유효판정 신호(PF)의 값이 로(Low) 이기 때문에, 선행생성주소는 무효라고 판단되어, PFE를 하이(High) 로 한다. LPF[1]가 로(Low)가 되면, 상기유효판정 신호(PF) 중 제 1 뱅크에 대응하고 있는 유효판정 신호(PF1)를 로(Low)로 설정한다.

도 17에는, 선행생성모드전환 블록(MODE1)의 동작을 나타낸다. 선행생성모드전환 블록(MODE1)은, 도 2에 나타내는 모드전환 블록(MODE)과 같은 구성으로, 동일한 동작을 한다. 이하, 일련의 동작을 2개의 동작흐름도에 나누어 설명한다.

제 1 동작흐름도에서는, 조정회로(ARB)에서의 액세스주소가 선행생성모드전환 블록(MODE1)에 입력될 때마다, HSlG의 하이(High)가 M회 연속했는지 어떤지를 체크한다. HSlG의 하이(High)가 M번 연속하지 않은 경우에는, LPF를 로(Low)로 하여, 선행생성주소무효모드를 유지한다. HSlG의 하이(High)가 M회 연속한 경우는, LPF를 하이(High)로 하고, 선행생성주소유효모드로 전환하여 제 2 동작흐름도로 진행한다.

제 2 동작흐름도에서는, HSlG이 로(Low)가 될 때까지, 선행생성주소유효모드를 계속 유지하고, LPF를 하이(High)로 한다, HSlG이 로(Low)가 되면 LPF를 로(Low)로 하고, 선행생성주소무효모드로 전환하여, 제 1 동작흐름도로 진행한다. 이와 같이, 일련의 제어를 되풀이하여 행한다.

도 18(a) 및 (b)에는, 페이지 액세스판정회로(PH0) 및 주소발생회로(ACG)의 동작을 나타낸다. 도 18(a)에 있어서, 메모리제어회로(MC1)로 ICO를 통해 읽기명령(R), IAD를 통해 주소(A0)가 입력된다. 선행주소생성회로(PFS)는, 이 액세스에 대하여, SAD를 통해 주소(A0)와 선행생성주소(A1)를 페이지 액세스판정회로(PH0)로 출력한다. 페이지 액세스판정회로(PH0)는, 주소(A0)를 동일페이지액세스로 판정하여 HT를 하이(High), MSlG를 로(Low), PSO를 하이(High)로 출력한다. 선행생성주소(A1)는, PFE가 로(Low)에서 유효하다고 판단되어, 페이지 액세스판정회로(PH0)에서의 페이지 액세스 판정의 대상이 된다. 그 결과, 다른 페이지 액세스로 판정되어 HT를 로(Low), PSO는 하이(High)가 된다. 주소발생회로(ACG)는, 주소(A0)에 대한 읽기명령을 페이지액세스판정회로(PH0)와, 선행주소생성회로(PFS)에 의한 HT, PSO 및 PFE의 각 신호를 받아, 주소(A0)에 대하여, 읽기명령(RD), 뱅크주소(B0), 열(Column)주소(C0)를 메모리 모듈로 출력한다. 선행생성주소(A1)에 대해서는, 프리차지명령(PRE), 뱅크활성화명령(AC), 뱅크주소(B1) 및 행주소(R1)를 메모리 모듈에 출력한다.

도 18(b)에서는, 메모리제어회로(MC1)로 ICO를 통해 읽기명령(R), IAD를 통해 주소(A0)가 입력되면, 선행주소생성회로(PFS)는, 이 액세스에 대하여, SAD에 의한 주소(A0)와 선행생성주소(A1)를 페이지액세스판정회로(PH0)로 출력한다. 페이지액세스판정회로(PH0)는, 주소(A0)를 다른 페이지액세스로 판정하여 HT를 로(Low), MSlG를 하이(High), PSO를 로(Low)로 출력한다. 선행생성주소(A1)는, PFE가 하이(High)에서 무효로 판단되고, 페이지액세스판정회로(PH0)에서의 페이지액세스 율의 판정의 대상이 되지 않아, 아무것도 행하지 않는다. 주소발생회로(ACG)는, 주소(A0)에 대한 읽기명령을 페이지 액세스판정회로(PH0)와, 선행주소생성회로(PFS)에 의한 HT, PSO 및 PFE의 각 신호를 받아, 주소(A0)에 대하여, 뱅크활성화명령(AC),읽기명령(RD), 뱅크주소(B0), 행주소(R0) 및 열(Column)주소(C0)를 메모리 모듈에 출력한다. 선행생성주소(A1)에 대하여서는, 아무것도 행하지 않는다.

도 19는, 메모리제어회로(MC1)의 전체동작의 일 실시예를 설명한다. ICO를 통하여 읽기명령(R0)과, IAD를 통해 주소(A0)가 선행주소생성회로(PFS)로 입력된다. 선행주소생성회로(PFS)는 SAD를 통해, 우선 주소(A0)를 생성하고, 다음에 선행생성주소(A1)를 생성한다. 이 때, 선행생성주소(A1)는 주소(A0)와는 다른 뱅크의 주소이다. 주소(A0)는, 페이지 액세스판정회로(PH0)에 입력된다. 페이지 액세스판정회로(PH0)는, 제 1 실시형태와 같이, 입력된 행주소가 비교행주소와 동일, 요컨대 동일페이지라 판단하면, HT은 하이(High)가 된다. 이 경우, 주소발생회로(ACG)는 읽기명령(RD), 뱅크주소(B0) 및 열(Column)주소(C0)를 메모리 모듈에 대하여 출력한다. 선행생성주소(A1)는 주소(A0)의 다음에 페이지액세스판정회로(PH0)에 입력된다. 페이지 액세스판정회로(PH0) 내의 비교행주소와 입력된 행주소가 다르다고 판정하면, 요컨대, 다른 페이지라 판단하면, HT은 로(Low)가 되어, 주소발생회로(ACG)는, 선행생성주소에 대한 데이터를, 디램(DRAM)의 센스 증폭기에 유지하기 위해서, 프리차지명령(PRE)을 출력하여, 뱅크활성화명령(AC)과 뱅크주소(B1)와 행주소(R1)를 출력한다. 다음에, ICO를 통해 읽기명령(R1)과 IAD를 통해 주소(A1)가 선행주소생성회로(PFS)로 입력되면, SAD를 통해 우선 A1을 생성하고, 다음에 선행생성주소(A2)를 생성한다. 주소(A1)에 대한 행주소는, 이전의 주소(A0)에 의해서 선택되어 있기 때문에, HT는 하이(High)가 되어, 원하는 데이터는 최소 회전 대기 시간(Latency) 2사이클로 메모리 모듈에서 출력된다. 이와 같이, 다음 주소를 선행생성하여 제어함으로써, 동일 페이지로의 액세스의 빈도를, 향상할 수가 있어, 메모리 모듈에의 액세스를 고속으로 하는 것이 가능해진다.

도 20은, 본 발명의 제 3 실시형태를 나타내는 메모리제어회로(MC2)의 구성도이다. 이 실시형태는, 제 1 실시형태로 나타낸 메모리제어회로(MC)에, 자동주소조정회로(AT)를 부가한 것을 특징으로 한다.

도 21은, 메모리제어회로(MC2)를 적용한 데이터처리시스템구성도이다. 이 데이터처리시스템은, 메모리 모듈(MEM)과, 메모리 모듈을 액세스하는 중앙처리장치(CPU)와 1차 캐시(LIC)를 갖는 데이터처리부(MS2)와, PCI 브리지회로(BRG)와, 메모리 모듈(MEM)을 제어하는 메모리제어유닛(MCU2)으로 구성된다. 메모리 모듈(MEM)은, 도 1에 개시된 메모리 모듈(MEM)에, 메모리 모듈의 구성을 나타내는 뱅크주소, 행주소 및 열(Column)주소의 모듈 상태정보를 유지하고 있는 모듈 상태 레지스터(MREG)를 부가하고 있다. 데이터처리부(MS2)는, 도 1에 개시된 데이터처리부(MS0)에, 1차 캐시의 구성을 나타내는 태그(tag), 인덱스 및 라인사이즈의 캐시 상태정보를 유지하고 있는 캐시 상태 레지스터(LREG)를 부가하고 있다.

도 20 및 도 21을 이용하여, 캐시 상태 레지스터(LREG)에 유지되어 있는 캐 시 상태정보와 모듈 상태 레지스터(MREG)에 유지되어 있는 모듈 상태정보를 자동주소조정회로(AT)로 전송하는 동작을 설명한다. 우선, 캐시 상태 레지스터(LREG)에 유지되어 있는 캐시 상태정보를 자동주소조정회로(AT)에 전송하는 동작을 설명한다. 중앙처리장치(CPU)는, 캐시 상태 레지스터(LREG)에 유지하고 있는 캐시 상태정보를 메모리제어회로에 전송하는 전송명령(WC)을 CO0과 ICO를 통해 출력하여, 캐시 상태정보를 DQ0과 IDQ를 통해 메모리제어회로 내의 자동주소조정회로(AT)에 출력한다. IDQ[4:0]에서 라인사이즈의 비트수, IDQ[9:5]에서 인덱스의 비트수, IDQ[14:10]에서 태그의 비트수가 주소조정회로(AT)에 보내진다. 전송명령(WC)에 의해 캐시 상태정보는 자동주소조정회로(AT) 내의 레지스터(CREG)에 전송된다.

다음에, 중앙처리장치(CPU)에서, 모듈 상태 레지스터(MREG)에 유지되어 있는 모듈 상태정보를, 메모리제어회로에 전송하는 전송명령(RM)을 CO0과 ICO를 통해 메모리제어회로에 출력한다. 메모리제어회로내의 주소발생회로(ACG)는, 모듈 상태 레지스터(MREG) 내의 모듈 상태정보를 읽어 내기 위한 읽기 명령(RM)을 메모리 모듈에 대하여 출력한다. 그것에 의하여, 메모리 모듈에서, MDQ와 1DQ를 통해 자동주소조정회로내의 레지스터에 전송된다.

도 22는, 1차 캐시(L1C)의 구성으로서, 라인사이즈가 5비트, 인덱스가 8비트및 태그(tag)가 19비트의 경우와, 메모리 모듈(MEM)의 구성으로서 열(Column)주소가 9비트, 뱅크주소가 2비트 및 행주소가 12비트인 경우에 있어서, 자동주소조정회로(AT)가 주소조정을 한 예이다. IAD[31:0]는 자동주소조정회로(AT)에 입력되는 주소이고, SAD[22:0]는 자동주소조정회로(AT)에서 조정을 행하여 출력하는 주소이다. LlN0∼LlN4의 5비트는 라인사이즈 비트, IND0∼IND7의 8비트는 인덱스의 비트, TAG0∼TAG18의 19비트는 태그(tag)의 비트를 나타낸다. C0∼C8의 9비트는 열(Column)주소의 비트, B0∼B1의 2비트는 뱅크주소의 비트, R0∼R11의 12비트는 행주소를 나타낸다. 우선, IAD[31:0]의 하위비트로부터 순차로, 라인사이즈의 5비트, 인덱스의 8비트, tag의 19비트를 할당하고, SAD[22:0]의 하위비트로부터 순차로, 열(Column)주소의 9비트, 뱅크 주소의 2비트, 행주소의 12비트를 할당한다. 다음에, 태그(tag)의 하위 비트에서부터 순차적으로, 뱅크주소에 할당한다.

도 23은, 1차 캐시(L1C)의 구성으로서, 라인사이즈가 5비트, 인덱스가 9비트, 태그(tag)가 18비트인 경우와, 메모리 모듈(MEM)의 구성으로서 열(Column)주소가 9비트, 뱅크주소가 2비트, 행주소가 12비트인 경우에, 자동주소조정회로(AT)가 주소조정을 한 예이다. IAD[31:0]는 자동주소조정회로(AT)에 입력되는 주소이고, SAD[22:0]는 자동주소조정회로(AT)에서 조정을 행하여 출력하는 주소이다. LlN0∼LlN4의 5비트는 라인사이즈 비트, IND0∼IND8의 9비트는 인덱스의 비트, TAG0∼TAG17의 18비트는 태그(tag)의 비트를 나타낸다. C0∼C8의 9비트는 열(Column)주소의 비트, B0∼B1의 2비트는 뱅크주소의 비트, R0∼R11의 12비트는 행주소를 나타낸다. 우선, IAD[31:0]의 하위비트로부터 순차로, 라인사이즈의 5비트, 인덱스의 9비트, tag의 18비트를 할당하고, SAD[22:0]의 하위비트로부터 순차로, 열(Column)주소의 9비트, 뱅크 주소의 2비트, 행주소의 12비트를 할당한다. 다음에, 태그(tag)의 하위 비트에서부터 순차적으로, 뱅크주소에 할당한다.

이와 같이, 태그(TAG) 비트에 뱅크주소를 자동적으로 할당함에 의해, 1차 캐 시의 캐시 미스에 기인한 캐시엔트리의 리프레스를 하기 위한 읽기 동작과 라이트백을 위한 쓰기동작을, 다른 뱅크에 분산시키어, 동일뱅크가 다른 페이지 동작을 하는 빈도를 줄여, 디램(DRAM) 및 동기식디램(DRAM)을 고속으로 동작시키는 것이 가능해진다.

도 24는, 본 발명의 제 4 실시형태이다. 이 실시형태에서는, 도 1의 메모리 모듈을 DDR(Double Data Rate) 동기식 디램(DRAM)으로 구성한다. DDR에스디램(SDRAM)도, 에스디램(SDRAM)과 같이 복수의 메모리 뱅크와, 이 메모리뱅크에 대응한 센스 증폭기를 가지고 있다. DDR에스디램(SDRAM)은 클록의 상승 시 및 하강 시 모두 데이터를 전송할 수 있는 특징이 있다, 본 실시형태의 구성에 대하여는, 제 1 실시형태와 거의 동일의 구성을 가지므로, 도시와 설명을 생략한다. 본 실시형태에 의해, DDR에스디램(SDRAM)을 고속으로 동작시키는 것이 가능해진다. 도 24에서는, 읽기명령(R)이 메모리제어회로(MC)로 입력될 때, 메모리제어회로(MC)가 행하는 모드전환 제어에 의하여, 메모리제어회로가 메모리 모듈(MEM)로 출력하는 명령, 주소 및 메모리 모듈로부터 읽혀지는 데이터 동작파형의 읽기 회전 대기 시간(Latency)을 나타낸다. 페이지 온 모드에서, 다른 페이지 액세스가 생기면, 현재 열고있는 페이지를 닫기 위해서, 프리차지명령(PRE)을 생성하고, 다시 페이지를 열 필요가 있기 때문에 읽기 회전 대기 시간(Latency)은 8사이클이 된다. 다른 페이지 액세스가 연속하면, 페이지 온 모드로부터 페이지 오프 모드로 바뀐다. 페이지 오프 모드에서의 다른 페이지의 액세스에서는, 이전의 액세스에서, 이미 페이지가 닫혀져 있기 때문에, 최초에 프리차지명령(PRE)을 생성할 필요가 없어, 회전 대 기 시간(Latency)은 6사이클이 된다. 페이지 오프 모드로, 동일페이지의 액세스가 생기면, 페이지 온 모드로 전환된다. 페이지 오프 모드에서의 동일페이지 액세스에서는, 열고있는 페이지와 동일의 페이지에 관한 액세스이기 때문에, 신규로 페이지를 열 필요가 없어, 회전 대기 시간(Latency)은 4사이클이 된다. 전술과 같이, DDR에스디램(SDRAM)으로 구성된 메모리 모듈에 의하여 모드를 전환 제어함으로써 메모리 모듈과의 액세스를 고속으로 행하는 것이 가능해진다.

도 25는, 제 4 실시형태의 모드전환 회로의 동작을 나타낸다. 본 실시형태의 모드전환 회로는, 제 1 실시형태의 도 5의 모드전환 회로(PRJ0∼PRJ3)와 같은 구성이고, 도 25로 나타내는 기호는, 제 1 실시형태의 것과 같은 의미를 갖는 것으로 한다. 여기에 있어서도, 제 1 실시형태에서의 설명과 같이,4개의 뱅크에 의해 구성되는 DDR-SDRAM의 제 3 뱅크를 제어하는 모드전환 회로(PRJ3)의 동작을 대표로 설명한다. 모드전환 회로(PRJ3)의 액세스회수카운터(RC)에는, 다른 페이지액세스의 연속회수치 N이 이미 설정되어 있는 것으로 한다. 이하, 모드전환 회로의 동작을 3개의 동작흐름도로 구분하여 설명한다.

우선, 제 1 동작흐름도를 설명한다. 이 상태에 있어서, 이미 페이지 온 모드가 설정되어 있는 것으로 한다. 중앙처리장치(CPU)에서의 메모리 모듈(MEM)에 대한 액세스가 조정회로(ARB)를 통해 메모리제어회로(MC)에 입력된다. 페이지 액세스판정회로(PH)는, 입력된 액세스주소가 페이지액세스인가 아닌가를 판정한다. 판정결과는, 행주소불일치신호(MSlG[3])로써 모드전환 회로(PRJ3)에 입력된다. 모드전환 회로(PRJ3)에서는 하이(High)가 N회 연속하였는지, 즉 페이지 액세스가 아닌 액세 스가 액세스회수카운터(RC)의 값의 회수만큼 연속했는지 여부를 체크한다. MSlG[3]의 하이(High)가 N회 연속하지 않은 경우는, 모드전환 회로(PRJ3)의 출력인 LPR[3]를 로(Low)로 하여, 페이지 오프 모드를 유지한다. MSlG[3]의 하이(High)가 N회 연속한 경우는, LPR[3]를 하이(High)로 변경하여 페이지 오프 모드로 전환하고, 제 2 동작흐름도로 진행한다.

제 2 동작흐름도에서는, 모드전환 회로(PRJ3)가, 페이지 오프 모드의 상태에 있어서, MSlG[3]가 하이(High)인 가 아닌가를 체크한다. 행주소불일치신호(MSlG[3])가 로(Low)일 때, 결국 페이지액세스인 때는, 액세스회수카운터(RC)의 값 N을 N+1로 하고, LPR[3]를 로(Low)로 하여, 페이지 온 모드로 전환하고, 제 1 동작흐름도로 진행한다. MSIG[3]가 하이(High)이면, 페이지액세스가 아니기 때문에, 액세스회수카운터(RC)의 값 N을 N-1로 하고, LPR[3]를 하이(High)의 상태로 유지하여, 페이지 오프 모드를 유지한다.

제 3 동작흐름도에서는, 제 2 동작흐름도에서 페이지 오프 모드가 유지된 뒤에, 페이지 액세스가 생길 때까지, 즉 행주소불일치신호(MSlG[3])가 로(Low) 가 될때까지, LPR[3]를 하이(High)로 하여, 페이지 오프 모드를 유지한다. MSlG[3]가 로(Low), 즉 페이지액세스가 되면 LPR[3]를 로(Low)로 하여, 페이지 온 모드로 전환하고, 제 1 동작흐름도로 진행한다. 상기 제 2 동작모드에 의해, 정밀한 모드전환이 가능해짐으로써 빠른 데이터처리시스템을 구축할 수 있다. 또한, 제 2 실시형태의 기술적 사상에 대하여는, 본 실시형태 이외의 실시형태로도 응용하는 것이 가능하고, 또한, 제 2 실시형태의 도 17에의 응용도 가능하다.

도 26은, 본 발명의 제 5 실시형태이다. 이 실시형태에서는, 도 1의 메모리, 모듈을 EDO(Extended Data Out)DRAM으로 구성하고 있다. EDODRAM도, 메모리뱅크에 대응하는 센스 증폭기를 가지고 있다. EDODRAM은, 비동기적으로 데이터를 전송하는 것이 특징이다. 본 발명을 EDODRAM으로 구성한 메모리 모듈(MEM)에 적용함으로써, 고속으로 동작 가능한 데이터처리시스템을 실현 할 수 있다. 도 26에서는, 읽기명령(R)이 메모리제어회로(MC)로 입력될 때, 메모리제어회로(MC)가 행하는 모드전환 제어에 의하여, 메모리제어회로가 메모리 모듈(MEM)로 출력하는 명령, 주소 및 메모리 모듈에서 읽힌 데이터 동작파형의 읽기 회전 대기 시간(Latency)을 나타낸다. EDODRAM에서는, CAS가 하이(High)에서 RAS가 하이(High) 가 될 때, 페이지가 닫힌다. CAS가 하이(High)이면서 RAS가 로(Low)가 될 때에, 행주소로 지정한 페이지가 열린다. RAS가 로(Low)이면서 CAS가 로(Low)가 될 때에는 열(Column)주소로 지정한 데이터가 출력된다. CAS 및 RAS 모두 로(Low) 레벨이 활성화를 나타내는 신호이다. 그러므로, RAS 및 CAS에 / 등의 기호나 바(￣)를 부가하는 경우도 있지만, 본 명세서에서는 이 기호를 생략하고 있다. 페이지 온 모드로, 다른 페이지 액세스가 생기면, 현재 열고있는 페이지를 닫기 위해서, RAS 신호를 일단 하이(High)로 프리차지를 한다, 그 후, RAS를 로(Low)로 하고, 행주소(lR0)로 지정한 페이지를 연다. 그 후, CAS를 4회 로(Low)로 하고, 열(Column)주소(C0, C1, C2, C3)에서 지정된 데이터를 출력한다. 이 때, 읽기 회전 대기 시간(Latency)은 8사이클이 된다. 다른 페이지액세스가 연속하면, 페이지 온 모드로부터 페이지 오프 모드로 전환된다. 페이지 오프 모드에 있어서는, 다른 페이지의 액세스 발생 시, 이전의 액세스에서 이미 페이지가 닫혀있기 때문에, 최초에 RAS를 하이(High)로 하여 페이지를 닫을 필요가 없어, 회전 대기 시간(Latency)은 6사이클이 된다. 페이지 오프 모드에서, 동일페이지의 액세스가 생기면, 페이지 온 모드로 전환한다. 페이지 온 모드에서의 동일 페이지액세스는, 현재 열고있는 페이지와 동일의 페이지에 대한 액세스이기 때문에, 새로 페이지를 열 필요는 없고, 회전 대기 시간(Latency)은 4사이클이 된다. 이와 같이, EDODRAM로 구성된 메모리 모듈에 대하여, 모드를 전환하여 제어함으로써, 빠른 데이터처리시스템을 실현하는 것이 가능해진다. 또한, 도 25에 있어서, EDODRAM 이외의 요소, 요컨대, 중앙처리장치(CPU) 또는 메모리제어유닛(MCU) 등은, 클록(CLK)에 동기적으로 동작하여, 명령이나 액세스주소를 생성하는 구성이 일반적이므로, 클록(CLK)을 도시하고 있다.

이상 서술한 제 1 실시형태부터 제 5 실시형태에서는, 액세스라는 문언을 사용하고 있지만, 액세스란 메모리장치에 주소를 공급하여 메모리장치로부터 주소를 읽어 내는 동작이다. 또한, 본 실시형태에서는, 모드라고 말하는 문언을 사용하고 있지만, 모드란, 일련의 규격에 따라서 소정의 동작을 선택하여 행하는 것이다. 특히 제한하고 있는 것은 아니지만, 모드는 레지스터에 소정의 값을 입력하는 것으로, 소정의 동작이 설정된다. 본 실시형태의 경우는, 중앙처리장치 혹은 메모리제어장치 속에 마련된 레지스터에 의해서 모드가 설정된다. 또한, 본 실시형태에서는, 페이지 오프 모드와 페이지 오프 모드를 전환하여 동작하는 모드와 전환하지 않는 모드를 설정하기 위한 레지스터를 마련하는 것도 가능하다. 페이지 온 모드와 페이지 오프 모드도 모드이지만, 상기 전환을 하는 가 아닌가에 관한 것도 모드이 다. 데이터처리부와 메모리제어유닛 즉 메모리제어장치를 별도의 반도체칩 상에 형성하여도 좋지만, 양자를 단일의 반도체칩 상에 형성해도 좋다. 그 경우, 단일의 반도체칩 상에 형성된 데이터처리장치는, 데이터 버스(data bus;DQ0)를 따로따로의 반도체칩에서 형성하는 것보다 폭이 넓은 버스로 하는 것이 가능하게 되어, 양자의 거리가 단축되므로, 양자간에서의 고속데이터전송이 가능해진다. 또한, 메모리제어장치만을 다른 사람에게 설계시키거나, 혹은 이미 설계되어 있는 설계자산으로 데이터처리부와 동일의 반도체칩 상에 형성하여 단일칩(one-chip)을 데이터처리장치로 하는 것도 가능하다. 이 경우, 메모리제어장치의 회로 등의 구성을 기록매체에 기록하고, 데이터처리부의 설계자 혹은 데이터처리장치의 설계자에게 제공하는 것이 가능하다. 또한, 스스로 반도체 장치의 제조를 하는 경우, 타자가 제공하는 데이터처리부에 본 발명의 메모리제어장치 혹은 메모리제어장치와 메모리장치를 조합하여, 반도체장치를 제공하고 다른 사람에게 공급하는 것도 가능하다. 한편, 메모리제어유닛을 메모리 모듈 내에 마련하는 것도 가능하다. 메모리제어장치를 데이터처리부 혹은 메모리 모듈 내에 형성하는 것으로서, 데이터처리시스템의 제조자의 부담을 덜어줄 수 있어, 데이터처리시스템의 소형화도 가능해진다. 또한, 반도체장치의 제조과정이 진보하여, 메모리 모듈의 일부 혹은 전부를 데이터처리장치와 동일의 반도체칩 상에 형성하는 것도 가능하다. 요컨대 단일칩(온e-chip)의 데이터처리시스템의 실현이라 할 수 있고, 시스템이 한층 더 소형화될 수 있다. 또한, 중앙처리장치에 메모리제어회로의 동작을 소프트웨어적으로 실행시키는 것도 가능하다. 물론, 메모리 모듈과 데이터처리부를 동일의 반도체칩 상에 형성하지 않은 경우라 도, 중앙처리장치에 메모리제어장치의 동작을 소프트웨어적으로 실행시킬 수 있다. 단지, 소프트웨어적으로 실시하는 경우, 여분의 구성의 부가는 불필요하지만, 중앙처리장치에 주소비교 등을 시키기 위한 부하가 커져, 중앙처리장치가 행하는 다른 처리가 저속이 되어버릴 가능성이 있다. 본 발명은 별도의 구성을 사용함으로써, 중앙처리장치에 대하여 쓸데없는 부가를 주지 않고서 본 발명의 효과를 얻는 것이 가능하다. 또한, 도 27에 도시한 바와 같이, 단일칩의 데이터처리장치(IC-DPD)와 여러 개의 단일칩 메모리 장치(IC-ME1∼1C-ME4)로 형성된 모듈을 1개의 패키지로 고정한 반도체장치라도 좋다. 이 구성은, 멀티칩모듈 혹은 멀티칩패키지 등으로 알려져 있다.

이상, 고속으로 동작 가능한 데이터처리시스템의 실시형태를 서술하였으나, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 본원 발명의 기술적 사상을 일탈하지 않은 범위에서, 그 외에도 여러가지 실시형태를 채용하는 것이 가능하다.

예컨대, 제 2 실시형태로 나타낸 주소를 선행생성하는 선행주소생성회로와 선행주소생성액세스판정회로, 제 3 실시형태로 나타낸 자동주소조정회로 및 제 4 실시형태로 나타낸 액세스회수카운터의 값의 증감을 다른 실시형태에 적용할 수도 있다. 주소를 선행생성하는 선행주소생성회로와 선행주소생성액세스판정회로를 다른 실시형태와 조합함으로써, 동일페이지로의 액세스빈도를 향상시킬 수 있어, 한층 더 빠른 데이터처리장치를 실현하는 것이 가능해진다. 또한, 자동주소조정회로를 다른 실시형태와 조합하므로서, 다른 페이지동작의 빈도를 삭감할 수 있어, 더욱 빠른 데이터처리장치를 실현하는 것이 가능해진다. 또한, 액세스회수카운터 값 의 증감을 다른 실시형태와 조합하여, 보다 정밀한 모드전환이 가능하고, 또한 데이터처리장치의 고속화가 가능해진다. 물론, 상기 각각을 조합하여 그 외의 실시형태에 응용함으로써, 상승적인 효과를 이끌어 내는 것이 가능하다.

또한, 제 l, 제 3, 제 4 및 제 5 실시형태에서는 메모리 모듈을 복수의 뱅크를 갖는 구성으로 하였지만, 메모리뱅크를 갖지 않은 메모리 모듈에 의해 구성되는 데이터처리시스템에 적용하는 것도 가능하다. 메모리뱅크를 갖지 않은 메모리 모듈에 의해 구성되는 데이터처리시스템의 메모리장치에서의 액세스의 고속화를 실현하는 것도 가능하다.

앞에서 설명한 바와 같이, 본 발명은 메모리 모듈에의 액세스에 대응한 자동모드전환 제어를 포함하는 것으로서, 메모리 모듈에의 액세스 회전 대기 시간(Latency)을 절감할 수 있어, 고속의 데이터처리시스템을 실현하는 것이 가능해진다. 또한, 바로 뒤의 주소선행생성전환 제어 또는 주소대응의 자동조정을 하는 것으로, 한층 더 고속인 데이터처리시스템의 실현이 가능해진다.

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제1 모드와 제2 모드를 가진 메모리 컨트롤러에 의해 멀티 뱅크 메모리를 제어하는 방법으로서,

상기 메모리는 상기 제1 모드에서의 판독 액세스후 프리차지 동작을 수행하기 위해 제어되며, 상기 메모리는 상기 제2 모드에서의 판독 액세스후 프리차지 동작없이 다음의 액세스 커맨드를 수신하기 위해 제어되고, 연속적인 횟수중 제1 횟수후, 다른 워드라인이 선택되며, 상기 메모리 컨트롤러는 상기 제2 모드를 상기 제1 모드로 변화시키고, 상기 제1 횟수는 CPU 로부터의 액세스 커맨드들에 의하여 변하는 것을 특징으로 하는 멀티 뱅크 메모리의 제어방법.
제 47항에 있어서,

상기 제1 모드 동안, 만일 동일한 워드라인으로의 액세스가 계속된다면, 판독 동작전의 프리차지 동작은 생략되고, 상기 제2 모드 동안, 다른 워드라인으로의 액세스가 발생하면, 프리차지 동작은 판독 동작전에 수행되는 것을 특징으로 하는 멀티 뱅크 메모리의 제어방법.
제 47항에 있어서,

상기 제1 주소에 해당하는 상기 메모리로의 액세스 커맨드가 발행되어진후, 상기 메모리 컨트롤러는 입력된 제1 주소와 상기 제1 주소 이전의 상기 주소를 비교하는 회로를 가지는 것을 특징으로 하는 멀티 뱅크 메모리의 제어방법.
제 49항에 있어서,

상기 회로는 상기 제1 횟수를 제어하기 위해 신호를 출력하는 것을 특징으로 하는 멀티 뱅크 메모리의 제어방법.
제 49항에 있어서,

상기 제1 모드는 각각의 액세스후에 페이지를 닫는 페이지 오프 모드(page off mode)이고, 상기 제2 모드는 다음의 액세스 커맨드가 입력될 때까지 상기 페이지를 열린 상태로 놓아두는 페이지 온 모드인 것을 특징으로 하는 멀티 뱅크 메모리의 제어방법.
제1 모드와 제2 모드를 가진 메모리 컨트롤러에 의해 메모리를 제어하는 방법으로서,

상기 메모리는 상기 제1 모드에서의 판독 액세스에 의해 열린 페이지를 닫기 위해 제어되며, 상기 메모리는 상기 제2 모드에서 다음의 액세스 커맨드를 받을때까지 상기 페이지를 열린 상태로 놓아두기 위해 제어되고, 연속적인 횟수중 제1 횟수후, 다른 페이지가 선택되며, 상기 메모리 컨트롤러는 상기 제2 모드를 상기 제1 모드로 변화시키고, 상기 제1 횟수는 CPU 로부터 액세스 커맨드들에 의존하여 변하는 것을 특징으로 하는 메모리의 제어방법.
제 52항에 있어서,

페이지를 닫는 동작은 상기 선택된 워드라인이 선택되지 않게 하며, 상기 메모리의 데이터 라인들을 프리차지하는 것을 특징으로 하는 메모리의 제어방법.
제 53항에 있어서,

상기 제1 주소에 해당하는 상기 메모리로의 액세스 커맨드가 발행되어진후, 상기 메모리 컨트롤러는 입력된 제1 주소와 상기 제1 주소 이전의 상기 주소를 비교하는 회로를 가지는 것을 특징으로 하는 메모리의 제어방법.
제 54항에 있어서,

상기 회로는 상기 제1 횟수를 제어하기 위해 신호를 출력하는 것을 특징으로 하는 메모리의 제어방법.
제 52항에 있어서,

상기 제1 모드 동안, 만일 동일한 페이지로의 액세스가 계속된다면, 판독 동작 전의 프리차지 동작은 생략되고, 상기 제2 모드 동안, 다른 페이지로의 액세스가 발생하면, 프리차지 동작은 판독 동작전에 수행되는 것을 특징으로 하는 메모리의 제어방법.
제 52항에 있어서,

상기 메모리는 DRAM 메모리셀들을 포함하는 것을 특징으로 하는 메모리의 제어방법.
메모리 컨트롤러에 의해 DRAM 메모리를 제어하는 방법에 있어서,

다른 페이지들이 연속적으로 열린후, 상기 메모리는 판독 액세스에 의해 열린 각각의 페이지를 닫기 위해 제어되며, 상기 동일한 페이지가 연속적으로 액세스된후, 상기 메모리는 판독 액세스에 의해 열린 상기 페이지를 열도록 놓아두기 위해 제어되고, 상기 메모리 컨트롤러는 페이지를 닫거나 열도록 놓아두기 위해 행해진 상기 동작이 상기 메모리에 효율적이었는지의 여부를 검사하며, 만일 페이지가 닫힌후의 다음의 액세스가 상기 닫힌 페이지와 다른 페이지로의 액세스라면, 상기 페이지는 상기 다음의 액세스후에 닫히고, 만일 페이지가 닫힌후의 다음의 액세스가 상기 동일한 페이지로의 액세스라면, 상기 페이지는 상기 다음의 액세스후에 열리는 것을 특징으로 하는 DRAM 메모리의 제어방법.
제 58항에 있어서,

페이지를 닫는 상기 동작은 선택된 워드라인을 선택되지 않게 하며, 상기 메모리의 데이터 라인들을 프리차지하는 것이며, 페이지를 열도록 놓아두기 위한 상기 동작은 다음의 액세스 커맨드가 입력될때까지 프리차지하지 않는 것을 특징으로 하는 DRAM 메모리의 제어방법.
제 59항에 있어서,

상기 DRAM 메모리는 동기형이며 복수의 뱅크들을 갖는 것을 특징으로 하는 DRAM 메모리의 제어방법.
제 59항에 있어서,

다른 페이지로의 액세스는 다른 워드라인상의 메모리셀로의 액세스인 것을 특징으로 하는 DRAM 메모리의 제어방법.
메모리 컨트롤러에 의해 메모리를 제어하는 방법에 있어서,

다른 워드라인들로의 이전의 연속적인 액세스들의 상기 횟수가 제1 횟수의 이상일때, 상기 메모리는 액세스후 프리차지하기 위해 제어되며, 다른 워드라인들로의 이전의 연속적인 액세스들의 상기 횟수가 상기 제1 횟수보다 작을때, 상기 메모리는 상기 다음의 액세스가 입력될때까지 액세스후 프리차지하지 않기 위해 제어되고, 상기 동일한 페이지로의 액세스인 닫힌 페이지로의 액세스후에 상기 제1 횟수가 변하는 것을 특징으로 하는 메모리의 제어방법.
제 62항에 있어서,

상기 메모리는 동기 DRAM 메모리인 것을 특징으로 하는 메모리의 제어방법.
제 63항에 있어서,

다른 페이지들로의 연속적인 액세스의 상기 횟수를 계수하는 카운터를 추가로 포함하며, 상기 메모리는 멀티 뱅크 메모리인 것을 특징으로 하는 메모리의 제어방법.
제 64항에 있어서,

상기 카운터는 각 뱅크에서 다른 페이지들로의 상기 연속적인 액세스를 개별적으로 계수하는 것을 특징으로 하는 메모리의 제어방법.
제 62항에 있어서,

동일한 페이지로의 액세스가 상기 동일한 워드라인상의 메모리셀로의 액세스인 것을 특징으로 하는 메모리의 제어방법.
제 62항에 있어서,

다른 워드라인들로의 이전의 연속적인 액세스들의 상기 횟수가 상기 제1 횟수의 이상일때, 관련 데이터가 상기 메모리로부터 출력된후, 상기 메모리는 선택된 워드라인을 선택되지 않은 상태로 놓기 위해 제어되는 것을 특징으로 하는 메모리의 제어방법.
주소를 출력하는 중앙처리장치;

인덱스 비트들 및 태그 비트들을 갖는 캐시 메모리를 포함하고;

상기 태그 비트들의 하위 N 비트들은 메모리 모듈의 N 비트들을 갖는 뱅크 주소들을 할당하는데 사용되며, 상기 인덱스 비트들은 상기 메모리 모듈의 행 주소들을 할당하는데 사용되고, 상기 메모리 모듈의 행 주소들을 할당하는데 필요한 상기 비트들이 상기 인덱스 비트들보다 많을때, 상기 하위 N 비트들로부터의 상기 다음의 태그 비트들은 상기 행 주소들을 할당하는데 사용되며, 상기 나머지 태그 비트들은 상기 메모리 모듈의 열 주소들을 할당하는데 사용되는 반도체 장치.
제 68항에 있어서,

상기 메모리 모듈의 뱅크, 열 및 행 주소들을 상기 인덱스 및 태그 비트들로 할당하는 어드레스 레지스터를 추가로 포함하는 반도체 장치.
제 68항에 있어서,

상기 메모리 모듈은 DRAM 메모리 모듈인 반도체 장치.