KR20180021513A - 오프셋 커맨드를 지원하는 메모리 시스템 - Google Patents

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손종필
오성일
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삼성전자주식회사
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Abstract

오프셋 커맨드를 지원하는 메모리 시스템에 대하여 개시된다. 메모리 시스템은 메모리 콘트롤러와 메모리 장치를 포함한다. 메모리 콘트롤러는 클럭 신호의 1 사이클 동안 억세스하려는 어드레스 신호를 포함하지 않고 억세스하려는 어드레스 신호를 암시하는 오프셋 신호를 포함하는 오프셋 커맨드를 메모리 장치로 발행한다. 메모리 장치는 오프셋 커맨드를 수신하고, 오프셋 커맨드에 설정된 오프셋 신호에 기초하여 오프셋 커맨드가 억세스하려는 어드레스 신호를 발생한다.

Description

오프셋 커맨드를 지원하는 메모리 시스템 {Memory system supporting offset command}
본 발명은 메모리 시스템에 관한 것으로서, 더욱 상세하게는 억세스 어드레스를 암시하는(implying) 오프셋 커맨드를 제공하는 메모리 콘트롤러와 상기 오프셋 커맨드에 따라 상기 억세스 어드레스를 생성하는 메모리 장치에 관한 것이다.
DRAM (Dynamic Random Access Memory)에서, 로우 어드레스에 대한 액티브 동작이 수행되고 프리차아지 동작 후에, 동일한 로우 어드레스에 대하여 다시 액티브 동작이 수행되는 경우가 종종 있다. 로우 어드레스에 대한 액티브 동작은 메모리 콘트롤러에서 발행되는 액티브 커맨드에 의해 수행되는데, DRAM 표준에 따라 액티브 커맨드는 2개의 클럭 사이클을 필요로 한다. 동일한 로우 어드레스에 대한 액티브 동작이 예상되는 경우, 액티브 커맨드의 클럭 사이클을 1개로 줄일 수 있다면, DRAM이 포함된 메모리 시스템의 성능 향상에 도움이 될 것이다.
본 발명의 목적은 억세스 어드레스를 암시하는 오프셋 커맨드를 발행하는 메모리 콘트롤러를 제공하는 것이다.
본 발명의 다른 목적은 상기 오프셋 커맨드에 따라 상기 억세스 어드레스를 발생하는 메모리 장치를 제공하는 것이다.
본 발명의 실시예들에 따른 오프셋 커맨드를 수신하는 메모리 장치는, 외부에서 전송되는 클럭 신호를 수신하는 클럭 수신부와, 클럭 신호에 응답하여 억세스 어드레스 신호가 포함되지 않은 오프셋 커맨드를 외부로부터 수신하고, 오프셋 커맨드에 설정된 오프셋 신호에 기초하여 억세스 어드레스 신호를 발생하는 제어 회로부를 포함한다.
본 발명의 실시예들에 따른 오프셋 커맨드를 발행하는 메모리 콘트롤러는, 클럭 신호를 외부로 전송하는 클럭 송신부와, 클럭 신호의 1 사이클 동안 오프셋 커맨드를 외부로 발행하고, 오프셋 커맨드에는 억세스하려는 어드레스 신호를 포함하지 않고 억세스하려는 어드레스 신호를 암시하는 오프셋 신호가 포함되도록 하는 커맨드 발생부를 포함한다.
본 발명의 실시예들에 따르면, 클럭 신호(CK)의 1 클럭 사이클로 발행되는 오프셋 커맨드를 수신하는 메모리 장치에서 온-다이 터미네이션부들이 턴온되는 시간을 줄여 전류 소모를 줄일 수 있다. 이에 따라, 메모리 장치의 소비 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 오프셋 커맨드를 지원하는 메모리 시스템을 설명하는 도면이다.
도 2는 도 1의 오프셋 커맨드를 발행하는 메모리 콘트롤러를 설명하는 블락 다이어그램이다.
도 3은 도 2의 커맨드 발생부에서 제공하는 액티브 커맨드를 설명하는 도면이다.
도 4는 도 2의 커맨드 발생부에서 제공하는 액티브 오프셋 커맨드를 설명하는 도면이다.
도 5는 도 3의 액티브 커맨드와 도 4의 액티브 오프셋 커맨드의 타이밍도를 설명하는 도면이다.
도 6은 도 2의 커맨드 발생부에서 제공하는 독출 커맨드를 설명하는 도면이다.
도 7은 도 2의 커맨드 발생부에서 제공하는 기입 커맨드를 설명하는 도면이다.
도 8은 도 2의 커맨드 발생부에서 제공하는 독출 또는 기입 오프셋 커맨드를 설명하는 도면이다.
도 9는 도 6의 독출 커맨드와 도 8의 독출 오프셋 커맨드, 그리고 도 7의 기입 커맨드와 도 8의 기입 오프셋 커맨드 사이의 타이밍도를 설명하는 도면이다.
도 10은 도 1의 메모리 장치를 설명하는 블락 다이어그램이다.
도 11은 도 10의 메모리 장치에서 액티브 오프셋 커맨드에 따라 발생되는 억세스 로우 어드레스를 설명하는 도면이다.
도 12는 도 10의 메모리 장치에서 독출 또는 기입 오프셋 커맨드에 따라 발생되는 억세스 칼럼 어드레스를 설명하는 도면이다.
도 13는 본 발명의 실시예들에 따른 오프셋 커맨드를 지원하는 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명할것이지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이하에서 기술하는 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예에 따른 오프셋 커맨드를 지원하는 메모리 시스템을 설명하는 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)를 포함한다. 메모리 콘트롤러(110)와 메모리 장치(120) 사이에는 클럭 신호 라인(11), 커맨드/어드레스 버스(12) 그리고 DQ 버스(13)가 연결된다.
메모리 콘트롤러(110)에서 발생된 클럭 신호(CK)는 클럭 신호 라인(11)을 통해 메모리 장치(120)로 제공된다. 예를 들어, 클럭 신호(CK)는 반전 클럭 신호(CKB)와 함께 연속 교번 반전 신호로 제공될 수 있다. 클럭 신호 쌍(CK, CKB)은 이들의 교차점을 기준으로 상승/하강 에지들이 검출될 수 있기 때문에, 타이밍 정확도를 향상시킬 수 있다.
예시적으로, 클럭 신호 라인(11)에는 단일 클럭 신호(CK)가 연속 교번 반전 신호로 제공될 수 있다. 이 경우, 클럭 신호(CK)의 상승/하강 에지를 식별하기 위하여, 클럭 신호(CK)와 기준 전압(Vref)을 비교할 필요가 있다. 그런데, 기준 전압(Vref)에 노이즈 변동(fluctuation) 등이 발생하면, 클럭 신호(CK) 검출에 변이(shift)가 생겨, 2개의 클럭 신호 쌍(CK, CKB)을 사용하는 경우에 비해 타이밍 정확도가 떨어질 수 있다.
이에 따라, 클럭 신호 라인(11)은 2개의 클럭 신호 쌍(CK, CKB)을 사용하여 서로 상보적인 연속 교번 반전 신호를 전송하는 것이 바람직하다. 이 경우, 클럭 신호 라인(11)은 CK, CKB 클럭 신호들을 전송하는 2개의 신호 라인들로 구성될 수 있다. 본 발명의 실시예들에서 설명되는 클럭 신호(CK)는 2개의 클럭 신호 쌍(CK, CKB)인 것으로 설명될 수 있다. 설명의 편의를 위하여, 2개의 클럭 신호 쌍(CK, CKB)은 클럭 신호(CK)로 설명한다.
메모리 콘트롤러(110)에서 제공되는 커맨드/어드레스 신호(CA)는 커맨드/어드레스 버스(12)를 통해 메모리 장치(120)로 제공된다. 커맨드/어드레스 버스(12)에는 메모리 장치(120)의 커맨드 신호 또는 어드레스 신호가 실릴 수 있다.
메모리 콘트롤러(110)는 커맨드/어드레스 버스(12)를 통해 액티브 커맨드, 독출 커맨드, 기입 커맨드 등을 포함하는 커맨드(CMD)를 메모리 장치(120)로 발행할 수 있다. 커맨드(CMD)에는 해당 커맨드가 액티브 커맨드, 독출 커맨드 또는 기입 커맨드임을 나타내는 커맨드 식별 신호, 해당 커맨드의 억세스 어드레스를 나타내는 뱅크 어드레스 신호, 로우 어드레스 신호 그리고 칼럼 어드레스 신호를 포함하고, 이들 신호들이 커맨드/어드레스 버스(12)를 통해 메모리 장치(120)로 전달된다.
커맨드/어드레스 버스(12)가 n (n은 자연수) 비트의 커맨드/어드레스 신호들(CA)로 구성되는 경우, 클럭 신호(CK)의 상승/하강 양 에지에서 커맨드/어드레스 신호들(CA)이 입력될 수 있다. 클럭 신호(CK)의 상승 에지에 입력되는 커맨드/어드레스 신호와 하강 에지에 입력되는 커맨드/어드레스 신호는 서로 다른 신호로 구분될 수 있다. 이 경우, 2n 비트의 커맨드/어드레스 버스(12)를 통해 2n 비트의 커맨드/어드레스 신호들(CA)이 메모리 장치(120)로 제공될 수 있다.
예를 들어, 커맨드/어드레스 버스(12)는 6 비트의 커맨드/어드레스 신호들(CA0-CA5)로 구성될 수 있다. 그리고, 로우 어드레스 신호들은 R0-R15 로우 어드레스로 구성되고, 칼럼 어드레스 신호들은 C2-C9 칼럼 어드레스로 구성될 수 있다. 커맨드(CMD)에 포함된 커맨드 식별 신호와 로우 및 칼럼 어드레스 신호들을 전송하기 위해서, 6 비트의 커맨드/어드레스 신호들(CA0-CA5)을 이용하는 경우, 커맨드(CMD)는 클럭 신호(CK)의 적어도 2 클럭 사이클을 필요로 할 수 있다.
한편, 현재 커맨드(CMD)의 어드레스가 이전 커맨드(CMD)의 어드레스와 동일할 수 있다. 또는, 현재 커맨드(CMD)의 어드레스와 이전 커맨드(CMD)의 어드레스 차이가 +1, +2, +3 등으로 나타날 수 있다. 현재 어드레스와 이전 어드레스 사이의 차이가 0, +1, +2 또는 +3 등으로 나타날 것이라는 것은, 메모리 콘트롤러(110)에서 현재 커맨드(CMD)를 메모리 장치(120)로 발행하기 이전에 알 수 있을 것이다. 현재 어드레스와 이전 어드레스 사이의 차이 값을 오프셋 값이라 칭하자. 그리고, 메모리 콘트롤러(110)에서 현재 커맨드(CMD)로 액티브 커맨드를 발행한다고 가정하자.
이 경우, 메모리 콘트롤러(110)에서 액티브 커맨드임을 나타내는 커맨드 식별 신호와 오프셋 값을 부여한 오프셋 커맨드(CMDOFFSET)가 발행될 수 있을 것이다. 메모리 콘트롤러(110)는 액티브 커맨드가 억세스하는 다수 비트들의 어드레스 신호들 대신에, 오프셋 커맨드(CMDOFFSET)에 오프셋 값과 연계된 소정의 비트를 이용하여 억세스하려는 어드레스를 암시할 수 있을 것이다. 그렇다면, 메모리 콘트롤러(110)는 클럭 신호(CK)의 2 클럭 사이클 보다 적은 1 클럭 사이클로 오프셋 커맨드(CMDOFFSET)를 발행할 수 있을 것이다.
실시예에 따라, 메모리 콘트롤러(110)는 클럭 신호(CK)의 1 클럭 사이클 이상의 클럭 사이클로 오프셋 커맨드(CMDOFFSET)를 발행할 수 있다.
메모리 콘트롤러(110)는 커맨드/어드레스 버스(12)를 통해 액티브 오프셋 커맨드, 독출 오프셋 커맨드, 기입 오프셋 커맨드 등을 포함하는 오프셋 커맨드(CMDOFFSET)를 메모리 장치(120)로 발행할 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)로부터 클럭 신호 라인(11)을 통해 전송되는 클럭 신호(CK)를 수신하고, 커맨드/어드레스 버스(12)를 통해 전송되는 커맨드(CMD) 또는 오프셋 커맨드(CMDOFFSET)를 수신할 수 있다.
메모리 장치(120)는 클럭 신호(CK)의 2 사이클 동안 커맨드/어드레스 신호들(CA)을 통해 커맨드(CMD)를 수신하고, 클럭 신호(CK)의 1 사이클 동안 커맨드/어드레스 신호들(CA)을 통해 억세스하려는 어드레스 신호가 포함되지 않은 오프셋 커맨드(CMDOFFSET)를 수신할 수 있다.
실시예에 따라, 메모리 장치(120)는 클럭 신호(CK)의 1 클럭 사이클 이상의 클럭 사이클로 오프셋 커맨드(CMDOFFSET)를 수신할 수 있다. 또한, 메모리 장치(120)는 커맨드/어드레스 버스(12)에 공유된 커맨드/어드레스 신호들(CA)이 아닌 별개의(separate) 커맨드 신호 라인을 통해 오프셋 커맨드(CMDOFFSET)를 수신할 수 있다.
메모리 장치(120)는 오프셋 커맨드(CMDOFFSET)의 커맨드/어드레스 신호들(CA) 중 일부에 설정된 오프셋 신호에 기초하여 오프셋 커맨드(CMDOFFSET)에 암시된 억세스 어드레스 신호를 발생할 수 있다. 메모리 장치(120)는 액티브 오프셋 커맨드에 따라 억세스 어드레스 신호의 로우 어드레스를 발생할 수 있다. 메모리 장치(120)는 독출 또는 기입 오프셋 커맨드에 따라 억세스 어드레스 신호의 칼럼 어드레스를 발생할 수 있다.
DQ 버스(13)는 메모리 콘트롤러(110)와 메모리 장치(120) 사이의 데이터 신호(DQ)를 송수신한다. DQ 버스(13)는 메모리 콘트롤러(110)에서 발행되는 기입 커맨드(CMD) 또는 기입 오프셋 커맨드(CMDOFFSET)에 응답하여 메모리 콘트롤러(110)에서 제공하는 기입 데이터를 메모리 장치(120)로 전달할 수 있다. DQ 버스(13)는 메모리 콘트롤러(110)에서 발행되는 독출 커맨드(CMD) 또는 독출 오프셋 커맨드(CMDOFFSET)에 응답하여 메모리 장치(120)에서 독출되는 데이터를 메모리 콘트롤러(110)로 전달할 수 있다.
도 2는 도 1의 오프셋 커맨드를 발행하는 메모리 콘트롤러를 설명하는 블락 다이어그램이다.
도 2를 참조하면, 메모리 콘트롤러(110)는 클럭 발생부(210), 클럭 송신부(220), 제1 어드레스 저장부(230), 어드레스 오프셋 계산부(240), 커맨드 발생부(250), 그리고 커맨드/어드레스 송신부(260)를 포함한다.
클럭 발생부(210)는 클럭 신호(CK)를 생성한다. 클럭 송신부(220)는 클럭 발생부(210)에서 생성된 클럭 신호(CK)를 클럭 신호 라인(11)으로 전송된다. 클럭 신호(CK)는 클럭 신호 라인(11)을 통해 메모리 장치(120)로 제공될 것이다.
제1 어드레스 저장부(230)는 메모리 콘트롤러(110)가 메모리 장치(120)로 발행했던 이전 커맨드들과 함께 제공되었던 어드레스들을 순차적으로 저장할 수 있다. 제1 어드레스 저장부(230)에 저장되는 어드레스는 로우 어드레스 또는 칼럼 어드레스일 수 있다.
메모리 콘트롤러에서 이전 커맨드와 함께 제공되었던 어드레스를 구 어드레스(old address)라고 칭하자. 설명의 편의를 위하여, 제1 어드레스 저장부(230)에는 제1 구 어드레스(ADDR1OLD), 제2 구 어드레스(ADDR2OLD), 제3 구 어드레스(ADDR3OLD) 그리고 제4 구 어드레스(ADDR4OLD)가 저장되어 있고, 제1 구 어드레스(ADDR1OLD)는 가장 오래 전에 발행되었던 커맨드와 함께 제공된 어드레스이고, 제4 구 어드레스(ADDR4OLD)는 가장 최근에 발행되었던 커맨드와 함께 제공된 어드레스라고 가정하자.
제1 어드레스 저장부(230)는 제1 내지 제4 구 어드레스들(ADDR1OLD-ADDR4OLD)을 인덱스 값들(IDX0-IDX3)로 구분하여 저장할 수 있다. 예를 들면, 제1 인덱스 값(IDX0)에 제4 구 어드레스(ADDR4OLD)를 배열시키고, 제2 인덱스 값(IDX1)에 제3 구 어드레스(ADDR3OLD)를 배열시키고, 제3 인덱스 값(IDX2)에 제2 구 어드레스(ADDR2OLD)를 배열시키고, 제4 인덱스 값(IDX3)에 제1 구 어드레스(ADDR1OLD)를 배열시킬 수 있다.
제1 어드레스 저장부(230)의 인덱스 값들(IDX0-IDX3)은 어드레스 오프셋 계산부(240)에서 산출되는 오프셋 신호(OFFSET)의 베이스 어드레스(base address)를 가리키는 지표로 제공될 수 있다.
바람직하게, 제1 어드레스 저장부(230)에 저장된 구 어드레스들은, 이후에 도 10에서 설명될 메모리 장치(120) 내 제2 어드레스 저장부(1010)에 저장된 구 어드레스들과 동일하다. 즉, 제1 및 제2 어드레스 저장부들(210, 1010)은 동일하게 구성될 수 있다.
어드레스 오프셋 계산부(240)는 메모리 콘트롤러(110, 도 1)에서 메모리 장치(120)로 현재 발행되는 커맨드(CMD)와 함께 제공될 어드레스(ADDR)를 수신한다. 어드레스 오프셋 계산부(240)는 커맨드(CMD)의 현재 어드레스(ADDR)와 제1 어드레스 저장부(230)에 저장된 구 어드레스들을 비교하고, 비교 결과로서 오프셋 신호(OFFSET)를 출력한다.
어드레스 오프셋 계산부(240)는 예컨대, 감산기(242)를 이용하여 현재 어드레스(ADDR)와 제1 어드레스 저장부(230)의 구 어드레스와의 차이를 계산할 수 있다. 어드레스 오프셋 계산부(240)는 현재 어드레스(ADDR)의 비트 값에서 제1 어드레스 저장부(230)의 구 어드레스들 중 선택된 구 어드레스의 비트 값을 뺀 결과를 출력할 수 있다. 어드레스 오프셋 계산부(240)는 감산한 결과를 오프셋 값으로 산출할 수 있다.
예를 들어, 어드레스 오프셋 계산부(240)는 어드레스 저장부(210)에서 가장 최근에 발행되었던 커맨드의 어드레스인 제1 인덱스 값(IDX0)의 제4 구 어드레스(ADDR4OLD)를 선택할 수 있다. 어드레스 오프셋 계산부(240)는 현재 어드레스(ADDR)와 제4 구 어드레스(ADDR4OLD)와의 오프셋 값이 0, +1, +2, +3 중 어느 하나인 것으로 산출할 수 있다. 이 경우, 어드레스 오프셋 계산부(240)는 4개의 오프셋 값들을 2 비트의 데이터 값으로 나타낼 수 있다.
실시예에 따라, 어드레스 오프셋 계산부(240)는 4개의 오프셋 값들 이외에 다양한 수의 오프셋 값들을 설정하고, 다수 비트들의 데이터 값들로 오프셋 값들을 나타낼 수 있다.
어드레스 오프셋 계산부(240)는, 오프셋 값이 0인 경우 2 비트 값을 2'b00으로 설정하고, 오프셋 값이 +1인 경우 2'b01로 설정하고, 오프셋 값이 +2인 경우 2'b10으로 설정하고, 오프셋 값이 +3인 경우 2'b11으로 설정할 수 있다. 어드레스 오프셋 계산부(240)는 오프셋 값을 나타내는 2 비트 값을 오프셋 신호(OFFSET)로 출력할 수 있다.
커맨드 발생부(250)는 메모리 컨트롤러(110)에서 발행되는 현재 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)를 커맨드 송신부(260)와 커맨드/어드레스 버스(12)를 통하여 메모리 장치(120)로 제공할 수 있다. 이 때, 현재 어드레스(CMD)와 함께 제공되는 어드레스(ADDR)도 커맨드 송신부(260)와 커맨드/어드레스 버스(12)를 통하여 메모리 장치(120)로 제공될 것이다.
또한, 커맨드 발생부(250)는 메모리 컨트롤러(110)에서 발행되는 현재 커맨드(CMD)와 어드레스 오프셋 계산부(240)에서 제공되는 오프셋 신호(OFFSET)를 수신하고, 오프셋 신호(OFFSET)와 연관되는 오프셋 커맨드(CMDOFFSET)를 발생하고, 발생된 오프셋 커맨드(CMDOFFSET)를 커맨드/어드레스 버스(12)를 통하여 메모리 장치(120)로 제공할 수 있다. 오프셋 커맨드(CMDOFFSET)는 현재 커맨드(CMD)가 억세스하려는 어드레스 신호를 제공하지 않고, 억세스하려는 어드레스를 암시하는 기능을 갖는다.
커맨드 발생부(250)에서 제공되는 커맨드(CMD)와 오프셋 커맨드(CMDOFFSET)는, 커맨드/어드레스 버스(12)으로 전송되는 커맨드/어드레스 신호(CA[0:5])로 설정될 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드가 포함되고, 이들 커맨드 각각은 클럭 신호(CK)의 2 클럭 사이클을 필요로 한다. 오프셋 커맨드(CMDOFFSET)에는 액티브 오프셋 커맨드, 독출 오프셋 커맨드, 기입 오프셋 커맨드가 포함되고, 이들 커맨드 각각은 클럭 신호(CK)의 1 클럭 사이클을 필요로 한다.
커맨드(CMD)와 오프셋 커맨드(CMDOFFSET)는 커맨드/어드레스 송신부(260)를 통해 커맨드/어드레스 버스(12)로 전송된다. 커맨드(CMD)와 오프셋 커맨드(CMDOFFSET)의 커맨드/어드레스 신호들(CA[0:5])는 커맨드/어드레스 버스(12)를 통해 메모리 장치(120)로 제공될 것이다.
메모리 장치(120)는 커맨드/어드레스 신호들(CA[0:5])을 수신하기 위하여, 커맨드/어드레스 신호(CA[0:5]) 라인 각각에 연결된 온-다이 터미네이션부(270-275)를 턴온시켜야 한다. 온-다이 터미네이션부(270-275)는 커맨드/어드레스 신호(CA[0:5]) 라인과 전원 전압(VDD) 사이에, 그리고 커맨드/어드레스 신호(CA[0:5]) 라인과 접지 전압(VSS) 사이에 연결될 수 있다. 본 실시예에서는 온-다이 터미네이션부(270-275)가 커맨드/어드레스 신호(CA[0:5]) 라인과 접지 전압(VSS) 사이에 연결되는 것에 대하여 설명된다.
메모리 장치(120)가 커맨드(CMD)를 수신하는 경우, 클럭 신호(CK)의 2 클럭 사이클 동안 온-다이 터미네이션부들(270-275)이 턴온될 것이다. 이에 대하여, 메모리 장치(120)가 오프셋 커맨드(CMDOFFSET)를 수신하는 경우, 클럭 신호(CK)의 1 클럭 사이클 동안만 온-다이 터미네이션부들(270-275)이 턴온될 것이다.
메모리 장치(120)는 오프셋 커맨드(CMDOFFSET)를 수신할 때 커맨드(CMD)를 수신할 때보다 온-다이 터미네이션부들(270-275)이 턴온되는 시간이 줄어든다. 이에 따라, 메모리 장치(120)는 오프셋 커맨드(CMDOFFSET)를 수신할 때 온-다이 터미네이션부들(270-275)의 전류 소모를 줄이고 소비 전력을 감소시킬 수 있다.
이하, 도 3 내지 도 9에서는 도 2의 메모리 콘트롤러(110)에서 발행되는 커맨드(CMD) 및 오프셋 커맨드(CMDOFFSET)의 종류와 설정 방법, 그리고 타이밍에 대하여 구체적으로 설명될 것이다.
도 3은 도 2의 커맨드 발생부(250)에서 제공하는 액티브 커맨드를 설명하는 도면이다.
도 3을 참조하면, 액티브 커맨드(ACT)는 커맨드/어드레스 신호(CA[0:5])에 의해 설정되고, 클럭 신호(CK)의2 클럭 사이클을 필요로 하는 제1 액티브 커맨드(ACT1)와 제2 액티브 커맨드(ACT2)로 구성된다.
제1 액티브 커맨드(ACT1)는 커맨드/어드레스 신호(CA[0:5])를 제1 액티브 커맨드임을 나타내는 커맨드 식별 신호, 로우 어드레스들(R0-R15)의 일부를 나타내는 어드레스 신호들(R10-R15), 그리고 뱅크 어드레스들을 나타내는 뱅크 어드레스 신호들(BA0-BA2)로 설정할 수 있다.
제1 액티브 커맨드(ACT1)는, 클럭 신호(CK)의 제1 클럭 사이클의 상승 에지에서, CA0, CA1 커맨드/어드레스 신호들을 로직 하이(H), 로직 로우(L)로 설정하여 제1 액티브 커맨드(ACT1)임을 나타내고, CA2, CA3, CA4, CA5 커맨드/어드레스 신호들 각각을 R12, R13, R14, R15 로우 어드레스 신호로 설정할 수 있다.
제1 액티브 커맨드(ACT1)는, 클럭 신호(CK)의 제1 클럭 사이클의 하강 에지에서, CA0, CA1, CA2 커맨드/어드레스 신호들 각각을 BA0, BA1, BA2 뱅크 어드레스 신호로 설정하고, CA4, CA5 커맨드/어드레스 신호들 각각을 R10, R11 로우 어드레스 신호로 설정하고, CA3 커맨드/어드레스 신호를 사용하지 않을 수 있다(V표시).
제2 액티브 커맨드(ACT2)는 커맨드/어드레스 신호(CA[0:5])를 제2 액티브 커맨드임을 나타내는 커맨드 식별 신호, 로우 어드레스들(R0-R15)의 나머지 일부를 나타내는 어드레스 신호들(R0-R9)로 설정할 수 있다.
제2 액티브 커맨드(ACT2)는, 클럭 신호(CK)의 제2 클럭 사이클의 상승 에지에서, CA0, CA1 커맨드/어드레스 신호들을 로직 하이(H), 로직 하이(H)로 설정하여 제2 액티브 커맨드(ACT2)임을 나타내고, CA2, CA3, CA4, CA5 커맨드/어드레스 신호들 각각을 R6, R7, R8, R9 로우 어드레스 신호로 설정할 수 있다.
제2 액티브 커맨드(ACT2)는, 클럭 신호(CK)의 제2 클럭 사이클의 하강 에지에서, CA0, CA1, CA2, CA3, CA4, CA5 커맨드/어드레스 신호들 각각을 R0, R1, R2, R3, R4, R5 로우 어드레스 신호로 설정할 수 있다.
도 3 에서, 액티브 커맨드는 클럭 신호(CK)의 2 클럭 사이클을 필요로 한다. 이에 대하여, 도 2의 오프셋 신호(OFFSET)에 따라 발생되는 액티브 오프셋 커맨드(CMDOFFSET)는 도 4에 도시된 바와 같이, 클럭 신호(CK)의 1 클럭 사이클만을 필요로 한다.
도 4는 도 2의 커맨드 발생부(250)에서 제공하는 액티브 오프셋 커맨드를 설명하는 도면이다.
도 4를 참조하면, 액티브 오프셋 커맨드(ACTOFFSET)는 커맨드/어드레스 신호(CA[0:5])에 의해 설정되고, 클럭 신호(CK)의 1 클럭 사이클을 필요로 한다.
액티브 오프셋 커맨드(ACTOFFSET)는, 커맨드/어드레스 신호(CA[0:5])를 액티브 오프셋 커맨드임을 나타내는 커맨드 식별 신호, 오프셋 베이스 어드레스를 나타내는 신호, 뱅크 어드레스들을 나타내는 뱅크 어드레스 신호들(BA0-BA2), 그리고 오프셋 값을 나타내는 신호로 설정할 수 있다.
액티브 오프셋 커맨드(ACTOFFSET)는, 클럭 신호(CK) 사이클의 상승 에지에서, CA0, CA1 커맨드/어드레스 신호들을 로직 하이(H), 로직 로우(L)로 설정하여 액티브 오프셋 커맨드임을 나타내고, CA2, CA3 커맨드/어드레스 신호들을 오프셋 베이스 어드레스를 나타내는 신호로 설정하고, CA3, CA4 커맨드/어드레스 신호들을 로직 로우(L), 로직 로우(L)로 설정할 수 있다.
CA2, CA3 커맨드/어드레스 신호들의 오프셋 베이스 어드레스는, 제1 어드레스 저장부(230, 도 2)에 저장된 구 어드레스들(ADDR1OLD-ADDR4OLD) 중에서 선택된 구 어드레스를 말한다.
예를 들어, CA2, CA3 커맨드/어드레스 신호들이 로직 로우(L), 로직 로우(L)로 설정되면, 제1 어드레스 저장부(230)의 제1 인덱스 값(IDX0)의 제4 구 어드레스(ADDR4OLD)가 오프셋 베이스 어드레스가 된다. CA2, CA3 커맨드/어드레스 신호들이 로직 로우(L), 로직 하이(H)로 설정되면, 제1 어드레스 저장부(230)의 제2 인덱스 값(IDX1)의 제3 구 어드레스(ADDR3OLD)가 오프셋 베이스 어드레스가 된다. CA2, CA3 커맨드/어드레스 신호들이 로직 하이(H), 로직 로우(L)이면 제3 인덱스 값(IDX2)의 제2 구 어드레스(ADDR2OLD)가 오프셋 베이스 어드레스가 되고, 로직 하이(H), 로직 하이(H)이면 제4 인덱스 값(IDX3)의 제1 구 어드레스(ADDR1OLD)가 오프셋 베이스 어드레스가 된다.
액티브 오프셋 커맨드(ACTOFFSET)는, 클럭 신호(CK) 사이클의 하강 에지에서, CA0, CA1, CA2 커맨드/어드레스 신호들 각각을 BA0, BA1, BA2 뱅크 어드레스 신호로 설정하고, CA3 커맨드/어드레스 신호는 로직 하이(H)로 설정하여 액티브 오프셋 커맨드임을 나타내고, CA4, CA5 커맨드/어드레스 신호들은 오프셋 값을 나타내는 신호로 설정한다.
액티브 오프셋 커맨드(ACTOFFSET)는, 클럭 신호(CK) 사이클의 상승 에지에서의 CA0, CA1 커맨드/어드레스 신호들과 하강 에지에서의 CA3 커맨드/어드레스 신호를 커맨드 식별 신호로서 이용할 수 있다.
오프셋 값을 나타내는 CA4, CA5 커맨드/어드레스 신호들의 로직 레벨은 2 비트 값으로 변환되어 설명될 수 있을 것이다. 예를 들어, CA4, CA5 커맨드/어드레스 신호들이 로직 로우(L), 로직 로우(L)이면, 2 비트 값 2'b00으로 오프셋 값 0을 나타낼 수 있다. CA4, CA5 커맨드/어드레스 신호들이 로직 로우(L), 로직 하이(H)이면 2 비트 값 2'b01로 오프셋 값 +1을 나타내고, 로직 하이(H), 로직 로우(L)이면 2 비트 값 2'b10으로 오프셋 값 +2을 나타내고, 로직 하이(H), 로직 하이(H)이면 2 비트 값 2'b11로 오프셋 값 +3을 나타낼 수 있다.
예시적으로, 액티브 오프셋 커맨드(ACTOFFSET)에서 클럭 신호(CK) 사이클의 상승 에지에서의CA2, CA3 커맨드/어드레스 신호들이 로직 로우(L), 로직 로우(L)로 설정되고, 클럭 신호(CK) 사이클의 하강 에지에서의CA4, CA5 커맨드/어드레스 신호들이 로직 로우(L), 로직 로우(L)로 설정된다고 가정하자. 이 경우, 제1 인덱스 값(IDX0)의 제4 구 어드레스(ADDR4OLD)가 오프셋 베이스 어드레스가 되고 오프셋 값은 0으로 설정될 것이다. 이에 따라, 액티브 오프셋 커맨드(ACTOFFSET)가 억세스하려는 어드레스는 제4 구 어드레스(ADDR4OLD)와 동일한 어드레스일 수 있다.
도 5는 도 3의 액티브 커맨드와 도 4의 액티브 오프셋 커맨드의 타이밍도를 설명하는 도면이다.
도 5를 참조하면, 액티브 커맨드(ACT)는 클럭 신호(CK)의 TA1 시점에서 발행되는 제1 액티브 커맨드(ACT1)와 TA2 시점에서 발행되는 제2 액티브 커맨드(ACT2)로 구성되고, 클럭 신호(CK)의 2 클럭 사이클이 소요됨을 볼 수 있다. 액티브 오프셋 커맨드(ACTOFFSET)는 클럭 신호(CK)의 TA1 시점에서 발행되고 클럭 신호(CK)의 1 클럭 사이클이 소요됨을 볼 수 있다.
액티브 오프셋 커맨드(ACTOFFSET)는 액티브 커맨드(CMD)에 비하여 클럭 신호(CK)의 1 클럭 사이클을 줄일 수 있다. 이에 따라, 메모리 장치(120, 도 2)는 액티브 오프셋 커맨드(ACTOFFSET)를 수신할 때 온-다이 터미네이션부들(270-275, 도 2)이 턴온되는 시간을 줄여 소비 전력을 감소시킬 수 있다.
도 6은 도 2의 커맨드 발생부(250)에서 제공하는 독출 커맨드를 설명하는 도면이다.
도 6을 참조하면, 독출 커맨드(RD)는 커맨드/어드레스 신호(CA[0:5])에 의해 설정되고, 클럭 신호(CK)의2 클럭 사이클을 필요로 하는 제1 독출 커맨드(RD1)와 제2 카스 커맨드(CAS2)로 구성된다.
제1 독출 커맨드(RD1)는 커맨드/어드레스 신호(CA[0:5])를 독출 커맨드임을 나타내는 커맨드 식별 신호, 버스트 길이(BL)를 나타내는 신호, 뱅크 어드레스들을 나타내는 뱅크 어드레스 신호들(BA0-BA2), 칼럼 어드레스들(C2-C9)의 일부를 나타내는 어드레스 신호(C9), 그리고 오토 프리차아지를 나타내는 신호(AP)로 설정할 수 있다.
제1 독출 커맨드(RD1)는, 클럭 신호(CK)의 제1 클럭 사이클의 상승 에지에서, CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들을 로직 로우(L), 로직 하이(H), 로직 로우(L), 로직 로우(L), 로직 로우(L)로 설정하여 독출 커맨드임을 나타내고, CA5 커맨드/어드레스 신호를 버스트 길이(BL)를 나타내는 신호로 설정할 수 있다. 버스트 길이(BL)는 예컨대, BL=2, 4, 8, 16, 32 등으로 설정될 수 있다.
제1 독출 커맨드(RD1)는, 클럭 신호(CK)의 제1 클럭 사이클의 하강 에지에서, CA0, CA1, CA2 커맨드/어드레스 신호들 각각을 BA0, BA1, BA2 뱅크 어드레스 신호로 설정하고, CA4 커맨드/어드레스 신호를 C9 칼럼 어드레스 신호로 설정하고, CA5 커맨드/어드레스 신호를 오토 프리차아지 신호로 설정하고, CA3 커맨드/어드레스 신호를 사용하지 않을 수 있다(V표시).
제2 카스 커맨드(CAS2)는 커맨드/어드레스 신호(CA[0:5])를 카스 커맨드임을 나타내는 커맨드 식별 신호, 칼럼 어드레스들(C2-C9)의 나머지 일부를 나타내는 어드레스 신호들(C2-C8)로 설정할 수 있다.
제2 카스 커맨드(CAS2)는, 클럭 신호(CK)의 제2 클럭 사이클의 상승 에지에서, CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들을 로직 로우(L), 로직 하이(H), 로직 로우(L), 로직 로우(L), 로직 하이(H)로 설정하여 카스 커맨드임을 나타내고, CA5 커맨드/어드레스 신호를 C8 칼럼 어드레스 신호로 설정할 수 있다.
제2 카스 커맨드(CAS2)는, 클럭 신호(CK)의 제2 클럭 사이클의 하강 에지에서, CA0, CA1, CA2, CA3, CA4, CA5 커맨드/어드레스 신호들 각각을 C2, C3, C4, C5, C6, C7 칼럼 어드레스 신호로 설정할 수 있다.
도 7은 도 2의 커맨드 발생부(250)에서 제공하는 기입 커맨드를 설명하는 도면이다.
도 7을 참조하면, 기입 커맨드(WR)는 커맨드/어드레스 신호(CA[0:5])에 의해 설정되고, 클럭 신호(CK)의2 클럭 사이클을 필요로 하는 제1 기입 커맨드(WR1)와 제2 카스 커맨드(CAS2)로 구성된다.
제1 기입 커맨드(WR1)는 커맨드/어드레스 신호(CA[0:5])를 기입 커맨드임을 나타내는 커맨드 식별 신호, 버스트 길이(BL)를 나타내는 신호, 뱅크 어드레스들을 나타내는 뱅크 어드레스 신호들(BA0-BA2), 칼럼 어드레스들(C2-C9)의 일부를 나타내는 어드레스 신호(C9), 그리고 오토 프리차아지를 나타내는 신호(AP)로 설정할 수 있다.
제1 기입 커맨드(WR1)는, 클럭 신호(CK)의 제1 클럭 사이클의 상승 에지에서, CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들을 로직 로우(L), 로직 로우(L), 로직 하이(H), 로직 로우(L), 로직 로우(L)로 설정하여 기입 커맨드임을 나타내고, CA5 커맨드/어드레스 신호를 버스트 길이(BL)를 나타내는 신호로 설정할 수 있다. 버스트 길이(BL)는 예컨대, BL=2, 4, 8, 16, 32 등으로 설정될 수 있다.
제1 기입 커맨드(WR1)는, 클럭 신호(CK)의 제1 클럭 사이클의 하강 에지에서, CA0, CA1, CA2 커맨드/어드레스 신호들 각각을 BA0, BA1, BA2 뱅크 어드레스 신호로 설정하고, CA4 커맨드/어드레스 신호를 C9 칼럼 어드레스 신호로 설정하고, CA5 커맨드/어드레스 신호를 오토 프리차아지 신호로 설정하고, CA3 커맨드/어드레스 신호를 사용하지 않을 수 있다(V표시).
제2 카스 커맨드(CAS2)는 커맨드/어드레스 신호(CA[0:5])를 카스 커맨드임을 나타내는 커맨드 식별 신호, 칼럼 어드레스들(C2-C9)의 나머지 일부를 나타내는 어드레스 신호들(C2-C8)로 설정할 수 있다.
제2 카스 커맨드(CAS2)는, 클럭 신호(CK)의 제2 클럭 사이클의 상승 에지에서, CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들을 로직 로우(L), 로직 하이(H), 로직 로우(L), 로직 로우(L), 로직 하이(H)로 설정하여 카스 커맨드임을 나타내고, CA5 커맨드/어드레스 신호를 C8 칼럼 어드레스 신호로 설정할 수 있다.
제2 카스 커맨드(CAS2)는, 클럭 신호(CK)의 제2 클럭 사이클의 하강 에지에서, CA0, CA1, CA2, CA3, CA4, CA5 커맨드/어드레스 신호들 각각을 C2, C3, C4, C5, C6, C7 칼럼 어드레스 신호로 설정할 수 있다.
도 6 및 도 7에서, 독출 또는 기입 커맨드(RD, WR)는 클럭 신호(CK)의 2 클럭 사이클을 필요로 한다. 이에 대하여, 도 2의 오프셋 신호(OFFDET)에 따라 발생되는 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는 도 8에 도시된 바와 같이, 클럭 신호(CK)의 1 클럭 사이클만을 필요로 한다.
도 8은 도 2의 커맨드 발생부(250)에서 제공하는 독출 또는 기입 오프셋 커맨드를 설명하는 도면이다.
도 8을 참조하면, 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는 커맨드/어드레스 신호(CA[0:5])에 의해 설정되고, 클럭 신호(CK)의 1 클럭 사이클을 필요로 한다.
독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는, 커맨드/어드레스 신호(CA[0:5])를 독출 또는 기입 오프셋 커맨드임을 나타내는 커맨드 식별 신호, 버스트 길이(BL)를 나타내는 신호, 뱅크 어드레스들을 나타내는 뱅크 어드레스 신호들(BA0-BA2), 오프셋 값을 나타내는 신호, 그리고 오토 프리차아지 신호로 설정할 수 있다. 독출 및 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는 오토 프리차아지를 갖는 버스트 길이(BL)의 독출 명령 또는 기입 명령이다.
독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는, 클럭 신호(CK) 사이클의 상승 에지에서, CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들을 로직 로우(L), 로직 하이(H), 로직 로우(L), 로직 하이(H), 로직 로우(L)로 설정하여 독출 또는 기입 오프셋 커맨드임을 나타내고, CA5 커맨드/어드레스 신호를 버스트 길이(BL)를 나타내는 신호로 설정할 수 있다. 버스트 길이(BL)는 예컨대, BL=2, 4, 8, 16, 32 등으로 설정될 수 있다.
독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는, 클럭 신호(CK) 사이클의 하강 에지에서, CA0, CA1, CA2 커맨드/어드레스 신호들 각각을 BA0, BA1, BA2 뱅크 어드레스 신호로 설정하고, CA3 커맨드/어드레스 신호는 독출 또는 기입 오프셋 커맨드임을 나타내고, CA4 커맨드/어드레스 신호들은 오프셋 값을 나타내는 신호로 설정하고, CA5 커맨드/어드레스 신호를 오토 프리차아지 신호로 설정할 수 있다.
독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)는, 클럭 신호(CK) 사이클의 상승 에지에서의 CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들과 하강 에지에서의 CA3 커맨드/어드레스 신호를 커맨드 식별 신호로 이용할 수 있다. 예컨대, 클럭 신호(CK) 사이클의 상승 에지에서의 CA0, CA1, CA2, CA3, CA4 커맨드/어드레스 신호들이 로직 로우(L), 로직 하이(H), 로직 로우(L), 로직 하이(H), 로직 로우(L)로 설정되고, 클럭 신호(CK) 사이클의 하강 에지에서의 CA3 커맨드/어드레스 신호가 로직 로우(L)이면 독출 오프셋 커맨드(RDOFFSET)를 나타내고, 로직 하이(H)이면 기입 오프셋 커맨드(WROFFSET)를 나타낸다.
클럭 신호(CK) 사이클의 하강 에지에서의 CA4 커맨드/어드레스 신호들이 나타내는 오프셋 값은, 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET) 직전에 발생된 커맨드에 의해 억세스된 칼럼 어드레스와 당해 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)가 억세스하는 어드레스 사이의 차이값을 의미한다.
오프셋 값을 나타내는 CA4 커맨드/어드레스 신호들의 로직 레벨은 1 비트 값으로 변환되어 설명될 수 있을 것이다. 예를 들어, CA4 커맨드/어드레스 신호가 로직 로우(L)이면, 1 비트 값 1'b0으로 오프셋 값 +2를 나타낼 수 있다. CA4 커맨드/어드레스 신호가 로직 하이(H)이면 1 비트 값 1'b1로 오프셋 값 +1을 나타낼 수 있다.
예시적으로, 독출 오프셋 커맨드(RDOFFSET)에서 클럭 신호(CK) 사이클의 하강 에지에서의CA4 커맨드/어드레스 신호가 로직 로우(L)로 설정된다고 가정하자. 이 경우, 독출 오프셋 커맨드(RDOFFSET)가 억세스하는 어드레스는 직전에 억세스된 칼럼 어드레스에서 +2 한 어드레스일 수 있다. 기입 오프셋 커맨드(WROFFSET)에서 클럭 신호(CK) 사이클의 하강 에지에서의CA4 커맨드/어드레스 신호가 로직 하이(H)로 설정되면, 기입 오프셋 커맨드(WROFFSET)가 억세스하는 어드레스는 직전에 억세스된 칼럼 어드레스에서 +1 한 어드레스일 수 있다.
도 9는 도 6의 독출 커맨드와 도 8의 독출 오프셋 커맨드, 그리고 도 7의 기입 커맨드와 도 8의 기입 오프셋 커맨드 사이의 타이밍도를 설명하는 도면이다.
도 9를 참조하면, 독출 커맨드(RD)는 클럭 신호(CK)의 TR1 시점에서 발행되는 제1 독출 커맨드(RD1)와 TR2 시점에서 발행되는 제2 카스 커맨드(CAS2)로 구성되며, 클럭 신호(CK)의 2 클럭 사이클이 소요됨을 볼 수 있다. 이에 대해, 독출 오프셋 커맨드(RDOFFSET)는 클럭 신호(CK)의 TR1 시점에서 발행되고 클럭 신호(CK)의 1 클럭 사이클이 소요됨을 볼 수 있다.
기입 커맨드(WR)는 클럭 신호(CK)의 TW1 시점에서 발행되는 제1 기입 커맨드(WR1)와 TW2 시점에서 발행되는 제2 카스 커맨드(CAS2)로 구성되며, 클럭 신호(CK)의 2 클럭 사이클이 소요됨을 볼 수 있다. 이에 대해, 기입 오프셋 커맨드(WROFFSET)는 클럭 신호(CK)의 TW1 시점에서 발행되고 클럭 신호(CK)의 1 클럭 사이클이 소요됨을 볼 수 있다.
독출 오프셋 커맨드(RDOFFSET)와 기입 오프셋 커맨드(WROFFSET) 각각은 독출 커맨드(RD)와 기입 커맨드(WR)에 비하여 클럭 신호(CK)의 1 클럭 사이클을 줄일 수 있다. 이에 따라, 메모리 장치(120, 도 2)는 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)를 수신할 때 온-다이 터미네이션부들(270-275, 도 2)이 턴온되는 시간을 줄여 소비 전력을 감소시킬 수 있다.
도 10은 도 1의 메모리 장치를 설명하는 블락 다이어그램이다. 도 10의 메모리 장치(120)는 도 11의 액티브 오프셋 커맨드에 따른 억세스 로우 어드레스와 도 12의 독출 또는 기입 오프셋 커맨드에 따른 억세스 칼럼 어드레스와 연계하여 설명될 것이다.
도 10을 참조하면, 메모리 장치(120)는 클럭 수신부(1010), 커맨드/어드레스 수신부(1020), 제어 회로부(1030), 제2 어드레스 저장부(1040), 뱅크 콘트롤 로직부(1050), 로우 디코더(1060), 칼럼 디코더(1070) 그리고 메모리 셀 어레이(1080)를 포함한다.
클럭 수신부(1010)는 메모리 콘트롤러(110)로부터 클럭 신호 라인(11)을 통해 전송되는 클럭 신호(CK)를 수신하고 내부 클럭 신호(ICK)로 제공한다. 커맨드/어드레스 수신부(1020)는 메모리 콘트롤러(110)로부터 커맨드/어드레스 버스(12)를 통해 전송되는 커맨드(CMD) 또는 오프셋 커맨드(CMDOFFSET)를 수신한다.
제어 회로부(1030)는 내부 클럭 신호(ICK)에 응답하여 커맨드/어드레스 수신부(1020)로 수신된 커맨드(CMD) 또는 오프셋 커맨드(CMDOFFSET)에 따라 제어 신호(CNTL)와 내부 어드레스 신호(INT_ADDR)를 발생한다. 메모리 셀 어레이(1080)는 복수개의 메모리 셀들이 배열되는 다수개의 뱅크들(1080A-1080D)을 포함할 수 있다. 각각의 뱅크(1080A-1080D)는 해당하는 로우 디코더(1060A-1060D) 및 칼럼 디코더(1070A-1070D)와 연결될 수 있다.
제어 회로부(1030)는 도 3의 액티브 커맨드(ACT)를 수신하고, 액티브 커맨드(ACT)에 상응하는 제어 신호(CNTL)를 생성하고, 뱅크 어드레스 신호들(BA0-BA2)과 로우 어드레스 신호들(R0-R15)에 따라 내부 어드레스 신호(INT_ADDR)를 생성할 수 있다. 내부 어드레스 신호(INT_ADDR)로 제공된 뱅크 어드레스 신호들(BA0-BA2)은 뱅크 제어 로직부(1050)로 제공되고, 내부 어드레스 신호(INT_ADDR)로 제공된 로우 어드레스 신호들(R0-R15)은 로우 디코더(1060)로 제공될 수 있다.
뱅크 제어 로직부(1050)은 제어 신호(CNTL)에 응답하여 뱅크 어드레스 신호들(BA0-BA2)에 해당하는 로우 디코더(1060A-1060D)를 활성화시킬 수 있다. 활성화된 로우 디코더(1060A-1060D)는 제어 신호들(CNTL)에 응답하여 로우 어드레스 신호들(R0-R15)을 디코딩한다. 디코딩된 로우 어드레스 신호들(R0-R15)은 해당 뱅크(1080A-1080D)로 제공되고, 메모리 셀들과 연결된 복수의 워드라인들 중 선택된 워드라인을 구동할 수 있다. 선택된 워드라인에 연결된 메모리 셀들에 저장된 데이터는 센스 앰프 회로에 의해 감지 증폭될 수 있다.
제어 회로부(1030)는 도 6의 독출 커맨드(RD)를 수신하고, 독출 커맨드(RD)에 상응하는 제어 신호(CNTL)를 생성하고, 뱅크 어드레스 신호들(BA0-BA2)과 칼럼 어드레스 신호들(C2-C9)에 따라 내부 어드레스 신호(INT_ADDR)를 생성할 수 있다.
제어 회로부(1030)는 도 7의 기입 커맨드(WR)를 수신하고, 기입 커맨드(WR)에 상응하는 제어 신호(CNTL)를 생성하고, 뱅크 어드레스 신호들(BA0-BA2)과 칼럼 어드레스 신호들(C2-C9)에 따라 내부 어드레스 신호(INT_ADDR)를 생성할 수 있다.
독출 커맨드(RD) 또는 기입 커맨드(WR)에 따라 제공된 뱅크 어드레스 신호들(BA0-BA2)은 뱅크 제어 로직부(1050)로 제공되고, 칼럼 어드레스 신호들(C2-C9)은 칼럼 디코더(1060)로 제공될 수 있다.
뱅크 제어 로직부(1050)은 제어 신호(CNTL)에 응답하여 뱅크 어드레스 신호들(BA0-BA2)에 해당하는 칼럼 디코더(1070A-1070D)를 활성화시킬 수 있다. 활성화된 칼럼 디코더(1070A-1070D)는 제어 신호들(CNTL)에 응답하여 칼럼 어드레스 신호들(C2-C9)을 디코딩한다. 디코딩된 칼럼 어드레스 신호들(C2-C9)은 해당 뱅크(1080A-1080D)로 제공되고, 디코딩된 칼럼 어드레스에 따라 칼럼 게이팅을 수행하여 메모리 셀들과 연결된 비트라인들을 선택할 수 있다.
제어 회로부(1030)는 도 4의 액티브 오프셋 커맨드(ACTOFFSET)를 수신하고, 액티브 오프셋 커맨드(ACTOFFSET)에 상응하는 제어 신호(CNTL)를 생성하고, 뱅크 어드레스 신호들(BA0-BA2)에 따라 내부 어드레스 신호(INT_ADDR)를 생성할 수 있다. 액티브 오프셋 커맨드(ACTOFFSET)에 상응하는 제어 신호(CNTL)는, 액티브 커맨드(ACT)에 상응하는 제어 신호(CNTL)과 동일하게 작용할 것이다.
제어 회로부(1030)는 액티브 오프셋 커맨드(ACTOFFSET)에 설정된 오프셋 베이스 어드레스와 오프셋 값에 기초하여 액티브 오프셋 커맨드(ACTOFFSET)가 억세스하려는 어드레스를 내부 어드레스 신호(INT_ADDR)로 생성한다.
제2 어드레스 저장부(1040)는 당해 액티브 오프셋 커맨드(ACTOFFSET) 보다 이전에 메모리 장치(120)로 수신되었던 커맨드들(CMD)에 제공된 이전 어드레스들을 저장할 수 있다. 제2 어드레스 저장부(1040)는, 메모리 콘트롤러(110, 도 2)의 제1 어드레스 저장부(230)와 동일하게, 인덱스 값들(IDX0-IDX3)로 구분된 제1 내지 제4 구 어드레스들(ADDR1OLD-ADDR4OLD)을 저장할 수 있다.
제2 어드레스 저장부(1040)의 인덱스 값들(IDX0-IDX3)은 액티브 오프셋 커맨드(ACTOFFSET)에 설정된 오프셋 신호(OFFSET)의 베이스 어드레스(base address)를 가리킨다. 도 11에 도시된 바와 같이, 제1 인덱스 값(IDX0)의 제4 구 어드레스(ADDR4OLD)가 오프셋 베이스 어드레스이고, 제4 구 어드레스(ADDR4OLD)가 RA[15:0] 로우 어드레스 16'b0100000000000000 이라고 가정하자.
도 11을 참조하면, 액티브 오프셋 커맨드(ACTOFFSET)에 설정된 오프셋 값이 0 인 경우, 제어 회로부(1030)는 제4 구 어드레스(ADDR4OLD)와 동일한 RA[15:0] 로우 어드레스 16'b0100000000000000를 내부 어드레스 신호(INT_ADDR)로 생성할 수 있다. 액티브 오프셋 커맨드(ACTOFFSET)에 설정된 오프셋 값이 +1 인 경우, 제어 회로부(1030)는 가산부(1032)를 이용하여 제4 구 어드레스(ADDR4OLD)의 비트 값에서 +1 가산하여 RA[15:0] 로우 어드레스 16'b0100000000000001을 내부 어드레스 신호(INT_ADDR)로 생성할 수 있다. 액티브 오프셋 커맨드(ACTOFFSET)에 설정된 오프셋 값이 +2 인 경우, 제어 회로부(1030)는 가산부(1032)를 이용하여 제4 구 어드레스(ADDR4OLD)의 비트 값에서 +2 가산하여 RA[15:0] 로우 어드레스 16'b0100000000000010을 내부 어드레스 신호(INT_ADDR)로 생성할 수 있다. 액티브 오프셋 커맨드(ACTOFFSET)에 설정된 오프셋 값이 +3인 경우, 제어 회로부(1030)는 가산부(1032)를 이용하여 제4 구 어드레스(ADDR4OLD)의 비트 값에서 +3가산하여 RA[15:0] 로우 어드레스 16'b0100000000000011을 내부 어드레스 신호(INT_ADDR)로 생성할 수 있다.
제어 회로부(1030)에서 액티브 오프셋 커맨드(ACTOFFSET)에 따라 생성된 뱅크 어드레스 신호들과 로우 어드레스 신호들의 내부 어드레스 신호(INT_ADDR)는, 뱅크 제어 로직부(1050)와 로우 디코더(1060A-1060D)로 제공되어 해당 뱅크(1080A-1080D)의 복수의 워드라인들 중 선택된 워드라인을 구동할 것이다.
제어 회로부(1030)는 도 8의 독출 오프셋 커맨드(RDOFFSET)를 수신하고, 독출 오프셋 커맨드(RDOFFSET)에 상응하는 제어 신호(CNTL)를 생성하고, 뱅크 어드레스 신호들(BA0-BA2)에 따라 내부 어드레스 신호(INT_ADDR)를 생성할 수 있다. 독출 오프셋 커맨드(RDOFFSET)에 상응하는 제어 신호(CNTL)는, 독출 커맨드(RD)에 상응하는 제어 신호(CNTL)과 동일하게 작용할 것이다.
제어 회로부(1030)는 도 8의 기입 오프셋 커맨드(WROFFSET)를 수신하고, 기입 오프셋 커맨드(WROFFSET)에 상응하는 제어 신호(CNTL)를 생성하고, 뱅크 어드레스 신호들(BA0-BA2)에 따라 내부 어드레스 신호(INT_ADDR)를 생성할 수 있다. 기입 오프셋 커맨드(WROFFSET)에 상응하는 제어 신호(CNTL)는, 기입 커맨드(WR)에 상응하는 제어 신호(CNTL)과 동일하게 작용할 것이다.
제어 회로부(1030)는 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)에 설정된 오프셋 값에 기초하여 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)가 억세스하는 어드레스를 내부 어드레스 신호(INT_ADDR)로 생성한다.
도 12에 도시된 바와 같이, 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET) 직전에 발생된 커맨드에 의해 억세스된 이전 칼럼 어드레스가 CA[9:2] 칼럼 어드레스 8'b10000000이라고 가정하자.
도 12를 참조하면, 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)에 설정된 오프셋 값이 +1 인 경우, 제어 회로부(1030)는 이전 칼럼 어드레스의 비트 값 8'b10000000 에 +1 가산하여 CA[9:2] 칼럼 어드레스 8'b10000001을 내부 어드레스 신호(INT_ADDR)로 생성할 수 있다. 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)에 설정된 오프셋 값이 +2 인 경우, 제어 회로부(1030)는 이전 칼럼 어드레스의 비트 값 8'b10000000 에 +2 가산하여 CA[9:2] 칼럼 어드레스 8'b10000010을 내부 어드레스 신호(INT_ADDR)로 생성할 수 있다.
제어 회로부(1030)에서 독출 또는 기입 오프셋 커맨드(RDOFFSET, WROFFSET)에 따라 생성된 뱅크 어드레스 신호들과 칼럼 어드레스 신호들의 내부 어드레스 신호(INT_ADDR)는, 뱅크 제어 로직부(1050)와 칼럼 디코더(1070A-1070D)로 제공되어 해당 뱅크(1080A-1080D)에 칼럼 게이팅을 수행하여 메모리 셀들과 연결된 비트라인들을 선택할 것이다.
상술한 바와 같이, 메모리 장치(120)는 클럭 신호(CK)의 1 사이클 동안 커맨드/어드레스 신호들(CA)을 통해 억세스하려는 어드레스 신호가 포함되지 않은 오프셋 커맨드(CMDOFFSET)를 수신할 수 있다. 메모리 장치(120)는 오프셋 커맨드(CMDOFFSET)의 커맨드/어드레스 신호들(CA) 중 일부에 설정된 오프셋 신호에 기초하여 오프셋 커맨드(CMDOFFSET)가 억세스하려는 어드레스 신호를 발생할 수 있다. 메모리 장치(120)는 액티브 오프셋 커맨드에 따라 억세스 어드레스 신호의 로우 어드레스를 발생하고, 독출 또는 기입 오프셋 커맨드에 따라 억세스 어드레스 신호의 칼럼 어드레스를 발생할 수 있다.
도 13는 본 발명의 실시예들에 따른 오프셋 커맨드를 지원하는 메모리 시스템을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 13을 참조하면, 컴퓨터 시스템(1300)은 프로세서(1310), 입출력 허브(1320), 입출력 컨트롤러 허브(1330), 메모리 장치(1340) 및 그래픽 카드(1350)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1300)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1310)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 실시예에 따라, 프로세서(1310)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1310)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 13에는 하나의 프로세서(1310)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1310)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1310)는 메모리 장치(1340)의 동작을 제어하는 메모리 콘트롤러(1311)를 포함할 수 있다. 프로세서(1310)에 포함된 메모리 콘트롤러(1311)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(1311)는 입출력 허브(1320) 내에 위치할 수 있다. 메모리 콘트롤러(1311)를 포함하는 입출력 허브(1320)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다. 다른 실시예에 따라, 메모리 콘트롤러(1311)는 프로세서(1310) 또는 입출력 허브(1320)와는 별개의 디바이스로 구현될 수 있다.
메모리 콘트롤러(1311)와 메모리 장치(1340)는 메모리 시스템을 구성할 수 있다. 메모리 콘트롤러(1311)는 메모리 장치(1340)로 전송하는 클럭 신호(CK)의 1 사이클 동안 억세스하려는 어드레스 신호를 포함하지 않고 상기 억세스하려는 어드레스 신호를 암시하는 오프셋 신호를 포함하는 오프셋 커맨드(CMDOFFSET)를 메모리 장치(1340)로 전송할 수 있다. 메모리 장치(1340)는 클럭 신호(CK)의 1 사이클 동안 커맨드/어드레스 신호들(CA)을 통해 억세스하려는 어드레스 신호가 포함되지 않은 오프셋 커맨드(CMDOFFSET)를 수신할 수 있다. 메모리 장치(1340)는 오프셋 커맨드(CMDOFFSET)에 설정된 오프셋 신호에 기초하여 오프셋 커맨드(CMDOFFSET)가 억세스하려는 어드레스 신호를 발생할 수 있다. 메모리 장치(1340)는 액티브 오프셋 커맨드에 따라 억세스 어드레스 신호의 로우 어드레스를 발생하고, 독출 또는 기입 오프셋 커맨드에 따라 억세스 어드레스 신호의 칼럼 어드레스를 발생할 수 있다.
입출력 허브(1320)는 그래픽 카드(1350)와 같은 장치들과 프로세서(1310) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1320)는 다양한 방식의 인터페이스를 통하여 프로세서(1310)에 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 프로세서(1310)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 13에는 하나의 입출력 허브(1320)를 포함하는 컴퓨팅 시스템(1300)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1300)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1320)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1320)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1350)는 AGP 또는 PCIe를 통하여 입출력 허브(1320)와 연결될 수 있다. 그래픽 카드(1350)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1350)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1320)는, 입출력 허브(1320)의 외부에 위치한 그래픽 카드(1350)와 함께, 또는 그래픽 카드(1350) 대신에 입출력 허브(1320)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1320)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1320)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1330)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1330)는 내부 버스를 통하여 입출력 허브(1320)와 연결될 수 있다. 예를 들어, 입출력 허브(1320)와 입출력 컨트롤러 허브(1330)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1330)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1330)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1310), 입출력 허브(1320) 또는 입출력 컨트롤러 허브(1330) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 오프셋 커맨드를 수신하는 메모리 장치에 있어서,
    외부에서 전송되는 클럭 신호를 수신하는 클럭 수신부; 및
    상기 클럭 신호에 응답하여 억세스 어드레스 신호가 포함되지 않은 상기 오프셋 커맨드를 상기 외부로부터 수신하고, 상기 오프셋 커맨드에 설정된 오프셋 신호에 기초하여 상기 억세스 어드레스 신호를 발생하는 제어 회로부를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 장치는 상기 클럭 신호의 1 사이클 동안 상기 오프셋 커맨드를 수신하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 메모리 장치는 상기 오프셋 커맨드 보다 이전에 수신되었던 커맨드에 제공된 이전 어드레스 신호와 상기 오프셋 커맨드의 상기 억세스 어드레스 신호 사이의 차이 값이 상기 오프셋 신호로 수신되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 메모리 장치는,
    상기 이전 어드레스 신호를 다수개 저장하고, 저장된 다수개의 이전 어드레스 신호들을 인덱스 값으로 구분하는 어드레스 저장부를 더 포함하고,
    상기 오프셋 커맨드에는 상기 인덱스 값이 포함되고, 상기 인덱스 값에 대응되는 상기 어드레스 저장부의 상기 이전 어드레스 신호가 오프셋 베이스 어드레스로 설정되는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 오프셋 커맨드는 상기 오프셋 커맨드를 나타내는 커맨드/어드레스 신호들의 일부에 액티브 오프셋 커맨드를 나타내는 커맨드 식별 신호, 상기 오프셋 베이스 어드레스, 그리고 상기 오프셋 신호가 설정되는 액티브 오프셋 커맨드인 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 회로부는 상기 액티브 오프셋 커맨드에 따라 상기 억세스 어드레스 신호의 로우 어드레스를 발생하는 것을 특징으로 하는 메모리 장치.
  7. 제3항에 있어서,
    상기 오프셋 커맨드는 상기 오프셋 커맨드를 나타내는 커맨드/어드레스 신호들의 일부에 독출 또는 기입 오프셋 커맨드를 나타내는 커맨드 식별 신호 그리고 상기 오프셋 신호가 설정되는 독출 또는 기입 오프셋 커맨드인 것을 특징으로 하는 메모리
  8. 제7항에 있어서,
    상기 제어 회로부는 상기 독출 또는 기입 오프셋 커맨드에 따라 상기 억세스 어드레스 신호의 칼럼 어드레스를 발생하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서, 상기 메모리 장치는,
    상기 오프셋 커맨드를 나타내는 커맨드/어드레스 신호들이 실리는 신호 라인들에 연결되는 온-다이 터미네이션부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  10. 오프셋 커맨드를 발행하는 메모리 콘트롤러에 있어서,
    클럭 신호를 외부로 전송하는 클럭 송신부; 및
    상기 클럭 신호의 1 사이클 동안 상기 오프셋 커맨드를 상기 외부로 발행하고, 상기 오프셋 커맨드에는 억세스하려는 어드레스 신호가 포함되지 않고 상기 억세스하려는 어드레스 신호를 암시하는 오프셋 신호가 포함되도록 하는 커맨드 발생부를 포함하는 메모리 콘트롤러.
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