KR101204645B1

KR101204645B1 - 프리차지 관리의 미세한 세분화를 통한 메모리 처리량 증가

Info

Publication number: KR101204645B1
Application number: KR1020107020980A
Authority: KR
Inventors: 쿨지트 에스. 배인스; 존 비. 할버트
Original assignee: 인텔 코오퍼레이션
Priority date: 2008-06-30
Filing date: 2009-06-25
Publication date: 2012-11-23
Also published as: TWI418987B; US8130576B2; US20090327660A1; CN101981548A; US8385146B2; TW201007461A; CN101981548B; KR20100122497A; WO2010002685A2; US20120314521A1; WO2010002685A3

Abstract

메모리 장치들에서 처리량을 향상시키기 위한 방법들 및 장치가 기술된다. 하나의 실시예에서, 메모리 처리량은 프리차지 관리의 미세한 세분화를 통해 증가된다. 실시예에서, 세 개의 개별 프리차지 타이밍이, 예를 들어, 메모리 뱅크당, 메모리 뱅크 그룹당, 및/또는 메모리 장치당 최적화되어 사용될 수 있다. 다른 실시예들이 또한 개시되고 청구된다.

Description

프리차지 관리의 미세한 세분화를 통한 메모리 처리량 증가{MEMORY THROUGHPUT INCREASE VIA FINE GRANULARITY OF PRECHARGE MANAGEMENT}

본 명세서는 일반적으로 전자공학 분야에 관련된다. 특히, 본 발명의 실시예는 프리차지 관리의 미세한 세분화(fine granularity)를 통한 메모리 처리량(memory throughput)의 증가에 관련된다.

컴퓨터 시스템은 일반적으로 정보를 저장하기 위해 메모리 장치에 의존한다. 이러한 메모리 장치는 두 가지 일반적인 유형들로 구분될 수 있다. 첫째, 저장된 정보의 정확성을 유지하기 위해 전력을 필요로 하는 휘발성 메모리 장치. 둘째, 전력이 끊긴 이후에도 저장된 정보를 유지하는 비휘발성 메모리 장치.

일반적인 유형의 휘발성 메모리 장치 중의 하나는 동적 임의 액세스 메모리(DRAM)이다. DRAM 장치는 일반적으로 (하드 디스크와 같은) 기계적인 저장 장치에 비해 특히 향상된 성능을 제공하는 반면에, 정적 임의 액세스 메모리(SRAM) 장치에 비해 적은 비용을 제공한다.

DRAM들은 일반적으로 집적 회로 내의 별개의 캐패시터에 각 비트의 데이터를 저장한다. 캐패시터는 전하를 누전하기 때문에, 캐패시터 전하가 주기적으로 리프레쉬되지 않으면 정보는 결국 사라진다. 이러한 리프레쉬 요구조건과 그 밖의 디자인 고려사항 때문에, DRAM 디자이너들은 정확성을 유지하기 위해 DRAM 내의 동작에 대해 다양한 시간 제한들을 부여한다. 그러한 제한 중의 하나는 프리차지 요구조건이다. 특히, DRAM 내의 (비트 라인(BL)으로도 불리는) 상이한 행에 대한 액세스가 요구되었을 때, 현재 행은 "프리차지" 명령을 발행함으로써 먼저 비활성화되어야 한다. 프리차지 명령은 센스 증폭기(sense amplifier)를 끄고 비트 라인이 하이 및 로우 로직 레벨들 사이의 중간인 매칭 전압(matching voltage)으로 프리차지되도록 한다. (tRP로도 불리는) 소정의 행 프리차지 시간 지연 이후, 다음 행이 액세스되도록 활성화하기 위해 "활성화(activate)" 명령이 발행될 수 있다.

하지만, 현재 DRAM은 프리차지 명령이 발행된 후 DRAM 내의 다른 뱅크들에 동시에 액세스할 수 없다. 특히, 단일 타이밍 값이 전체 DRAM 장치의 프리차지 동작을 위해 사용된다. 그리고, DRAM 장치 내의 메모리 행을 열기 위한 "활성화" 명령은 임의의 프리차지 명령으로부터 tRP 만큼의 지연 후에만 발행될 수 있다.

발명의 상세한 설명은 명세서에 수반되는 도면들을 참조하여 제공된다. 도면에서, 참조 번호의 가장 왼쪽의 숫자는 참조 번호가 가장 먼저 나타나는 도면을 식별한다. 다른 도면들에서의 동일한 참조 번호들의 사용은 유사하거나 동일한 항목들을 지시한다.
도 1은 본 명세서에서 논의될 다양한 실시예들을 구현하는 데 사용될 수 있는 컴퓨팅 시스템의 실시예들의 블록 다이어그램을 도시하는 도면.
도 2는 다양한 실시예들을 구현하는데 사용될 수 있는 DRAM의 블록 다이어그램을 도시하는 도면.
도 3은 일부 실시예들에 따른 DRAM 액세스 파형을 도시하는 도면.
도 4는 본 발명의 실시예에 따른 방법의 흐름도를 도시하는 도면.
도 5는 본 명세서에서 논의될 다양한 실시예들을 구현하는 데 사용될 수 있는 컴퓨팅 시스템의 실시예들의 블록 다이어그램을 도시하는 도면.
도 6은 본 명세서에서 논의될 다양한 실시예들을 구현하는 데 사용될 수 있는 컴퓨팅 시스템의 실시예들의 블록 다이어그램을 도시하는 도면.

이하의 설명에서, 다양한 실시예들의 완전한 이해를 위해 많은 특정한 세부 사항들이 개시된다. 하지만, 일부 실시예들은 특정한 세부 사항들 없이도 구현될 수 있다. 다른 경우들에 있어서, 이미 알려진 방법, 절차, 구성 요소, 및 회로들은 특정 실시예들을 모호하게 하지 않기 위해 상세하게 설명되지 않았다.

일부 실시예들에서, 메모리 처리량은 프리차지 관리의 미세한 세분화(fine granularity)를 통해서 증가된다. 실시예에서, 세 개의 개별 프리차지 타이밍들이, 예를 들어 메모리 뱅크당, 메모리 뱅크 그룹당, 및/또는 메모리 장치당 최적화되어 사용될 수 있다. 다른 레벨들의 세분화(예를 들어, 뱅크 메모리 셀 유형당, 뱅크 상태당 등)도 또한 사용될 수 있다. 일부 실시예들은 도 1 내지 6을 참조하여 설명된 메모리 장치와 같은, 메모리 장치에서 사용될 수 있다.

특히, 도 1은 본 발명의 실시예에 따른 컴퓨팅 시스템(100)의 블록 다이어그램을 도시한다. 시스템(100)은 (일반적으로 본 명세서에서 "프로세서들(102)" 또는 "프로세서(102)"로 불리는) 하나 또는 그 이상의 프로세서들(102-1 내지 102-N)을 포함할 수 있다. 프로세서들(102)은 상호접속부(interconnection) 또는 버스(104)를 통해 통신할 수 있다. 각 프로세서는 다양한 구성 요소들을 포함하는데, 그 일부는 명확성을 위해 프로세서(102-1)를 참조하여서만 설명된다. 따라서, 나머지 프로세서들(102-2 내지 102-N)의 각각은 프로세서(102-1)를 참조하여 설명되는 동일한 또는 유사한 구성요소들을 포함할 수 있다.

실시예에서, 프로세서(102-1)는 (본 명세서에서 "코어들(106)" 또는 보다 일반적으로 "코어(106)"로 불리는) 하나 또는 그 이상의 프로세서 코어들(106-1 내지 106-M), (다양한 실시예들에서 공유 캐쉬(shared cache) 또는 전용 캐쉬(private cache)일 수 있는) 캐쉬(108), 및/또는 라우터(110)를 포함할 수 있다. 프로세서 코어들(106)은 단일 집적 회로(IC) 칩 상에 구현될 수 있다. 또한, 칩은 (캐쉬(108)와 같은) 하나 또는 그 이상의 공유 및/또는 전용 캐쉬, (버스 또는 상호접속부(112)와 같은) 버스 또는 상호접속부, (도 5 및 6을 참조하여 설명되는 것과 같은) 메모리 제어기, 또는 기타 구성요소들을 포함할 수 있다.

하나의 실시예에서, 라우터(110)는 프로세서(102-1) 및/또는 시스템(100)의 다양한 구성요소들 사이에서 통신하도록 사용될 수 있다. 또한, 프로세서(102-1)는 한 개보다 많은 라우터(110)를 포함할 수 있다. 또한, 다수의 라우터들(110)은 프로세서(102-1) 내부 또는 외부의 다양한 구성요소들 사이의 데이터 라우팅(routing)이 가능하도록 통신할 수 있다.

캐쉬(108)는 코어들(106)과 같은, 프로세서(102-1)의 하나 또는 그 이상의 구성요소들에 의해 사용되는 (예를 들어, 명령어들을 포함하는) 데이터를 저장할 수 있다. 예를 들어, 캐쉬(108)는 프로세서(102)의 구성요소들에 의한 빠른 액세스를 위해 메모리(114)에 저장된 데이터를 국부적으로(locally) 캐쉬할 수 있다. 도 1을 참조하면, 메모리(114)는 상호접속부(104)를 통해 프로세서들(102)과 통신할 수 있다. 실시예에서, (공유될 수 있는) 캐쉬(108)는 다양한 레벨들을 가질 수 있어서, 예를 들어, 캐쉬(108)는 중간-레벨(mid-level) 캐쉬 및/또는 마지막-레벨(last-level) 캐쉬(LLC)일 수 있다. 또한, 코어들(106)의 각각은 (일반적으로 본 명세서에서 "L1 캐쉬(116)"로 불리는) 레벨 1(L1) 캐쉬(116-1)를 포함할 수 있다. 프로세서(102-1)의 다양한 구성요소들은 버스(예를 들어, 버스(112)), 및/또는 메모리 제어기 또는 허브를 통해, 캐쉬(108)와 직접 통신할 수 있다.

도 1을 참조하면, 메모리(114)는 메모리 제어기(120)를 통해 시스템(100)의 다른 구성요소들과 결합될(coupled) 수 있다. 메모리 제어기(120)가 상호접속부(102) 및 메모리(114) 사이에 결합되는 것으로 도시되지만, 메모리 제어기(120)는 시스템(100)의 다른 곳에 위치할 수도 있다. 예를 들어, 메모리 제어기(120)는 일부 실시예들에서 프로세서들(102)의 하나의 내부에 제공될 수 있다. 또한, 일부 실시예들에서, 시스템(100)은, 예를 들어, 도 4를 참조하여 본 명세서에서 더 설명될 전력 관리 고려사항들에 기반하여, 프리차지 명령이 복수 개의 프리차지 명령들로 분리될 수 있는지 결정하는 로직(예를 들어, 프리차지 분리 로직(125) 또는 코어들(106)과 같은 그 밖의 로직)을 포함할 수 있다.

도 2는 다양한 실시예들을 구현하기 위해 사용될 수 있는 DRAM(200)의 블록 다이어그램을 도시한다. 실시예에서, 도 1의 메모리(114)는 DRAM(200)을 포함할 수 있다. DRAM(200)은 복수 개의 메모리 뱅크들(예를 들어, 16개의 뱅크들이 도시됨)을 포함할 수 있다. 메모리 뱅크는 일부 실시예들에서 다른 유형의 메모리 셀을 가질 수 있다(예를 들어, 하나의 유형이 다른 것들보다 빠를 수 있고 또는 다른 메모리 셀 유형들과 비교하여 많거나 적은 전력을 소모할 수 있음). 또한, 예를 들어, 그래픽 DRAM, 고속 DRAM, 저전력 DRAM 등을 포함하는 다양한 유형들의 DRAM이 도 2에 도시된 메모리 뱅크를 위해 사용될 수 있다. 또한, 각 뱅크는 (예를 들어, 사용하지 않을 때 슬립 모드에서 전력을 보존하기 위해서) 서로 다른 상태, 예를 들어, 활성(active) 또는 비활성(inactive) 상태를 가질 수 있다.

도 2를 참조하면, 메모리 뱅크는 뱅크 그룹(예를 들어, 네 개의 뱅크 그룹들이 도시됨)으로 그룹화될 수 있다. 도 2에 도시된 실시예에서, 각각의 뱅크 그룹은 네 개의 뱅크들(예를 들어, 뱅크들 0-3, 4-7, 8-11, 및 12-15)을 포함한다. DRAM의 코어 내에 모든 뱅크 그룹들로 라우팅되는 단일의 공유 읽기 및 쓰기 버스(202)가 있을 수 있다. 버스(202)는 데이터 및 (도 1 및 3 내지 6을 참조하여 설명되는 DRAM(200)의 다양한 뱅크에 대한 프리차지 명령과 같은) 명령을 통신할 수 있다. 도 2를 참조하면, 각 메모리 뱅크는 (예를 들어, 읽고 쓰는 데이터를 위한) 데이터 경로(data path), (예를 들어, 도시된 워드 라인(WL) A와 같은 행들에 대응하는 행 관련 명령을 버퍼링하고 디코드하는) 행 래치 및 디코드 로직(row latch and decode logic), (예를 들어, 저장된 전하들이 평형이 되게 하는 비트 라인들 사이에 교차 연결된 인버터들 쌍을 각각 포함하는) 센스 증폭기, 및 (예를 들어, 열 관련 명령을 디코드하기 위한) 열 디코드 로직(column decode logic)을 포함할 수 있다.

도 3은 일부 실시예들에 따른 DRAM 액세스 파형(300)을 도시한다. 특히, 도 3은 언제 WL 및 센스 증폭기(SA)가 외부 버스(예를 들어, 도 2의 버스(202)) 상의 명령과 관련하여 인에이블되거나 디스에이블되는지를 도시한다. 이 경우, "1"이 BL0로부터 읽혀진다. BL0#은 SA에 대한 기준 입력으로서 사용될 수 있다. SA들은 프리차지 명령(303)(및 DRAM 장치의 코어에 다시 써지는 내용들)의 결과로 디스에이블된다. 프리차지 명령(303)과 관련된 세부사항들은 도 4를 참조하여 여기서 설명될 것이다. 비트 라인들은 1/2 Vcc 레벨로 회복된다. 메모리 제어기는 tRP(행 프리차지 시간 지연을 나타내는) 만큼 기다려야 한다. tRP는 일반적으로 다음 행이 액세스되도록 활성화시키는 "활성화" 명령이 발행되기 전에 요구되는 시간 지연(예를 들어, 소정의 경우 클럭 사이클 수로 표현됨)을 나타낸다. 또한, 도 3에서, tRCD는 주어진 메모리 블록의 행 및 열의 정의에서 실제 그 장소로의 읽기 또는 쓰기 작업 사이에 경과되는 시간(또는 클럭 사이클 수)을 나타낸다.

도 4는 본 발명의 실시예에 따른 메모리 장치의 부분으로 프리차지 명령(들)을 발행하는 방법(400)의 실시예의 흐름도를 도시한다. 실시예에서, 도 1 내지 3 및 5 내지 6을 참조하여 설명된 다양한 구성요소들이 도 4를 참조하여 설명될 하나 또는 그 이상의 작업들을 수행하는 데 사용될 수 있다. 예를 들어, 방법(400)은 도 2의 DRAM 또는 도 1의 메모리(114)와 같은 메모리 장치로 하나 또는 그 이상의 프리차지 명령을 발행하기 위해 사용될 수 있다.

도 1 내지 4를 참조하면, 작업(402)에서, (예를 들어, 프로세서들(예를 들어, 102, 502, 또는 602) 또는 네트워크/통신 장치들(530 또는 646)과 같은, 도 1, 5, 또는 6의 구성요소들 중 하나로부터) 메모리 액세스 요구가 수신되었는지를 (예를 들어, 본 명세서에서 논의되는 메모리 제어기에 의해) 결정할 수 있다.

선택적인(optional) 작업(404)에서, 수신된 메모리 액세스 요구를 서비스하기 위해 어떤 유형 또는 얼마나 많은 프리차지 명령들이 발행될지를 결정할 수 있다. 예를 들어, 실시예에서, (예를 들어, 프리차지 분리 로직(125) 또는 코어들(106)과 같은 기타 로직과 같은) 로직은 수신된 메모리 액세스 요구를 서비스하기 위해 한 개보다 많은 프리차지 명령이 발행되어야 할지를 결정할 수 있다. 예를 들어, 작업(404)은 전력 관리 고려사항들(예를 들어, 주어진 전원에 대해 동시에 얼마나 많은 메모리 뱅크들이 프리차지될 수 있는지)에 기반하여 프리차지 명령의 수를 결정할 수 있다. 실시예에서, 시스템에 전력을 공급하기 위해 이동(mobile) 컴퓨팅 장치에서 배터리 팩을 사용할 때, 작업(404)은 전력 소모 레벨 임계치가 초과되지 않도록 시간차를 둔 한 개보다 많은 프리차지 명령을 생성할 수 있다.

일부 실시예들에서, DRAM 장치의 처리량을 증가시키기 위해 세 개의 개별 프리차지 타이밍들이 이용될 수 있다:

(1) 주어진 뱅크에 대한 프리차지 타이밍이 tRP로 정의되고 대응하는 프리차지 명령이 P로 정의된다. 따라서, P 명령은 특정 뱅크를 프리차지한다.

(2) 주어진 뱅크 그룹에 대한 프리차지 타이밍이 tRP_g로 정의되고 대응하는 프리차지 명령이 Pg로 정의된다. 따라서, Pg 명령은 특정한 뱅크 그룹을 프리차지한다.

(3) 모든 뱅크들에 대한 프리차지 타이밍이 tRP_a로 정의되고 대응하는 프리차지 명령은 Pa로 정의된다.

일부 실시예들에서, tRP_g 타이밍 파라미터는 tRP보다 더 큰 타이밍 값을 가질 것으로 예상된다. 유사하게 tRP_a는 tRP_g보다 클 것으로 예상된다. 어떤 구현 방식에서 DRAM은 순간적인 전류 사용(또는 전력 소모)을 줄이기 위해 프리차지 작업에 시차를 둘 수 있다. 또한, 일부 구현 방식들은 프리차지를 모든 뱅크들에 동시에 발행해야 하는 제한을 가질 수 있으며, 따라서 tRP_a가 더 큰 값을 갖도록 할 수 있다.

또한, P 명령이 특정 뱅크로 발행되면, 활성화 명령이 tRP 기간이 종료되도록 기다리지 않고 동일한 뱅크 그룹의 뱅크들을 포함하는 DRAM의 다른 뱅크로 발행될 수 있다. 읽기 또는 쓰기 명령은 페이지가 이미 열려있으면 tRP 기간 도중에도 또한 발행될 수 있다. 또한, 만약 Pg 명령이 특정 뱅크 그룹으로 발행되면, 활성화 명령이 tRP_g 기간이 종료되도록 기다리지 않고 상이한 뱅크 그룹들의 임의의 뱅크로 발행될 수 있다. 일부 실시예들에서, 세가지 서로 다른 프리차지 옵션들을 제공함으로써, 메모리 제어기는 DRAM 자원들을 관리하는 데 보다 유연성을 가질 수 있다. 뱅크 그룹당 리프레쉬가 메모리 장치에 구현되면, 예를 들어 메모리 장치의 부분에 대한 리프레쉬 명령이 다른 부분(들)에 대한 프리차지로서 동시에 수행될 수 있기 때문에, 이것은 또한 리프레쉬를 관리하는데 있어 보다 유연한 접근방법을 가능하게 한다. 또한, 리프레쉬 옵션은 "활성화" 및 "프리차지" 명령 또는 작업의 발행을 수반할 수 있다. 만약 리프레쉬 타이밍이 최적화되면, 뱅크(또는 뱅크 그룹) 당 구현된 리프레쉬는 타이밍 및 동시성(concurrency)에 있어 유사한 향상을 보일 수 있다.

도 1 내지 4를 참조하면, 작업(406)에서, (도 2의 DRAM(200)의 하나 또는 그 이상의 뱅크들과 같은) 메모리 장치의 제1 부분으로 제1 프리차지 명령이 (예를 들어, 여기서 설명될 메모리 제어기에 의해) 발행될 수 있다. 선택적인 작업(408)에서, (도 2의 DRAM(200)의 하나 또는 그 이상의 나머지 뱅크들과 같은) 메모리 장치의 제2 부분으로 (예를 들어 여기서 설명될 메모리 제어기에 의해) 제2 프리차지 명령이 발행될 수 있다.

작업(410)에서, 예를 들어, 제1 행 프리차지 시간 지연 후에 메모리 장치의 제1 부분으로 (본 명세서에서 논의되는 메모리 제어기에 의해) 활성화 명령이 발행될 수 있다. 실시예에서, 다른 유형의 프리차지 타이밍과 관련하여 상기에서 설명된 제1 시간 지연과는 상이한 제2 행 프리차지 시간 지연 후에 작업(410)은 또한 메모리 장치의 제2 부분으로 활성화 명령을 발행할 수 있다.

도 5는 본 발명의 실시예에 따른 컴퓨터 시스템(500)의 블록 다이어그램을 도시한다. 컴퓨팅 시스템(500)은 상호접속 네트워크(interconnection network)(또는 버스)(504)에 의해 통신하는 하나 또는 그 이상의 중앙 처리 장치(들)(CPUs)(502) 또는 프로세서를 포함할 수 있다. 프로세서(502)는 범용(general purpose) 프로세서, (컴퓨터 네트워크(503)을 통해 통신되는 데이터를 처리하는) 네트워크 프로세서, 또는 (축약 명령 세트형 컴퓨터(RISC) 프로세서 또는 복합 명령 세트형 컴퓨터(CISC) 프로세서를 포함하는) 기타 유형의 프로세서를 포함할 수 있다. 또한, 프로세서(502)는 단일 또는 다수의 코어 디자인을 가질 수 있다. 다수의 코어 디자인을 가지는 프로세서(502)는 동일한 집적 회로(IC) 다이(die) 상에 다른 유형들의 프로세서 코어들을 집적할 수 있다. 또한, 다수의 코어 디자인을 가지는 프로세서(502)는 대칭형(symmetrical) 또는 비대칭형(asymmetrical) 마이크로프로세서로서 구현될 수 있다.

실시예에서, 하나 또는 그 이상의 프로세서들(502)은 도 1의 프로세서들(102)과 동일하거나 유사할 수 있다. 예를 들어, 하나 또는 그 이상의 프로세서들(502)은 하나 또는 그 이상의 코어들(106) 및/또는 캐쉬(108)를 포함할 수 있다. 또한, 도 1 내지 5를 참조하여 설명된 작업들은 시스템(500)의 하나 또는 그 이상의 구성요소들에 의해 실행될 수 있다.

칩셋(506)은 또한 상호접속 네트워크(504)와 통신할 수 있다. 칩셋(506)은 그래픽 및 메모리 제어 허브(GMCH)(508)를 포함할 수 있다. GMCH(508)는 메모리(114)와 통신하는 메모리 제어기(510)(실시예의 도 1의 메모리 제어기(120)와 동일하게나 유사할 수 있는)를 포함할 수 있다. 메모리(114)는 CPU(502) 또는 컴퓨터 시스템(500) 상에 포함되는 다른 장치에 의해 수행되는 명령어 시퀀스를 포함하는 데이터를 저장할 수 있다. 본 발명의 실시예에서, 메모리(114)는 임의 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM), 또는 다른 유형의 저장 장치들과 같은 하나 또는 그 이상의 휘발성 저장(또는 메모리) 장치들을 포함할 수 있다. 하드 디스크와 같은 비휘발성 메모리도 사용될 수 있다. 부가적인 장치들은 다수의 CPU들 및/또는 다수의 시스템 메모리들과 같은 상호접속 네트워크(504)를 통해 통신할 수 있다.

GMCH(508)는 또한 그래픽 가속기(516)와 통신하는 그래픽 인터페이스(514)를 포함할 수 있다. 본 발명의 하나의 실시예에서, 그래픽 인터페이스(514)는 가속 그래픽 포트(AGP)를 통해 그래픽 가속기(516)와 통신할 수 있다. 본 발명의 실시예에서, 예를 들어, 비디오 메모리 또는 시스템 메모리와 같은 저장 장치에 저장된 이미지의 디지털 표시를 디스플레이에 의해 해석되고 디스플레이되는 디지털 신호로 번역하는 신호 변환기를 통해, (플랫 패널 디스플레이와 같은) 디스플레이는 그래픽 인터페이스(514)와 통신할 수 있다. 디스플레이 장치에 의해 생성되는 디스플레이 신호가 해석되고 그 후 디스플레이 상에 디스플레이되기 전에 다양한 제어 장치를 거칠 수 있다.

허브 인터페이스(518)는 GMCH(508)와 입력/출력 제어 허브(ICH)(520)가 통신하도록 할 수 있다. ICH(520)는 컴퓨팅 시스템(500)과 통신하는 I/O 장치에 인터페이스를 제공할 수 있다. 주변 구성요소 상호접속(peripheral component interconnect)(PCI) 브리지, 범용 시리얼 버스(universal serial bus)(USB) 제어기, 또는 다른 유형들의 주변 브리지(peripheral bridge) 또는 제어기와 같은 주변 브리지(또는 제어기)(524)를 통해 ICH(520)는 버스(522)와 통신할 수 있다. 브리지(524)는 CPU(502)와 주변 장치들 사이에 데이터 경로를 제공할 수 있다. 다른 유형의 토폴로지도 사용될 수 있다. 또한, 예를 들어, 다수의 브리지 또는 제어기를 통해, 다수의 버스들이 ICH(520)와 통신할 수 있다. 또한, ICH(520)와 통신하는 다른 주변장치들은, 본 발명의 다양한 실시예들에서, 집적 드라이브 전자 장치(integrated drive electronics)(IDE) 또는 소형 컴퓨터 시스템 인터페이스(small computer system interface)(SCSI) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(digital output support)(예를 들어, 디지털 비디오 인터페이스(DVI)), 또는 기타 장치를 포함할 수 있다.

버스(522)는 오디오 장치(526), 하나 또는 그 이상의 디스크 드라이브(들)(528), 및 (컴퓨터 네트워크(503)와 통신하는) 네트워크 인터페이스 장치(530)와 통신할 수 있다. 다른 장치들은 버스(522)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 장치(530)와 같은) 다양한 구성요소들은 본 발명의 일부 실시예에서 GMCH(508)와 통신할 수 있다. 또한, 프로세서(502) 및 GMCH(508)는 단일 칩을 구성하기 위해 결합될 수 있다. 또한, 그래픽 가속기(516)는 본 발명의 다른 실시예에서 GMCH(508) 내에 포함될 수 있다.

또한, 컴퓨팅 시스템(500)은 휘발성 및/또는 비휘발성 메모리(또는 저장장치)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는 다음 중 하나 또는 그 이상을 포함할 수 있다. 읽기 전용 메모리(ROM), 프로그래머블 ROM(PROM), 소거가능 PROM(EPROM), 전기적 EPROM(EEPROM), 디스크 드라이브(예를 들어, 528), 플로피 디스크, 컴팩트 디스크 ROM(CD-ROM), 디지털 다기능 디스크(DVD), 플래쉬 메모리, 광자기 디스크, 또는 (명령어들을 포함하는) 전자 데이터를 저장할 수 있는 그 밖의 유형의 비휘발성 기계-판독가능 미디어.

도 6은 본 발명의 실시예에 따른 점대점(point-to-point)(PtP) 구성으로 배열된 컴퓨터 시스템(600)을 도시한다. 특히, 도 6은 프로세서, 메모리, 및 입력/출력 장치들이 여러 개의 점대점 인터페이스들에 의해 상호접속되는 시스템을 도시한다. 도 1 내지 5를 참조하여 설명된 작업들은 시스템(600)의 하나 또는 그 이상의 구성요소들에 의해 수행될 수 있다.

도 6에 도시된 바와 같이, 시스템(600)은 다수의 프로세서들을 포함할 수 있으며, 명확성을 위해 도 6에는 두 개의 프로세서들(602 및 604)만 도시되었다. 프로세서들(602 및 604)은 메모리들(610 및 612)과 통신하도록 각각 국부 메모리 제어기 허브(local memory controller hub)(MCH)(606 및 608)를 포함할 수 있다. 메모리들(610 및/또는 612)은 도 1 및/또는 5의 메모리(114)를 참조하여 설명된 데이터와 같은 다양한 데이터를 저장할 수 있다. 또한, MCH(606 및 608)는 일부 실시예들에서 도 1의 메모리 제어기(120) 및/또는 로직(125)을 포함할 수 있다.

실시예에서, 프로세서들(602 및 604)은 도 5를 참조하여 설명된 프로세서들(502) 중의 하나일 수 있다. 프로세서들(602 및 604)은 각각 PtP 인터페이스 회로들(616 및 618)을 사용하여 점대점(PtP) 인터페이스(614)를 통해 데이터를 교환할 수 있다. 또한, 프로세서들(602 및 604)은 각각 점대점 인터페이스 회로들(626, 628, 630, 및 632)을 이용하여 개별 PtP 인터페이스들(622 및 624)을 통해 칩셋(620)과 데이터를 교환할 수 있다. 또한, 칩셋(620)은 예를 들어, PtP 인터페이스 회로(637)를 사용하여, 고성능 그래픽 인터페이스(636)를 통해 고성능 그래픽 회로(634)와 데이터를 교환할 수 있다.

도 6에 도시된 바와 같이, 도 1의 하나 또는 그 이상의 코어들(106) 및/또는 캐쉬(108)는 프로세서들(602 및 604) 내에 위치할 수 있다. 하지만, 본 발명의 다른 실시예들은 다른 회로들, 로직 유닛들, 또는 도 6의 시스템(600) 내의 장치들에 위치할 수 있다. 또한, 본 발명의 다른 실시예들은 다수의 회로들, 로직 유닛들, 또는 도 6에 도시된 장치들을 통해 할당될 수 있다.

칩셋(620)은 PtP 인터페이스 회로(641)를 사용하여 버스(640)와 통신할 수 있다. 버스(640)는 버스 브리지(642) 및 I/O 장치들(643)과 같은, 통신할 수 있는 하나 또는 그 이상의 장치들을 가질 수 있다. 버스(644)를 통해, 버스 브리지(643)는 키보드/마우스(645), 통신 장치들(646)(모뎀들, 네트워크 인터페이스 장치들, 또는 컴퓨터 네트워크(503)와 통신할 수 있는 통신 장치들), 오디오 I/O 장치, 및/또는 데이터 저장 장치(648)와 같은 다른 장치들과 통신할 수 있다. 데이터 저장 장치(648)는 프로세서들(602 및/또는 604)에 의해 실행될 수 있는 코드(649)를 저장할 수 있다.

본 발명의 다양한 실시예들에서, 예를 들어, 도 1 내지 6을 참조하여, 여기서 설명된 작업들은 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드, 또는 그 결합으로 구현될 수 있으며, 예를 들어, 컴퓨터가 여기서 설명된 절차를 수행할 수 있도록 프로그램하는 기계-판독가능 또는 컴퓨터-판독가능 매체를 포함하여, 컴퓨터 프로그램 제품으로 제공될 수 있다. 또한, 용어 "로직"은 예를 들어, 소프트웨어, 하드웨어 또는 소프트웨어 및 하드웨어의 결합을 포함할 수 있다. 기계-판독가능 매체는 도 1 내지 6을 참조하여 설명된 저장 장치를 포함할 수 있다.

또한, 이러한 컴퓨터-판독가능 매체는 컴퓨터 프로그램 제품으로 다운로드될 수 있으며, 프로그램은 원격(remote) 컴퓨터(예를 들어, 서버)로부터 요청(requesting) 컴퓨터(예를 들어, 클라이언트)로 통신 링크(예를 들어, 버스, 모뎀, 또는 네트워크 연결)를 통해 (반송파(carrier wave) 또는 다른 전달 매체와 같은) 데이터 신호들로 전송될 수 있다.

상세한 설명에서 "하나의 실시예" 또는 "실시예"의 참조는 실시예와 관련하여 기술된 특정한 특징, 구조, 특성이 적어도 하나의 구현방식에 포함될 수 있음을 의미한다. 상세한 설명의 다양한 곳에서의 문구 "하나의 실시예에서"의 표시는 동일한 실시예를 나타낼 수도 있지만 그렇지 않을 수도 있다.

또한, 상세한 설명 및 청구항에서, 용어 "결합된(coupled)" 및 "연결된(connected)"이 파생어(derivative)들과 함께, 사용될 수 있다. 본 발명의 일부 실시예에서, "연결된(connected)"은 둘 또는 그 이상의 요소들이 서로 직접 물리적 또는 전기적으로 접촉함을 표시하기 위해 사용될 수 있다. "결합된(coupled)"은 둘 또는 그 이상의 요소들이 직접 물리적 또는 전기적 접촉함을 의미할 수 있다. 하지만, "결합된(coupled)"은 또한 둘 또는 그 이상의 요소들이 서로 직접 접촉하지 않을 수 있지만, 그럼에도 서로 상호 협동 또는 작용함을 의미할 수 있다.

따라서, 본 발명의 실시예들이 구조적 특징들 및/또는 방법론적인 작업에 특정한 언어들로 기술되어 있지만, 청구된 주요 사항들은 기술된 특정 특징이나 작업들에 한정되지 않을 수 있다. 대신, 특정한 특징들 및 작업들은 청구된 주요 사항들을 구현하는 샘플 형태로서 개시된다.

Claims

메모리 장치의 제1 부분으로 제1 프리차지 명령을 발행하고,
제1 행 프리차지 시간 지연 후에 상기 메모리 장치의 상기 제1 부분으로 활성화 명령을 발행하는
메모리 제어기를 포함하고,
상기 메모리 장치의 상기 제1 부분은 하나 또는 그 이상의 메모리 셀들의 제1 세트와 하나 또는 그 이상의 메모리 셀들의 제2 세트를 포함하고,
상기 메모리 제어기는 상기 제1 부분으로 단일 프리차지 명령을 발행하는 것이 임계치 이상의 전력 소모를 일으킬 수 있다는 결정에 응답하여 상기 하나 또는 그 이상의 메모리 셀들의 상기 제1 세트 및 상기 제2 세트 각각으로 개별 프리차지 명령을 발행하는, 장치.
제1항에 있어서,
상기 메모리 제어기는
상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하고,
상기 제1 시간 지연과는 상이한 제2 행 프리차지 시간 지연 후에 상기 메모리 장치의 상기 제2 부분으로 활성화 명령을 발행하는, 장치.
제1항에 있어서,
상기 메모리 장치는 동적 임의 액세스 메모리(DRAM)를 포함하는, 장치.
제1항에 있어서,
상기 메모리 제어기는 상기 제1 시간 지연의 종료 전에 상기 메모리 장치의 제2 부분으로 활성화 명령을 발행하는, 장치.
제1항에 있어서,
상기 메모리 장치는 동적 임의 액세스 메모리(DRAM)를 포함하고,
상기 메모리 제어기는 상기 메모리 장치의 제2 부분으로 제2 프리차지 명령발행하며,
상기 메모리 장치의 상기 제1 부분 및 상기 제2 부분의 각각은 상기 DRAM의 하나 또는 그 이상의 뱅크들을 포함하는, 장치.
제1항에 있어서,
상기 메모리 제어기는 상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하고,
상기 메모리 장치의 상기 제1 부분은 제1 유형의 하나 또는 그 이상의 메모리 셀들을 포함하며,
상기 메모리 장치의 상기 제2 부분은 상기 제1 유형과는 상이한 제2 유형의 하나 또는 그 이상의 메모리 셀들을 포함하는, 장치.
제1항에 있어서,
상기 메모리 제어기는 상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하고,
상기 메모리 장치의 상기 제1 부분은 제1 상태를 가진 하나 또는 그 이상의 메모리 셀들을 포함하며,
상기 메모리 장치의 상기 제2 부분은 상기 제1 상태와는 상이한 제2 상태를 가지는 하나 또는 그 이상의 메모리 셀들을 포함하는, 장치.
삭제
제1항에 있어서,
상기 메모리 장치에 액세스하기 위한 하나 또는 그 이상의 프로세서 코어들을 더 포함하는, 장치.
제9항에 있어서,
상기 하나 또는 그 이상의 프로세서 코어들 중 적어도 하나와 상기 메모리 제어기는 동일한 다이 상에 위치하는, 장치.
메모리 장치의 제1 부분으로 제1 프리차지 명령을 발행하는 단계 - 상기 메모리 장치는 복수 개의 메모리 셀들을 포함하고 상기 메모리 장치의 상기 제1 부분은 상기 복수 개의 메모리 셀들의 일부를 포함함 -,
제1 행 프리차지 시간 지연 후에 상기 메모리 장치의 상기 제1 부분으로 활성화 명령을 발행하는 단계,
상기 메모리 장치의 상기 제1 부분으로의 단일 프리차지 명령의 발행이 임계치 이상의 전력 소모를 일으키는지를 결정하는 단계 - 상기 메모리 장치의 상기 제1 부분은 하나 또는 그 이상의 메모리 셀들의 제1 세트와 하나 또는 그 이상의 메모리 셀들의 제2 세트를 포함함 -, 및
상기 메모리 장치의 상기 제1 부분으로의 단일 프리차지 명령의 발행이 임계치 이상의 전력 소모를 일으킬 수 있다는 결정에 응답하여 상기 하나 또는 그 이상의 메모리 셀들의 상기 제1 세트 및 상기 제2 세트 각각으로 개별 프리차지 명령을 발행하는 단계
를 포함하는, 방법.
제11항에 있어서,
상기 제1 행 프리차지 시간 지연 종료 전에 상기 메모리 장치의 제2 부분으로 활성화 명령을 발행하는 단계를 더 포함하는, 방법.
제11항에 있어서,
상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하는 단계, 및
상기 제1 시간 지연과는 상이한 제2 행 프리차지 시간 지연 후에 상기 메모리 장치의 상기 제2 부분으로 활성화 명령을 발행하는 단계를 더 포함하는, 방법.
제11항에 있어서,
상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하는 단계를 더 포함하고,
상기 메모리 장치의 상기 제1 부분은 제1 유형의 하나 또는 그 이상의 메모리 셀들을 포함하고, 상기 메모리 장치의 상기 제2 부분은 상기 제1 유형과는 상이한 제2 유형의 하나 또는 그 이상의 메모리 셀들을 포함하는, 방법.
제11항에 있어서,
상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하는 단계를 더 포함하고,
상기 메모리 장치의 상기 제1 부분은 제1 상태를 가지는 하나 또는 그 이상의 메모리 셀들을 포함하고, 상기 메모리 장치의 상기 제2 부분은 상기 제1 상태와는 상이한 제2 상태를 가지는 하나 또는 그 이상의 메모리 셀들을 포함하는, 방법.
삭제
제11항에 있어서,
상기 메모리 장치의 읽기 또는 쓰기 액세스의 요청에 따라 상기 제1 프리차지 명령을 생성하는 단계를 더 포함하는, 방법.
복수 개의 메모리 셀들을 가지는 메모리 장치;
상기 메모리 장치를 액세스하는 프로세서; 및
상기 메모리 장치의 제1 부분으로 제1 프리차지 명령을 발행하고,
제1 행 프리차지 시간 지연 후에 상기 메모리 장치의 상기 제1 부분으로 활성화 명령을 발행하는 메모리 제어기
를 포함하고,
상기 메모리 장치의 상기 제1 부분은 하나 또는 그 이상의 메모리 셀들의 제1 세트와 하나 또는 그 이상의 메모리 셀들의 제2 세트를 포함하고,
상기 메모리 제어기는 상기 제1 부분으로 단일 프리차지 명령을 발행하는 것이 임계치 이상의 전력 소모를 일으킬 수 있다는 결정에 응답하여 상기 하나 또는 그 이상의 메모리 셀들의 상기 제1 세트 및 상기 제2 세트 각각으로 개별 프리차지 명령을 발행하는, 시스템.
제18항에 있어서,
상기 메모리 제어기는 상기 제1 시간 지연의 종료 전에 상기 메모리 장치의 제2 부분으로 활성화 명령을 발행하는, 시스템.
제18항에 있어서,
상기 메모리 제어기는
상기 메모리 장치의 제2 부분으로 제2 프리차지 명령을 발행하고,
상기 제1 시간 지연과는 상이한 제2 행 프리차지 시간 지연 후에 상기 메모리 장치의 상기 제2 부분으로 활성화 명령을 발행하는, 시스템.