TWI418987B - 藉由細微間隔之預充電管理使記憶體處理量增加之技術 - Google Patents

藉由細微間隔之預充電管理使記憶體處理量增加之技術 Download PDF

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Description

藉由細微間隔之預充電管理使記憶體處理量增加之技術 發明的技術領域
本發明係大致有關電子學的技術領域。更確切來說，本發明的一實施例係有關藉由細微間隔之預充電管理使記憶體處理量增加的技術。
 發明的技術背景
運算系統大致上仰賴記憶體裝置儲存資訊。可把該種記憶體裝置劃分為二種一般類型。第一種為依電性記憶體裝置，其需要電力以維持所儲存資訊的正確性。第二種為非依電性記憶體裝置，其可在切斷電源後維持所儲存資訊。
一種普遍的依電性記憶體裝置類型是動態隨機存取記憶體(DRAM)。DRAM裝置大致上提供相當優於機械儲存裝置(例如，硬碟機)的改良性效能，而同時DRAM裝置耗用的費用低於靜態隨機存取記憶體(SRAM)裝置。
DRAM大致上把各個位元的資料儲存在一積體電路的一分離電容器中。因為電容器會洩漏電荷，該資訊最終會逐漸消失，除非定期地刷新電容器的電荷。因著此種更新需求以及其他設計考量，DRAM設計師對一DRAM中的多項操作強加了各種不同時序限制，以維持正確性。該等限制中之一是一種預充電需求。尤其，當要求要存取一DRAM中的一不同列(在本發明中亦稱為一位元線(BL))時，必須首先藉由發出一〝預充電〞命令使該現行列無效。該預充電命令將使感測放大器切換為關閉，並且使該等位元線預充電為介於高邏輯位準以及低邏輯位準之間的相配電壓。在某一段列預充電期間延遲之後(亦稱為tRP)，可發出一〝啟動〞命令以啟動欲存取的下一列。
然而，現行的DRAM並不允許在發出了一預充電命令之後，同時存取該DRAM中的不同排組。尤其，將使用一個單一時序值以涵蓋整個DRAM裝置的預充電操作。並且，在來自任何預充電命令的一段tRP延遲之後，僅可發出用以開啟該DRAM裝置中之一列記憶體的一〝啟動〞命令。
 發明的概要說明
依據本發明之一可行實施例，係特地提出一種用以管理預充電的設備，其包含：一記憶體裝置；以及用以進行下列動作的一記憶體控制器：對該記憶體裝置的一第一部分發出一第一預充電命令；以及在一第一列預充電時間延遲之後，對該記憶體裝置的該第一部分發出一啟動命令。
圖式的簡要說明
以下將參照圖式來提出本發明的詳細說明。在圖式中，元件編號的最左邊數字表示該元件編號首先出現的圖式編號。在不同圖式中，將使用相同的元件編號來表示相似或相同的物件。
第1圖、第5圖與第6圖以方塊圖展示出運算系統的實施例，該等運算系統可用以實行本發明討論的各種不同實施例。
第2圖以方塊圖展示出一種DRAM，其可用來實行本發明的各種不同實施例。
第3圖展示出根據本發明某些實施例的一種DRAM存取波形。
第4圖以流程圖展示出根據本發明一實施例的一種方法。
 較佳實施例的詳細說明
在以下的發明說明中，將列出多種特定細節以供完整了解本發明。然而，不需要該等特定細節亦能實行本發明。在其他事例中，並未詳細地說明已知方法、程序、構件、與電路，以避免模糊本發明的焦點。
在某些實施例中，可藉由細微間隔的預充電管理使記憶體處理量增加。在一實施例中，可使用三個分別的預充電時序，例如依據記憶體排組、依據記憶體排組群組、及/或依據一記憶體裝置而最佳化。亦可使用其他的間隔位準(例如，依據排組記憶體胞元類型、依據排組狀態等)。某些實施例可用於多種記憶體裝置中，例如參照第1圖至第6圖討論的該等記憶體裝置。
更確切來說，第1圖展示出根據本發明一實施例的一種運算系統100。系統100可包括一或多個處理器102-1至102-N(在本文中整體地稱為〝處理器102〞)。處理器102可經由一互連網路或匯流排104進行通訊。各個處理器可包括各種不同部件，而為了簡要目的僅參照處理器102-1討論其中的某些部件。因此，剩餘的處理器102-2至102-N可各包括參照處理器102-1討論的相同或相似部件。
在一實施例中，處理器102-1可包括一或多個處理器核心106-1至106-M(在本文中整體地稱為〝核心106〞)、一快取記憶體108(其在各種不同實施例中可為一共享快取記憶體或者為一私有快取記憶體)、及/或路由器110。可在一單一積體電路(IC)晶片上實行處理器核心106。再者，該晶片可包括一或多個共享及/或私有快取記憶體(例如，快取記憶體108)、匯流排或互連體(例如，一匯流排或互連體112)、記憶體控制器(例如，參照第5圖與第6圖討論的記憶體控制器)、或其他部件。
在一實施例中，路由器110可用來在處理器102-1及/或系統100的各種不同部件之間進行通訊。再者，處理器102-1可包括不只一個路由器110。再者，該等多個路由器(110)可處於通訊中，以致能在處理器102-1內部或外部之各種不同部件之間的資料路由動作。
快取記憶體108可儲存處理器102-1之一或多個部件(例如，核心106)使用的資料(例如，包括指令)。例如，快取記憶體108可區域地快取儲存在記憶體114中的資料，以供處理器102的部件能進行較快速存取。如第1圖所示，記憶體114可經由互連體104與處理器102進行通訊。在一實施例中，快取記憶體108(其可為共享的)可具有各種不同階級，例如，該快取記憶體108可為一個中階級快取記憶體及/或一個最後階級快取記憶體(LLC)。同樣地，該等核心106可各包括一個第一階級(L1)快取記憶體(116-1)(在本發明中整體地稱為〝L1快取記憶體116〞)。處理器102-1的各種不同部件可透過一匯流排(例如，匯流排112)及/或記憶體控制器或中樞直接地與快取記憶體108進行通訊。
如第1圖所示，記憶體114可透過記憶體控制器120耦合至系統100的其他部件。雖然係把記憶體控制器120展示為在互連體102以及記憶體114之間耦合，記憶體控制器120可位於系統100中的他處。例如，在某些實施例中，可在該等處理器102中之一的內部備置記憶體控制器120。同樣地，在某些實施例中，系統100可包括用以判定是否要把一預充電命令劃分為多個預充電命令的邏輯組件(例如，預充電劃分邏輯組件125，或如核心106的其他邏輯組件)，例如根據電源管理考量，如本發明中進一步參照第4圖討論地。
第2圖以方塊圖展示出一種DRAM 200，其可用來實行本發明的各種不同實施例。在一實施例中，第1圖的記憶體114可包括DRAM 200。DRAM 200可包括多個記憶體排組(例如，展示出16個記憶體排組)。在某些實施例中，該等記憶體排組可具有不同類型的記憶體胞元(例如，其中一種類型可比其他類型快速，或相較於其他記憶體胞元類型，耗用的電力較多或較少)。再者，可針對展示於第2圖的該等記憶體排組使用各種不同類型的DRAM，包括例如圖形(Graphics)DRAM、快速(Fast)DRAM、低耗電(Low Power)DRAM等。同樣地，各個排組可具有一種不同的狀態，例如，作用中狀態或不作用狀態(處於睡眠模式，以在不使用時節省電力，舉例來說)。
如第2圖所示，可把該等記憶體排組分組為多個排組群組(例如，展示出4個排組群組)。在展示於第2圖的實施例中，各個排組群組由4個排組構成(例如，排組0至3、4至7、8至11、以及12至15)。在該DRAM的核心中，可有一個單一的共享讀取與寫入匯流排202，其受路由而通往所有該等排組群組。匯流排202可把資料與命令(例如，如參照第1圖以及第3圖至第6圖討論的預充電命令)傳遞到DRAM 200的各種不同排組。如第2圖所示，各個記憶體排組可包括一資料路徑(例如，用於讀取/寫入資料)、一個列閂鎖與解碼邏輯組件(例如，以緩衝並解碼對應於多列(例如所展示的字元線(WL)A的列相關命令)、多個感測放大器(例如，各包括位於該等位元線之間而用以平衡所儲存電荷的一對交錯連接反相器)、以及一行解碼邏輯組件(例如，用以解碼行相關命令)。
第3圖展示出根據本發明某些實施例的一種DRAM存取波形300。尤其，第3圖展示出當相對於該外部匯流排(例如，第2圖的匯流排202)上的命令使一WL以及感測放大器(SA)啟動以及使其無效的狀況。於此，係從BL0讀取〝1〞。BL0#可用來作為用於該SA的一參考輸入。因著預充電命令303(以及寫回到該DRAM裝置之核心的內容)，將使該等SA無效。在本發明中將參照第4圖來討論該等預充電命令303的其他細節。係使位元線恢復為Vcc位準。該記憶體控制器必須等待tRP(其表示列預充電期間延遲)。tRP大致上表示在可發出一〝啟動〞命令以啟動欲存取的下一列之前所需的一段時序延遲(例如，在某些狀況中以時脈週期數來表示)。再者，在第3圖中，tRCD表示界定一給定記憶體區塊之行與列的動作以及對該位置進行實際讀取或寫入操作之間所需耗用的時間(或時脈週期數)。
第4圖以流程圖展示出根據本發明一實施例的一種用以對一記憶體裝置之一部分發出預充電命令的方法400。在一實施例中，可使用參照第1圖至第3圖以及第5圖至第6圖討論的各種不同部件來進行參照第4圖討論的一或多個操作。例如，方法400可用來對一記憶體裝置(例如，第2圖的該DRAM或第1圖的記憶體114)發出一或多個預充電命令。
請參照第1圖至第4圖，在操作402中，可判定出(例如，由一記憶體控制器，例如本發明中討論地)是否接收到一記憶體存取請求(例如，來自第1圖、第5圖、或第6圖之該等部件中之一，如處理器(例如，102、502、或602)，或網路/通訊裝置530或646)。
在選擇性操作404中，可判定出可發出哪種類型的預充電命令或者可發出多少預充電命令，以對所接收到的記憶體存取請求提供服務。例如，在一實施例中，邏輯組件(例如，預充電劃分邏輯組件125，或如核心106的其他邏輯組件)可判定是否要發出不只一個預充電命令，以對所接收到的記憶體存取請求提供服務。例如，操作404可根據電源管理考量(例如，假設有一已知電源，在相同時間中可以預充電多少記憶體排組)來判定預充電命令的數量。在一實施例中，當在一行動運算裝置中使用一電池組以對該系統供應電力時(並且在一實施例中，依據該電池組的充電位準)，操作404可使不只一個預充電命令(其在時間上可能是交錯的)產生，以確保不會超出一電力耗用位準臨界值。
在某些實施例中，可使用三種分別的預充電時序來改善該DRAM裝置的處理量：
(1)　把針對一給定排組的預充電時序界定為tRP，並且把對應的預充電命令界定為P。因此，該P命令將預充電一指定排組。
(2)　把針對一給定排組群組的預充電時序界定為tRP_g，並且把對應的預充電命令界定為Pg。因此，該Pg命令將預充電一指定排組群組。
(3)　把用以預充電所有排組的預充電時序界定為tRP_a，並且把對應的預充電命令界定為Pa。
在某些實施例中，期望tRP_g的時序參數具有大於tRP的一時序值。相似地，期望tRP_a大於tRP_g。某些實行方案中，DRAM可使該預充電操作交錯，以降低瞬間的電流(或電力耗用)。同樣地，某些實行方案可能會限制同時對所有排組發出預充電命令，進而導致較大的tRP_a數值。
再者，如果對一特定排組發出一P命令，便可對該DRAM中的任何其他排組發出一啟動命令，包括相同排組群組中的該等排組，而不需等待tRP期間終止。假設已經開啟頁面，亦可在該tRP期間中發出一讀取或寫入命令。此外，如果對一特定排組群組發出一Pg命令，便可對一不同排組群組之該等排組中的任一個發出一啟動命令，而不需等待tRP_g期間終止。在某些實施例中，藉著提供三種不同的預充電選項，該記憶體控制器在管理該等DRAM資源方面可較具彈性。如果在該記憶體裝置中實行依據排組群組的更新操作的話，舞狀況亦允許一種用以管理更新率的較具彈性方法，因為可同時地對該記憶體裝置之一部分進行更新操作並且對其他部分進行預充電操作。再者，一更新操作可包含發出一〝啟動〞以及一〝預充電〞命令或操作。如果使預充電時序最佳化，根據排組(或排組群組)實行的該等更新操作在時序以及並行性方面便具有相似的增進處。
請參照第1圖至第4圖，在操作406中，可對一記憶體裝置的一第一部分(例如，第2圖之DRAM 200的一或多個排組)發出一第一預充電命令(例如，由一記憶體控制器，如本發明中討論地)。在選擇性操作408中，可對一記憶體裝置的一第二部分(例如，第2圖之DRAM 200的一或多個其他排組)發出一第二預充電命令(例如，由一記憶體控制器，如本發明中討論地)。
在操作410中，可對該記憶體裝置的該第一部分發出一啟動命令(例如，由一記憶體控制器，如本發明中討論地)，例如在一第一列預充電時間延遲之後。在一實施例中，在不同於上面參照不同類型之預充電時序討論之該第一時間延遲的一第二列預充電時間延遲之後，操作410亦可對該記憶體裝置的該第二部分發出一啟動命令。
第5圖展示出根據本發明一實施例的一種運算系統500。運算系統500可包括透過一互連網路(或匯流排)504進行通訊的一或多個中央處理單元(CPU)502或處理器。處理器502可包括一般用途處理器、網路處理器(其處理透過電腦網路503傳遞的資料)、或其他類型的處理器(包括減緩指令組電腦(RISC)處理器、或複雜指令組電腦(CISC))。再者，處理器502可具有一種單一核心或多核心設計。具有一種多核心設計的處理器502可在相同積體電路(IC)晶粒上整合不同類型處理器核心。同樣地，可把具有一種多核心設計的處理器502實行為對稱或非對稱多處理器。
在一實施例中，該等處理器502中的一或多個可相同或相似於第1圖的該等處理器102。例如，該等處理器502中的一或多個可包括核心106及/或快取記憶體108中的一或多個。同樣地，可由系統500的一或多個部件來進行參照第1圖至第5圖討論的操作。
晶片組506亦可與互連網路504進行通訊。晶片組506可包括圖形與記憶體控制中樞(GMCH)508。GMCH 508可包括與記憶體114進行通訊的記憶體控制器510(其在一實施例中可相同或相似於第1圖中的記憶體控制器120)。記憶體114可儲存資料，包括由處理器502執行或由運算系統500中之任何其他裝置執行的指令串。在本發明的一實施例中，記憶體114可包括一或多個依電性儲存(或記憶體)裝置，例如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其他類型的儲存裝置。亦可使用非依電性記憶體，例如一硬碟。其他裝置可透過互連網路504進行通訊，例如多個CPU及/或多個系統記憶體。
GMCH 508亦可包括與圖形加速器516通訊的圖形介面514。在本發明的一實施例中，圖形介面514可透過一個加速圖形埠(AGP)來與圖形加速器516進行通訊。在本發明的一實施例中，一顯示器裝置(例如，一平坦面板顯示器)可透過一信號轉換器來與圖形介面514進行通訊，該信號轉換器把儲存在一儲存裝置(例如，視訊記憶體或系統記憶體)中一影像的數位表述轉譯為可由該顯示器解譯並顯示的多個顯示信號。在受到該顯示器解譯且後續地顯示在該顯示器上之前，由該顯示器裝置產生的該等顯示器信號可通過各種不同控制裝置。
中樞介面518可允許GMCH 508與輸入/輸出控制中樞(ICH)520能進行通訊。ICH 520可對與運算系統500進行通訊的多個I/O裝置提供一介面。ICH 520可透過周邊橋接器(或控制器)524與匯流排522進行通訊，例如周邊部件互連(PCI)橋接器、通用串列匯流排(USB)控制器、或其他類型的周邊橋接器或控制器。橋接器524可提供介於CPU 502以及周邊裝置之間的一資料路徑。可使用其他類型的拓樸結構。同樣地，多個匯流排可與ICH 520進行通訊，例如透過多個橋接器或控制器。再者，在本發明的各種不同實施例中，與ICH 520進行通訊的其他周邊裝置可包括整合式驅動電子介面(IDE)或小型電腦系統介面(SCSI)硬碟驅動機、USB埠、鍵盤、滑鼠、並行埠、串列埠、軟碟機、數位輸出支援裝置(例如，數位視訊介面(DVI))、或其他裝置。
匯流排522可與音訊裝置526、一或多個磁碟機528、以及網路介面裝置530(其與電腦網路503通訊)進行通訊。其他裝置可透過匯流排522進行通訊。同樣地，在本發明的某些實施例中，各種不同部件(例如，網路介面裝置530)可與GMCH 508進行通訊。此外，可把處理器502與GMCH 508結合在一起以形成一個單一晶片。再者，在本發明的其他實施例中，可把圖形加速器516包括在GMCH 508中。
再者，運算系統500可包括依電性及/或非依電性記憶體(或儲存體)。例如，非依電性記憶體可包括下列的一或多種：唯讀記憶體(ROM)、可規劃ROM(PROM)、可抹除PROM(EPROM)、電性可抹除PROM(EEPROM)、磁碟機(例如，磁碟機128)、軟碟機、小型光碟ROM(CD-ROM)、數位多用途碟片(DVD)、快閃記憶體、磁性光學碟片、或能儲存電子資料(例如，包括指令)的其他類型非依電性機器可讀媒體。
第6圖展示出根據本發明一實施例之一種配置為點對點(PtP)組態的運算系統600。特別地，第6圖展示出一種系統，其中多個處理器、記憶體與多個輸入/輸出裝置係藉由多個點對點介面而互連。可由系統600的一或多個部件來進行參照第1圖至第5圖討論的操作。
如第6圖所示，系統600可包括數個處理器，然為了清楚與簡要目的，僅展示出二個處理器602與604。處理器602與處理器604各包括用以致能與記憶體610與記憶體612之通訊的本地記憶體控制器中樞(MCH)606與608。記憶體610及/或記憶體612可儲存各種不同資料，如參照第1圖及/或第5圖之記憶體114討論的資料。同樣地，在某些實施例中，MCH 606及/或608可包括第1圖的記憶體控制器120及/或邏輯組件125。
在一實施例中，處理器602與處理器604可為參照第5圖討論之該等多個處理器502中的一處理器。處理器602與處理器604可分別利用PtP介面電路616與PtP介面電路618而透過點對點(PtP)介面614來交換資料。同樣地，處理器602與處理器604可利用點對點介面電路626、628、630與632而透過個別PtP介面622與624來與晶片組620交換資料。晶片組620可另利用PtP介面電路637而透過高效能圖形介面636來與高效能圖形電路634交換資料。
如第6圖所示，第1圖之核心106及/或快取記憶體108中的一或多個可位於處理器602與處理器604中。然而，本發明的其他實施例可存在於系統600的其他電路、邏輯單元、或者裝置中。再者，可使本發明的其他實施例散佈在第6圖的數個電路、邏輯單元、或裝置中。
晶片組620可利用PtP介面電路641與匯流排640進行通訊。匯流排640可具有與其通訊的一或多個裝置，例如匯流排橋接器642與I/O裝置643。經由匯流排644，匯流排橋接器643可與其他裝置進行通訊，例如鍵盤/滑鼠645、通訊裝置646(例如數據機、網路介面裝置、或可與電腦網路503通訊的其他通訊裝置)、音訊I/O裝置、及/或資料儲存裝置648。資料儲存裝置648可儲存由處理器602及/或處理器604執行的程式碼649。
在本發明的各種不同實施例中，可把參照第1圖至第6圖討論的多個操作實行為可備置為電腦程式產品之硬體(例如，電路)、軟體、韌體、微碼、或該等的組合，例如包括儲存有用以規劃電腦以實行本文所述程序指令(或軟體程序)的機器可讀或電腦可讀媒體。同樣地，舉例來說，所謂的〝邏輯組件〞包括硬體、軟體、韌體、以及其組合。該機器可讀媒體可包括參照第1圖至第6圖討論的一種儲存裝置。
此外，亦可下載該等電腦可讀媒體作為一種電腦程式產品，其中可利用體現在載波或其他傳播媒體中的資料信號而透過通訊鏈結(例如，匯流排、數據機、或網路連結)把該程式從一遠端電腦(例如，一伺服器)傳輸到提出要求的一電腦(例如，一客戶機)。
本發明說明中所謂的〝一個實施例〞或〝一實施例〞表示的是參照實施例所述的一特定特徵、結構、或者特性係包括在至少一實施例中。本發明說明不同部分中出現的二或更多個〝一個實施例〞或〝一實施例〞或〝一替代實施例〞未必均表示相同的實施例。
在本發明的說明以及申請專利範圍中，可使用所謂的〝耦合〞與〝連接〞用語以及其變化形式。在本發明的某些實施例中，可使用〝連接〞來表示二個或更多個元件直接物理性或電性地接觸。〝耦合〞可表示來表示二個或更多個元件直接物理性或電性地接觸。然而，〝耦合〞亦可表示二個或更多個元件並未彼此直接接觸，但仍彼此互相合作或者互動。
因此，雖然已經以結構特徵及/或方法論動作的特定語言來說明本發明實施例，要了解的是，並不把本發明請求項目限制在所述的特定特徵或動作中。反之，所述的該等特定特徵或動作係作為實行本發明請求項目的樣本形式。
100、500、600．．．運算系統
102-1~N、602、604．．．處理器
104、504．．．互連網路/匯流排
106-1~N．．．核心
108．．．快取記憶體
110．．．路由器
112．．．匯流排或互連體
114、610、612．．．記憶體
116-1~N．．．L1快取記憶體
120、510．．．記憶體控制器
125．．．預充電劃分邏輯組件
200．．．DRAM
203．．．共享讀取與寫入匯流排
300．．．DRAM存取波形
303．．．預充電命令
400．．．方法
402~410．．．操作
502-1~N．．．中央處理單元(CPU)
503．．．電腦網路
506、620．．．晶片組
508．．．圖形與記憶體控制中樞(GMCH)
514．．．圖形介面
516．．．圖形加速器
518．．．中樞介面
520．．．輸入/輸出控制中樞(ICH)
522、640、644‧‧‧匯流排
524‧‧‧橋接器
526、647‧‧‧音訊裝置
528‧‧‧磁碟機
530‧‧‧網路介面裝置
606、608‧‧‧記憶體控制器中樞(MCH)
614、622、624‧‧‧點對點(PtP)介面
616、618、637、641‧‧‧PtP介面電路
626~632‧‧‧點對點介面電路
634‧‧‧高效能圖形電路
636‧‧‧高效能圖形介面
642‧‧‧匯流排橋接器
643‧‧‧I/O裝置
645‧‧‧鍵盤/滑鼠
646‧‧‧通訊裝置
648‧‧‧資料儲存裝置
649‧‧‧程式碼
第1圖、第5圖與第6圖以方塊圖展示出運算系統的實施例，該等運算系統可用以實行本發明討論的各種不同實施例。
第2圖以方塊圖展示出一種DRAM，其可用來實行本發明的各種不同實施例。
第3圖展示出根據本發明某些實施例的一種DRAM存取波形。
第4圖以流程圖展示出根據本發明一實施例的一種方法。
400．．．方法
402~410．．．操作

Claims (24)

  1. 一種用以管理預充電的設備，其包含：用以進行下列動作的一記憶體控制器：對一記憶體裝置的一第一部分發出一第一預充電命令；以及在一第一列預充電時間延遲之後，對該記憶體裝置的該第一部分發出一啟動命令，其中該記憶體裝置的該第一部分包含一第一組的一或多個記憶體胞元以及一第二組的一或多個記憶體胞元，其中該記憶體控制器係用以響應於判定出對該第一部分發出一單一預充電命令的動作可導致電力耗用狀況超過一臨界值，來對該第一組以及該第二組的該一或多個記憶體胞元各發出一分別的預充電命令。
  2. 如申請專利範圍第1項之設備，其中該記憶體控制器係用以進行下列動作：對該記憶體裝置的一第二部分發出一第二預充電命令；以及在不同於該第一時間延遲的一第二列預充電時間延遲之後，對該記憶體裝置的該第二部分發出一啟動命令。
  3. 如申請專利範圍第1項之設備，其中該記憶體裝置包含一動態隨機存取記憶體(DRAM)。
  4. 如申請專利範圍第3項之設備，其中該記憶體裝置的該第一部分包含該DRAM的一或多個排組(banks)。
  5. 如申請專利範圍第1項之設備，其中：該記憶體包含一動態隨機存取記憶體(DRAM)；該記憶體控制器係用以對該記憶體裝置的一第二部分發出一第二預充電命令；以及該記憶體裝置的該第一部分以及該第二部分各包含該DRAM的一或多個排組。
  6. 如申請專利範圍第1項之設備，其中：該記憶體控制器係用以對該記憶體裝置的一第二部分發出一第二預充電命令；該記憶體裝置的該第一部分包含一第一種類型的一或多個記憶體胞元；以及該記憶體裝置的該第二部分包含不同於該第一種類型的一第二種類型之一或多個記憶體胞元。
  7. 如申請專利範圍第6項之設備，其中該第一種類型的該一或多個記憶體胞元具有較該第二種類型的該一或多個記憶體胞元低之電力耗用位準。
  8. 如申請專利範圍第1項之設備，其中：該記憶體控制器係用以對該記憶體裝置的一第二部分發出一第二預充電命令；該記憶體裝置的該第一部分包含具有一第一種狀態的一或多個記憶體胞元；以及該記憶體裝置的該第二部分包含具有不同於該第一種狀態的一第二種狀態之一或多個記憶體胞元。
  9. 如申請專利範圍第8項之設備，其中該第一種狀態為作用中(active)且該第二種狀態為不作用(inactive)。
  10. 如申請專利範圍第1項之設備，其中一或多個處理器核心係用以存取該記憶體裝置。
  11. 如申請專利範圍第10項之設備，其中該一或多個處理器核心之至少一者與該記憶體控制器係在相同晶粒上。
  12. 一種用以管理預充電的方法，其包含下列步驟：對一記憶體裝置的一第一部分發出一第一預充電命令，其中該記憶體裝置包含多個記憶體胞元，且該記憶體裝置之該第一部分包含的胞元少於該等多個記憶體胞元的所有胞元；在一第一列預充電時間延遲之後，對該記憶體裝置的該第一部分發出一啟動命令，其中該記憶體裝置的該第一部分包含一第一組的一或多個記憶體胞元以及一第二組的一或多個記憶體胞元；以及響應於判定出對該記憶體裝置的該第一部分發出一單一預充電命令的動作可導致電力耗用狀況超過一臨界值，來對該第一組以及該第二組的該一或多個記憶體胞元各發出一分別的預充電命令。
  13. 如申請專利範圍第12項之方法，其另包含下列步驟：對該記憶體裝置的一第二部分發出一第二預充電命令；以及在不同於該第一時間延遲的一第二列預充電時間延遲之後，對該記憶體裝置的該第二部分發出一啟動命令。
  14. 如申請專利範圍第12項之方法，其另包含判定是否對該記憶體裝置的該第一部分發出一單一預充電命令的動作會使電力耗用狀況超過一臨界值。
  15. 如申請專利範圍第12項之方法，其中該記憶體裝置包含一動態隨機存取記憶體(DRAM)，且其中該記憶體裝置的該第一部分包含該DRAM的一或多個排組。
  16. 如申請專利範圍第12項之方法，其另包含對該記憶體裝置的一第二部分發出一第二預充電命令，其中該記憶體裝置的該第一部分包含一第一種類型的一或多個記憶體胞元，且該記憶體裝置的該第二部分包含不同於該第一種類型的一第二種類型之一或多個記憶體胞元。
  17. 如申請專利範圍第12項之方法，其另包含對該記憶體裝置的一第二部分發出一第二預充電命令，其中該記憶體裝置的該第一部分包含具有一第一種狀態的一或多個記憶體胞元，且該記憶體裝置的該第二部分包含具有不同於該第一種狀態的一第二種狀態之一或多個記憶體胞元。
  18. 如申請專利範圍第12項之方法，其另包含響應於一用以對該記憶體裝置讀取或寫入存取之請求產生該第一預充電命令。
  19. 一種用以管理預充電的系統，其包含：用以存取一記憶體裝置的一處理器；以及用以進行下列動作的一記憶體控制器： 對該記憶體裝置的一第一部分發出一第一預充電命令，其中該記憶體裝置包含多個記憶體胞元；以及在一第一列預充電時間延遲之後，對該記憶體裝置的該第一部分發出一啟動命令，其中該記憶體裝置的該第一部分包含一第一組的一或多個記憶體胞元以及一第二組的一或多個記憶體胞元，其中該記憶體控制器係用以響應於判定出對該第一部分發出一單一預充電命令的動作可導致電力耗用狀況超過一臨界值，來對該第一組以及該第二組的該一或多個記憶體胞元各發出一分別的預充電命令。
  20. 如申請專利範圍第19項之系統，其中該記憶體裝置包含一動態隨機存取記憶體(DRAM)。
  21. 如申請專利範圍第20項之系統，其中該記憶體裝置的該第一部分包含該DRAM的一或多個排組。
  22. 如申請專利範圍第19項之系統，其中該記憶體控制器係用以進行下列動作：對該記憶體裝置的一第二部分發出一第二預充電命令；以及在不同於該第一時間延遲的一第二列預充電時間延遲之後，對該記憶體裝置的該第二部分發出一啟動命令。
  23. 如申請專利範圍第19項之系統，其中該處理器包含用以存取該記憶體裝置之一或多個處理器核心。
  24. 如申請專利範圍第19項之系統，其另包含一音訊裝置。
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