KR20240044769A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치 및 메모리 장치의 동작 방법이 제공된다. 메모리 장치는, PBR(Per-Bank Refresh) 동작을 수행하는 복수의 뱅크; 및 상기 복수의 뱅크 중 상기 PBR 동작을 동시에 수행하는 2 개의 뱅크에, 상기 2 개의 뱅크가 공유하는 단일의 로우 어드레스(Row Address, RA) 신호를 제공하는 어드레스 레지스터를 포함하고, 상기 2 개의 뱅크는, 상기 단일의 로우 어드레스 신호에 기반하여 생성된 단일의 디코딩된 로우 어드레스 신호에 기반하여 각각의 메모리 셀 어레이의 워드라인을 활성화할 수 있다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND METHOD FOR OPERATING MEMORY DEVICE}
개시 내용은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)과 같은 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이를 구비할 수 있다. 일반적으로 메모리 셀 어레이의 배열은 로우(row)와 칼럼(column)으로 나누어지는 격자로 구현되므로, 로우 및 칼럼을 포함하는 어드레스를 지정함으로써 셀에 접근하여 데이터를 읽거나 쓸 수 있다. DRAM은 복수의 메모리 셀 어레이를 포함할 수 있는데, 복수의 메모리 셀 어레이를 적어도 일부 포함하는 집합체를 뱅크(bank)로 정의할 수 있다.
메모리 셀 어레이를 구성하는 메모리 셀 각각은 스위치 역할을 하는 셀 트랜지스터와 데이터를 저장하는 캐패시터를 포함할 수 있다. 셀 캐패시터에 저장된 데이터의 소멸을 방지하기 위해, 메모리 셀 내의 데이터를 재충전하는 리프레시(refresh) 동작이 필요하다. 리프레시는, 외부로부터 인가되는 리프레시 커맨드에 따라 리프레시 동작을 수행하는 오토 리프레시(auto refresh)와, 외부로부터 인가된 리프레시 커맨드에 따라 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레시 동작을 수행하는 셀프 리프레시(self-refresh)를 포함할 수 있다. 한편, 리프레시는, 모든 뱅크를 리프레시하는 올 뱅크 리프레시(all bank refresh)와, 뱅크 별로 리프레시를 수행하는 싱글 뱅크 리프레시(single bank refresh) 또는 PBR(Per-Bank Refresh)로 구분될 수 있다.
해결하고자 하는 일 과제는, 디코딩된 로우 어드레스 드라이버(decoded row address driver)를 병합(merge)하여 사이즈와 소비전력을 절감할 수 있는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 것이다.
일 실시 예에 따른 메모리 장치는, PBR 동작을 수행하는 복수의 뱅크; 및 상기 복수의 뱅크 중 상기 PBR 동작을 동시에 수행하는 2 개의 뱅크에, 상기 2 개의 뱅크가 공유하는 단일의 로우 어드레스(Row Address, RA) 신호를 제공하는 어드레스 레지스터를 포함하고, 상기 2 개의 뱅크는, 상기 단일의 로우 어드레스 신호에 기반하여 생성된 단일의 디코딩된 로우 어드레스 신호에 기반하여 각각의 메모리 셀 어레이의 워드라인을 활성화할 수 있다.
몇몇 실시 예에서, 상기 PBR 동작을 동시에 수행하는 상기 2 개의 뱅크는 서로 인접하도록 배치될 수 있다.
몇몇 실시 예에서, 상기 2 개의 뱅크는 서로 공유하는 로우 디코더 영역 및 인터페이스 영역을 포함할 수 있다.
몇몇 실시 예에서, 상기 로우 디코더 영역은 디코딩된 로우 어드레스 드라이버를 포함하고, 상기 디코딩된 로우 어드레스 드라이버는, 상기 인터페이스 영역으로부터 제공받은 상기 단일의 디코딩된 로우 어드레스 신호 및 활성화 신호와, 블록 액세스 신호에 기반하여 워드라인 인에이블 신호를 생성할 수 있다.
몇몇 실시 예에서, 상기 디코딩된 로우 어드레스 드라이버는 제1 시간 구간에서 상기 2 개의 뱅크 중 하나의 뱅크에 대해 상기 워드라인 인에이블 신호를 생성하고, 상기 제1 시간 구간 후속의 제2 시간 구간에서 상기 2 개의 뱅크 중 다른 하나의 뱅크에 상기 워드라인 인에이블 신호를 생성할 수 있다.
몇몇 실시 예에서, 상기 하나의 뱅크에 대한 활성화 신호는 상기 다른 하나의 뱅크에 대한 활성화 커맨드가 발생한 경우 비활성화될 수 있다.
몇몇 실시 예에서, 상기 다른 하나의 뱅크에 대한 활성화 신호는 상기 하나의 뱅크에 대한 활성화 신호가 비활성화된 후 활성화될 수 있다.
몇몇 실시 예에서, 상기 하나의 뱅크는, 상기 다른 하나의 뱅크에 대한 활성화 신호가 활성화되어 있는 중에 발생한 프리차지 커맨드에 의해 프리차지를 수행할 수 있다.
몇몇 실시 예에서, 상기 로우 디코더 영역은 워드라인 드라이버를 더 포함하고, 상기 워드라인 드라이버는, 상기 워드라인 인에이블 신호에 기반하여 워드라인 구동 신호를 생성할 수 있다.
몇몇 실시 예에서, 상기 2 개의 뱅크는 서로 공유하지 않는 각각의 칼럼 디코더 영역을 포함할 수 있다.
일 실시 예에 따른 메모리 장치는, 서로 공유하는 로우 디코더 영역 및 인터페이스 영역을 포함하는 2 개의 뱅크; 및 상기 2 개의 뱅크에 단일의 로우 어드레스 신호를 제공하는 어드레스 레지스터를 포함하고, 상기 로우 디코더 영역은, 상기 단일의 로우 어드레스 신호에 기반하여 생성된 단일의 디코딩된 로우 어드레스 신호에 기반하여 워드라인 인에이블 신호를 생성하는 디코딩된 로우 어드레스 드라이버를 포함하고, 상기 2 개의 뱅크 중 하나의 뱅크에 포함된 제1 메모리 셀 어레이는 제1 시간 구간에서 상기 워드라인 인에이블 신호에 기반하여 액세스되고, 상기 2 개의 뱅크 중 다른 하나의 뱅크에 포함된 제2 메모리 셀 어레이는 상기 제1 시간 구간 후속의 제2 시간 구간에서 상기 워드라인 인에이블 신호에 기반하여 액세스될 수 있다.
몇몇 실시 예에서, 상기 디코딩된 로우 어드레스 드라이버는, 상기 단일의 디코딩된 로우 어드레스 신호 및 활성화 신호와, 블록 액세스 신호에 기반하여 상기 워드라인 인에이블 신호를 생성할 수 있다.
몇몇 실시 예에서, 상기 하나의 뱅크에 대한 활성화 신호는 상기 다른 하나의 뱅크에 대한 활성화 커맨드가 발생한 경우 비활성화될 수 있다.
몇몇 실시 예에서, 상기 다른 하나의 뱅크에 대한 활성화 신호는 상기 하나의 뱅크에 대한 활성화 신호가 비활성화된 후 활성화될 수 있다.
몇몇 실시 예에서, 상기 하나의 뱅크는, 상기 다른 하나의 뱅크에 대한 활성화 신호가 활성화되어 있는 중에 발생한 프리차지 커맨드에 의해 프리차지를 수행할 수 있다.
몇몇 실시 예에서, 상기 로우 디코더 영역은 워드라인 드라이버를 더 포함하고, 상기 워드라인 드라이버는, 상기 워드라인 인에이블 신호에 기반하여 워드라인 구동 신호를 생성할 수 있다.
몇몇 실시 예에서, 상기 2 개의 뱅크는 서로 공유하지 않는 각각의 칼럼 디코더 영역을 포함할 수 있다.
일 실시 예에 따른 메모리 장치의 동작 방법은, 제1 뱅크에 대한 제1 활성화 커맨드에 따라, 단일의 디코딩된 로우 어드레스 신호가 활성화되는 단계; 상기 단일의 디코딩된 로우 어드레스 신호, 제1 블록 액세스 신호 및 제1 활성화 신호에 기반하여 제1 워드라인 인에이블 신호를 생성하는 단계; 상기 제1 뱅크와 PBR 동작을 동시에 수행하는 제2 뱅크에 대한 제2 활성화 커맨드에 따라, 상기 단일의 디코딩된 로우 어드레스 신호가 활성화되는 단계; 및 상기 단일의 디코딩된 로우 어드레스 신호, 제2 블록 액세스 신호 및 제2 활성화 신호에 기반하여 제2 워드라인 인에이블 신호를 생성하는 단계를 포함할 수 있다.
몇몇 실시 예에서, 상기 제1 활성화 신호는 상기 제2 커맨드가 발생한 경우 비활성화될 수 있다.
몇몇 실시 예에서, 상기 제2 활성화 신호는 상기 제1 활성화 신호가 비활성화된 후 활성화될 수 있다.
도 1은 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 2는 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 3은 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 4는 일 실시 예에 따른 디코딩된 로우 어드레스 드라이버를 나타낸 도면이다.
도 5는 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 도면이다.
도 6은 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 7은 일 실시 예에 따른 컴퓨팅 시스템을 나타낸 도면이다.
도 8은 일 실시 예에 따른 그래픽 시스템을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 1을 참조하면, 일 실시 예에 따른 반도체 장치(1)는 복수의 뱅크 및 어드레스 레지스터(10)를 포함할 수 있다. 본 실시 예에서, 반도체 장치(1)는 저소비전력 DRAM, 즉 LPDDR(Low-Power Double Data Rate)일 수 있다. 몇몇 실시 예에서, 반도체 장치(1)는 LPDDR5일 수 있고, 16 개의 뱅크를 포함할 수 있다. 그러나 실시 예들은 16 뱅크 LPDDR5에 한정되지 않으며, 그 내부 구조 상 뱅크가 정의될 수 있는 임의의 메모리 장치에 적용될 수 있다.
구체적으로, 뱅크(BANK01)는 메모리 셀 어레이(MCA01), 칼럼 디코더 영역(CD01), 로우 디코더 영역(RD01) 및 인터페이스 영역(INT01)을 포함할 수 있다.
메모리 셀 어레이(MCA01)는 복수의 메모리 셀로 구성되며, 메모리 셀 각각은 셀 트랜지스터와 캐패시터로 이루어질 수 있다. 하나의 뱅크(BANK01)에 포함되는 메모리 셀 어레이(MCA01)는, 각각 메모리 셀로 구성되는 복수의 직사각형 배열들을 포함할 수 있다. 메모리 컨트롤러는 복수의 직사각형 배열들 각각에 대한 로우 및 칼럼을 포함하는 어드레스를 이용하여 메모리 셀 어레이(MCA01)에 액세스하여 데이터를 읽거나 쓸 수 있다.
메모리 셀 어레이(MCA01)의 복수의 메모리 셀은 제어 라인에 해당하는 워드라인(wordline)과, 데이터 라인에 해당하는 비트라인(bitline)을 공유하는 2차원 구조를 형성할 수 있다. 로우 디코더 영역(RD01)은 워드라인을 특정하기 위한 로우 디코더를 포함할 수 있고, 칼럼 디코더 영역(CD01)은 비트라인을 선택하여 입출력 패드(I/O pad)로 선택된 데이터를 전송하기 위한 칼럼 디코더를 포함할 수 있다. 이 때, 상대적으로 큰 캐패시턴스 값을 갖는 비트라인(CBL)로 연결되어 전하 공유로 인한 상대적 값의 변화 폭이 작아진 셀 데이터의 값을 센싱하기 위한 비트라인 센싱 앰프(bitline sensing amplifier)가 존재할 수 있다.
인터페이스 영역(INT01)은 로우 어드레스(Row Address, RA)를 수신하여 디코딩된 로우 어드레스 신호(Decoded Row Address, DRA)를 생성할 수 있다. 몇몇 실시 예에서, 인터페이스 영역(INT01)은 뱅크 정보(Bank Information, BRA)를 이용하여 디코딩된 로우 어드레스 신호를 생성할 수 있다. 생성된 디코딩된 로우 어드레스 신호는 로우 디코더 영역(RD01)에 제공될 수 있다.
로우 디코더 영역(RD01)은, 디코딩된 로우 어드레스 신호를 수신하고 워드라인 인에이블 신호를 생성하는 디코딩된 로우 어드레스 드라이버(DRA driver)를 포함할 수 있다. 디코딩된 로우 어드레스 드라이버는 활성화 신호(PNWR) 및 블록 액세스 신호(PDPXIP)에 기반하여 워드라인 인에이블 신호(PNWEIB)를 래치(latch)할 수 있다. 여기서 활성화 신호(PNWR)는 로우 디코더 영역(RD01) 내에서 원하는 블록을 선택하는 전역 마스터(global master) 신호일 수 있고, 블록 액세스 신호(PDPXIP)는 디코딩된 로우 어드레스 신호에 따라 선택되는 블록의 인에이블/디스에이블을 결정하는 신호일 수 있다. 한편, 로우 디코더 영역(RD01)은 워드라인 인에이블 신호(PNWEIB)에 따라 로우 디코더에 워드라인 구동 신호(WL)를 제공하는 워드라인 드라이버를 비롯한 회로를 더 포함할 수 있다.
한편, 뱅크(BANK05)는 메모리 셀 어레이(MCA05), 칼럼 디코더 영역(CD05), 로우 디코더 영역(RD05) 및 인터페이스 영역(INT05)을 포함할 수 있다. 메모리 셀 어레이(MCA05), 칼럼 디코더 영역(CD05), 로우 디코더 영역(RD05) 및 인터페이스 영역(INT05)과 관련하여, 전술한 메모리 셀 어레이(MCA01), 칼럼 디코더 영역(CD01), 로우 디코더 영역(RD01) 및 인터페이스 영역(INT01)에 관한 설명을 참조할 수 있으므로, 여기에서는 중복되는 설명은 생략하도록 한다.
본 실시 예에서, 뱅크(BANK0)와 뱅크(BANK5)는 PBR(Per-Bank Refresh) 동작을 동시에 수행하도록 설정된 것일 수 있다. 여기서 PBR 동작을 동시에 수행하는 것은, 미리 정의된 시간 내에 뱅크(BANK0)와 뱅크(BANK5)의 PBR 동작이 수행되는 것을 의미할 수 있다. 여기서 미리 정의된 시간은 구체적인 구현 목적 및 구현 환경에 따라 적절한 시간으로 정해질 수 있다. 몇몇 실시 예에서, PBR 동작을 동시에 수행하는 것은 리프레시 동작과 관련된 신호의 토글(toggle)이 동시에 일어나는 것을 포함할 수 있다. 이와 같이 PBR 동작이 동시에 수행되는 뱅크를 PBR 페어 뱅크(Per-Bank Refresh Pair Bank)라고 지칭할 수 있다.
메모리 컨트롤러는 예를 들어 프로세서를 포함하는 호스트 장치로부터 메모리 액세스 요청을 수신한 경우, 해당 요청들을 요청 큐(request queue)에 저장한 후 일련의 DRAM 커맨드를 생성할 수 있다. 만일, 뱅크에 요청이 없는 경우에는 비트라인이 프리차지(precharge)되어 셀 데이터는 비트라인 센스 앰프로 센싱되지 않는다. 활성화 커맨드(ACT)가 입력되면, 해당 뱅크의 로우 디코더는 워드라인을 특정하고 셀 데이터를 센싱하게 된다. 센싱된 로우 데이터는 로우 버퍼(row buffer)에 저장되고, 읽기 커맨드(RD) 또는 쓰기 커맨드(WR)에 따라 셀 데이터를 읽거나 쓸 수 있다. 만일, 접근하고자 하는 로우 어드레스가 상이한 경우, 즉 로우 버퍼 미스(row buffer miss)가 발생한 경우에는 뱅크 프리차지를 수행하고 해당 워드라인을 다시 활성화시킬 수 있다. 이 때 걸리는 지연 시간을 사이클 시간(cycle time)으로 정의할 수 있다.
본 실시 예에서, 어드레스 레지스터(10)는 제1 로우 어드레스 신호(RA01) 및 제2 로우 어드레스 신호(RA05)를 뱅크(BANK01, BANK05)의 인터페이스 영역(INT01, INT05)에 각각 제공할 수 있다. 그리고 인터페이스 영역(INT01)에서 생성되는 제1 디코딩된 로우 어드레스 신호(DRA01)에 기초하여, 뱅크(BANK01)의 디코딩된 로우 어드레스 드라이버는 제1 워드라인 인에이블 신호를 생성하여 메모리 셀 어레이(MCA01)에 대한 액세스를 구현할 수 있고, 인터페이스 영역(INT05)에서 생성되는 제2 디코딩된 로우 어드레스 신호(DRA02)에 기초하여, 뱅크(BANK05)의 디코딩된 로우 어드레스 드라이버는 제2 워드라인 인에이블 신호를 생성하여 메모리 셀 어레이(MCA05)에 대한 액세스를 구현할 수 있다.
도 2는 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 2를 참조하면, 일 실시 예에 따른 메모리 장치(2)는, 서로 인접하도록 배치된 복수의 뱅크들 사이에 공유 영역(SA)을 더 포함한다는 점이 도 1의 메모리 장치(1)와 다르다. 또한, 복수의 뱅크는 PBR 동작을 수행할 수 있고, PBR 동작을 동시에 수행하는 2 개의 뱅크가 서로 인접하도록 배치된다는 점이 다르다. 즉, 공유 영역(SA)은 복수의 뱅크 중 PBR 동작을 동시에 수행하는 2 개의 뱅크 사이(예를 들어 뱅크(BANK01)와 뱅크(BANK02) 사이)에 정의될 수 있다.
구체적으로, 뱅크(BANK01)는 메모리 셀 어레이(MCA01) 및 칼럼 디코더 영역(CD01)을 포함하고, 뱅크(BANK02)는 메모리 셀 어레이(MCA02) 및 칼럼 디코더 영역(CD02)을 포함하고, 뱅크(BANK01)와 뱅크(BANK02) 사이에 정의되는 공유 영역(SA)에는 로우 디코더 영역(RD01) 및 인터페이스 영역(INT01)을 포함할 수 있다. 여기서 로우 디코더 영역(RD01) 및 인터페이스 영역(INT01)은 뱅크(BANK01) 및 뱅크(BANK02)가 서로 공유할 수 있다.
본 실시 예에서, 어드레스 레지스터(10)는 뱅크(BANK01) 및 뱅크(BANK02)가 공유하는 단일의 로우 어드레스 신호(RA1)를 뱅크(BANK01, BANK02)에 제공할 수 있다. 이에 따라 뱅크(BANK01)의 디코딩된 로우 어드레스 드라이버는, 인터페이스 영역(INT01)에서 생성되는 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기초하여 제1 워드라인 인에이블 신호를 생성하여 메모리 셀 어레이(MCA01)에 대한 액세스를 구현할 수 있고, 뱅크(BANK02)의 디코딩된 로우 어드레스 드라이버도 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기초하여 제2 워드라인 인에이블 신호를 생성하여 메모리 셀 어레이(MCA02)에 대한 액세스를 구현할 수 있다. 즉, 뱅크(BANK01) 및 뱅크(BANK02)는 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기반하여 각각의 메모리 셀 어레이(MCA01, MCA02)의 워드라인을 활성화할 수 있다.
본 실시 예에서, 뱅크(BANK01) 및 뱅크(BANK02)는 각각 칼럼 디코더 영역(CD01) 및 칼럼 디코더 영역(CD02)을 개별적으로 구비하므로, 칼럼 디코더 영역은 서로 공유하지 않을 수 있다.
본 실시 예에 따르면, 도 1의 실시 예와 대비하여, 2 개의 뱅크 사이에서 디코딩된 로우 어드레스가 병합된(merged) 구조를 이용하여 워드라인을 활성화함으로써, 인터페이스 영역에 형성되는 디코딩된 로우 어드레스 래치(decoded row address latch)의 면적을 절반으로 줄일 수 있으며, 디코딩된 로우 어드레스 신호를 생성하는 인터페이스 영역의 면적 또한 절반으로 줄일 수 있다. 또한, 로우 디코더 내의 디코딩된 로우 어드레스 라인들(decoded row address line)도 병합되어 디코딩된 로우 어드레스 라인의 개수 역시 절반으로 줄일 수 있을 뿐 아니라, 리프레시 동작을 수행함에 있어서 디코딩된 로우 어드레스 토글(decoded row address toggle)에 의한 전류를 절반으로 감소하는 효과를 얻을 수 있다.
이와 같이 PBR 페어 뱅크를 인접하게 배치하고 이들 사이의 공유 영역(SA)의 제어를 구현하기 위해 디코딩된 로우 어드레스 드라이버와 워드라인 드라이버의 타이밍을 제어하는 방법에 대하여는 도 5와 관련하여 후술하도록 한다. 이하에서는 디코딩된 로우 어드레스 드라이버를 DRA 드라이버로도 표시할 수 있다.
도 3은 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 3을 참조하면, 일 실시 예에 따른 메모리 장치는 인터페이스 영역(12), 복수의 DRA 드라이버(20, 21), 복수의 워드라인 드라이버(22, 23) 및 복수의 메모리 셀 어레이(24, 25)를 포함할 수 있다. 여기서, 인터페이스 영역(12), 복수의 DRA 드라이버(20, 21) 및 복수의 워드라인 드라이버(22, 23)는 도 2와 관련하여 전술한 공유 영역(SA) 내에 형성되는 회로들일 수 있다.
DRA 드라이버(20)는, 인터페이스 영역(12)으로부터 제공받은 단일의 디코딩된 로우 어드레스 신호(DRA01) 및 활성화 신호(PNWR01)와, 디코딩된 로우 어드레스의 코딩에 따라 인에이블되고 프리차지 신호에 따라 디스에이블되는 블록 액세스 신호(PDPXIP01)에 기반하여 워드라인 인에이블 신호(PNWEIB01)를 생성할 수 있다. 구현 방식에 따라, 몇몇 실시 예에서, 블록 액세스 신호는 신호(PDPXIPD01)를 추가로 포함할 수 있다.
워드라인 드라이버(22)는 워드라인 인에이블 신호(PNWEIB01)에 기반하여 워드라인 구동 신호(WL01)를 생성할 수 있고, 워드라인 구동 신호(WL01)는 로우 디코더에 전달되어 메모리 셀 어레이(24) 내에서 워드라인을 특정하기 위해 사용될 수 있다.
몇몇 실시 예에서, DRA 드라이버(20)는, 워드라인 인에이블 신호(PNWEIB01)를 생성하는 것과 유사하게, 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기반하여 제1 워드라인 부스팅 신호(PXIB01) 및 제2 워드라인 부스팅 신호(PXID01)를 생성할 수 있다. 이 경우, 워드라인 드라이버(22)는 워드라인 인에이블 신호(PNWEIB01), 제1 워드라인 부스팅 신호(PXIB01) 및 제2 워드라인 부스팅 신호(PXID01)의 코딩에 따라 하나의 워드라인 구동 신호(WL01)를 생성할 수 있다.
한편, DRA 드라이버(20)는, 인터페이스 영역(12)으로부터 제공받은 단일의 디코딩된 로우 어드레스 신호(DRA01) 및 활성화 신호(PNWR02)와, 디코딩된 로우 어드레스의 코딩에 따라 인에이블되고 프리차지 신호에 따라 디스에이블되는 블록 액세스 신호(PDPXIP02)에 기반하여 워드라인 인에이블 신호(PNWEIB02)를 생성할 수 있다. 구현 방식에 따라, 몇몇 실시 예에서, 블록 액세스 신호는 신호(PDPXIPD02)를 추가로 포함할 수 있다.
워드라인 드라이버(22)는 워드라인 인에이블 신호(PNWEIB02)에 기반하여 워드라인 구동 신호(WL02)를 생성할 수 있고, 워드라인 구동 신호(WL02)는 로우 디코더에 전달되어 메모리 셀 어레이(25) 내에서 워드라인을 특정하기 위해 사용될 수 있다.
몇몇 실시 예에서, DRA 드라이버(20)는, 워드라인 인에이블 신호(PNWEIB02)를 생성하는 것과 유사하게, 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기반하여 제3 워드라인 부스팅 신호(PXIB02) 및 제4 워드라인 부스팅 신호(PXID02)를 생성할 수 있다. 이 경우, 워드라인 드라이버(22)는 워드라인 인에이블 신호(PNWEIB02), 제3 워드라인 부스팅 신호(PXIB02) 및 제4 워드라인 부스팅 신호(PXID02)의 코딩에 따라 하나의 워드라인 구동 신호(WL02)를 생성할 수 있다.
즉, 메모리 셀 어레이(24) 및 메모리 셀 어레이(25)에 대한 액세스는 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기반하여 수행될 수 있다.
몇몇 실시 예에서, DRA 드라이버(20)는 워드라인 인에이블 신호(PNWEIB01)를 생성하고, 제1 시간 구간 후속의 제2 시간 구간에서 워드라인 인에이블 신호(PNWEIB02)를 생성할 수 있다. 이에 따라, 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기반하여 메모리 셀 어레이(24)에 대한 액세스와 메모리 셀 어레이(25)에 대한 액세스가 순차로 수행될 수 있으며, 그 순서는 예를 들어 활성화 커맨드(ACT)의 발생 순서에 따라 결정될 수 있다.
즉, PBR 페어 뱅크에 해당하는 2 개의 뱅크 중 하나의 뱅크에 포함된 메모리 셀 어레이(24)는 제1 시간 구간에서 워드라인 인에이블 신호(PNWEIB01)에 기반하여 액세스되고, 상기 2 개의 뱅크 중 다른 하나의 뱅크에 포함된 메모리 셀 어레이(25)는 제1 시간 구간 후속의 제2 시간 구간에서 워드라인 인에이블 신호(PNWEIB02)에 기반하여 액세스되도록 구현될 수 있다.
도 4는 일 실시 예에 따른 디코딩된 로우 어드레스 드라이버를 나타낸 도면이다.
도 4를 참조하면, 일 실시 예에 따른 디코딩된 로우 어드레스 드라이버는, 블록 액세스 신호(PDPXIP), 디코딩된 로우 어드레스 신호(DRA345, DRA678) 및 활성화 신호(PNWR)를 인가받아 풀 다운(pull-down)을 수행하는 트랜지스터들을 포함하는 풀 다운 네트워크(pull-down network)와, 블록 액세스 신호(PDPXIPD)를 인가받아 프리차지 동작을 트리거하는 프리차지 트랜지스터(PCG) 및 워드라인 인에이블 신호(PNWEIB)를 최종적으로 출력하는 반전 회로를 포함할 수 있다. 이에 따라, 풀 다운 네트워크의 신호가 인에이블인 경우, 워드라인 인에이블 신호(PNWEIB)는 로우 인에이블 상태일 수 있다. 한편, 프리차지 트랜지스터(PCG)가 턴 온되는 경우에는 워드라인 인에이블 신호(PNWEIB)가 디스에이블될 수 있다.
또한, 디코딩된 로우 어드레스 드라이버는, 풀 다운 네트워크의 신호의 상태가 변경되는 경우에도 워드라인 인에이블 신호(PNWEIB)의 상태를 래치하기 위한 키퍼 회로(Keeper)를 더 포함할 수 있다.
이와 같이 생성된 워드라인 인에이블 신호(PNWEIB)는 서브 워드라인 블록(Sub Wordline Block, SWB)에서 워드라인 부스팅 신호(PXID, PXIB)과 함께 이용되어 워드라인 구동 신호(WL)를 출력하기 위해 사용될 수 있다. 워드라인 부스팅 신호(PXID, PXIB) 역시 도 4에 도시된 회로와 유사한 원리의 회로를 통해 생성될 수 있다.
도 4에 도시된 회로는 디코딩된 로우 어드레스 드라이버의 일 구현 예를 나타낸 것에 불과하며, 구체적인 구현 목적 및 구현 환경에 따라 세부 구현 사항들은 변경될 수 있다.
도 5는 일 실시 예에 따른 메모리 장치의 동작 방법을 나타낸 도면이다.
도 5를 참조하면, 일 실시 예에 따른 메모리 장치의 동작 방법은, 제1 뱅크에 대한 제1 활성화 커맨드(ACT(GOA))에 따라, 단일의 디코딩된 로우 어드레스 신호(DRA)가 활성화되는 단계; 단일의 디코딩된 로우 어드레스 신호(DRA), 제1 블록 액세스 신호(PDPXIP01) 및 제1 활성화 신호(PNWR01)에 기반하여 제1 워드라인 인에이블 신호(PNWEIB01)를 생성하는 단계; 제1 뱅크와 PBR 동작을 동시에 수행하는 제2 뱅크에 대한 제2 활성화 커맨드(ACT(G2A))에 따라, 단일의 디코딩된 로우 어드레스 신호(DRA)가 활성화되는 단계; 및 단일의 디코딩된 로우 어드레스 신호(DRA), 제2 블록 액세스 신호(PDPXIP02) 및 제2 활성화 신호(PNWR02)에 기반하여 제2 워드라인 인에이블 신호(PNWEIB02)를 생성하는 단계를 포함할 수 있다.
구체적으로, 시점(t0)에서 제1 활성화 커맨드(ACT(GOA))가 발생하고 시점(t1)에서 단일의 디코딩된 로우 어드레스 신호(DRA)가 활성화될 수 있다. 이 때 활성화된 단일의 디코딩된 로우 어드레스 신호(DRA)는 제1 뱅크에 대한 디코딩된 로우 어드레스 신호에 관한 정보를 포함할 수 있다. 단일의 디코딩된 로우 어드레스 신호(DRA)가 활성화된 후, 시점(t2)에서 제1 블록 액세스 신호(PDPXIP01)가 활성화될 수 있는데, 제1 블록 액세스 신호(PDPXIP01)는 각 뱅크 별로 분리된 신호로서 로우 디코더 내에서 블록 액세스 여부에 따라 인에이블되거나 프리차지를 위해 디스에이블되도록 구현될 수 있다. 이후 시점(t3)에서 제1 활성화 신호(PNWR01)가 활성화되고, 제1 워드라인 인에이블 신호(PNWEIB01)가 활성화될 수 있다. 몇몇 실시 예에서, 구현 방식에 따라 제1 활성화 신호(PNWR01)가 활성화되고, 제1 워드라인 인에이블 신호(PNWEIB01)가 활성화되는 시점은 시점(t2)이 될 수도 있다.
이후, 제1 워드라인 인에이블 신호(PNWEIB01)가 충분히 인에이블될 시간을 확보할 수 있도록 설정된 시간(tRRD) 후에, 시점(t4)에서 제2 활성화 커맨드(ACT(G2A))가 발생하고 시점(t5)에서 단일의 디코딩된 로우 어드레스 신호(DRA)가 활성화될 수 있다. 이 때 활성화된 단일의 디코딩된 로우 어드레스 신호(DRA)는 제2 뱅크에 대한 디코딩된 로우 어드레스 신호에 관한 정보를 포함할 수 있다.
특히, 제2 활성화 커맨드(ACT(G2A))가 발생한 후 시점(t5)에 제1 활성화 신호(PNWR01)는 비활성화될 수 있다. 이와 같은 동작으로 디코딩된 로우 어드레스가 비정상적으로 샘플링되는 것을 방지할 수 있다.
단일의 디코딩된 로우 어드레스 신호(DRA)가 활성화된 후, 시점(t6)에서 제2 블록 액세스 신호(PDPXIP02)가 활성화될 수 있다. 이후 시점(t7)에서 제2 활성화 신호(PNWR02)가 활성화되고, 제2 워드라인 인에이블 신호(PNWEIB02)가 활성화될 수 있다. 몇몇 실시 예에서, 구현 방식에 따라 제2 활성화 신호(PNWR02)가 활성화되고, 제2 워드라인 인에이블 신호(PNWEIB02)가 활성화되는 시점은 시점(t6)이 될 수도 있다.
즉, 본 실시 예에서, 제1 활성화 신호(PNWR01)는 제2 커맨드(ACT)가 발생한 경우 비활성화될 수 있다. 즉, 하나의 뱅크에 대한 활성화 신호(PNWR01)는 다른 하나의 뱅크에 대한 활성화 커맨드(ACT)가 발생한 경우 비활성화될 수 있다. 또한, 제2 활성화 신호(PNWR02)는 제1 활성화 신호(PNWR01)가 비활성화된 후 활성화될 수 있다. 즉, 다른 하나의 뱅크에 대한 활성화 신호(PNWR02)는 하나의 뱅크에 대한 활성화 신호(PNWR01)가 비활성화된 후 활성화될 수 있다.
한편, 본 실시 예에서, 제1 뱅크는, 제2 뱅크에 대한 활성화 신호(PNWR02)가 활성화되어 있는 중에 발생한 프리차지 커맨드(PCG)에 의해 프리차지를 수행할 수 있다. 구체적으로, 시점(t8)에서 프리차지 커맨드(PCG)는 제2 뱅크에 대한 활성화 신호(PNWR02)가 활성화되어 있는 중에 발생할 수 있고, 제1 뱅크는 시점(t9)에 프리차지를 수행할 수 있다.
이와 같은 예시적인 방법에 따라, 인접하게 배치된 PBR 페어 뱅크들 사이의 공유 영역(SA)의 제어가 구현될 수 있다.
도 6은 일 실시 예에 따른 메모리 장치를 나타낸 도면이다.
도 6을 참조하면, 일 실시 예에 따른 메모리 장치는 인터페이스 영역(12)ㄴ, 단일의 DRA 드라이버(20A), 단일의 워드라인 드라이버(22A) 및 복수의 메모리 셀 어레이(24, 26)를 포함할 수 있다. 여기서, DRA 드라이버(20A) 및 워드라인 드라이버(22)는 도 2와 관련하여 전술한 공유 영역(SA) 내에 형성되는 회로들일 수 있다. 도 3의 실시 예와 다른 점은, DRA 드라이버(20A) 및 워드라인 드라이버(22A)가 단일 회로로 구현되고, 활성화 신호(PNWR01)가 타이밍을 달리하여 단일 신호로 사용된다는 점이다. 본 실시 예를 구현하기 위해, 도 4와 관련하여 전술한 DRA 드라이버의 회로 구성은 적절하게 변경될 수 있다.
DRA 드라이버(20A)는, 인터페이스 영역(10)으로부터 제공받은 단일의 디코딩된 로우 어드레스 신호(DRA01) 및 단일의 활성화 신호(PNWR01)와, 디코딩된 로우 어드레스의 코딩에 따라 인에이블되고 프리차지 신호에 따라 디스에이블되는 블록 액세스 신호(PDPXIP01, PDPXIP02)에 기반하여 워드라인 인에이블 신호(PNWEIB01, PNWEIB01)를 각각 생성할 수 있다. 구현 방식에 따라, 몇몇 실시 예에서, 블록 액세스 신호는 신호(PDPXIPD01, PDPXIPD02)를 추가로 포함할 수 있다.
워드라인 드라이버(22A)는 각각의 워드라인 인에이블 신호(PNWEIB01, PNWEIB02)에 기반하여 워드라인 구동 신호(WL01, WL02)를 생성할 수 있고, 워드라인 구동 신호(WL01, WL02)는 로우 디코더에 각각 전달되어 메모리 셀 어레이(24) 및 메모리 셀 어레이(25) 내에서 워드라인을 특정하기 위해 사용될 수 있다.
즉, 메모리 셀 어레이(24) 및 메모리 셀 어레이(25)에 대한 액세스는 단일의 디코딩된 로우 어드레스 신호(DRA01) 및 타이밍이 조정된 단일의 활성화 신호(PNWR01)에 기반하여 수행될 수 있다.
몇몇 실시 예에서, DRA 드라이버(20a)는, 워드라인 인에이블 신호(PNWEIB01, PNWEIB02)를 생성하는 것과 유사하게, 단일의 디코딩된 로우 어드레스 신호(DRA01)에 기반하여 워드라인 부스팅 신호(PXIB01, PXID01, PXIB02, PXID02)를 생성할 수 있다. 이 경우, 워드라인 드라이버(22a)는 워드라인 인에이블 신호(PNWEIB01) 및 워드라인 부스팅 신호(PXIB01, PXID01)의 코딩에 따라 하나의 워드라인 구동 신호(WL01)를 생성하고, 워드라인 인에이블 신호(PNWEIB02) 및 워드라인 부스팅 신호(PXIB02, PXID02)의 코딩에 따라 다른 하나의 워드라인 구동 신호(WL02)를 생성할 수 있다.
구체적으로, DRA 드라이버(20)는 활성화 신호(PNWR01)를 활성화한 상태에서 워드라인 인에이블 신호(PNWEIB01)를 생성하고, 활성화 신호(PNWR01)를 비활성화 했다가, 이후 활성화 신호(PNWR01)를 다시 활성화한 상태에서 워드라인 인에이블 신호(PNWEIB02)를 생성할 수 있다.
도 7은 일 실시 예에 따른 컴퓨팅 시스템을 나타낸 도면이다.
도 7을 참조하면, 일 실시 예에 따른 컴퓨팅 시스템(300)은 본 명세서에 설명되는 실시 예들에 따른 메모리 장치를 포함하는 컴퓨팅 디바이스, 예를 들어, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 다른 전자 디바이스일 수 있다. 컴퓨팅 시스템(300)은 프로세서(310)를 포함하고, 이는 컴퓨팅 시스템(300)에 대한 처리, 동작 관리 및 명령어들의 실행을 제공할 수 있다. 프로세서(310)는 임의의 타입의 마이크로프로세서, CPU(Central Processing Unit), 프로세싱 코어, 또는 컴퓨팅 시스템(300)에 대한 프로세싱을 제공하는 다른 프로세싱 하드웨어를 포함할 수 있다. 프로세서(310)는 컴퓨팅 시스템(300)의 전체 동작을 제어하며, 하나 이상의 프로그래머블 범용 또는 특수-목적 마이크로프로세서들, DSP들(Digital Signal Processors), 프로그래머블 제어기들, ASIC들(Application Specific Integrated Circuits), PLD들(Programmable Logic Devices), 또는 이와 유사한 것, 또는 이러한 디바이스들의 조합일 수 있거나, 또는 이들을 포함할 수 있다.
메모리 서브시스템(320)은, 컴퓨팅 시스템(300)의 메인 메모리를 나타내며, 프로세서(310)에 의해 실행될 코드, 또는 루틴을 실행할 경우 사용될 데이터 값들에 대한 임시 스토리지를 제공할 수 있다. 메모리 서브시스템(320)은 ROM(Read-Only Memory), 플래시 메모리, 하나 이상의 다양한 RAM(Random Access Memory), 또는 다른 메모리 장치들과 같은 하나 이상의 메모리 장치들, 또는 이러한 디바이스들의 조합을 포함할 수 있다. 메모리 서브시스템(320)은, 특히, 컴퓨팅 시스템(300) 내의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(Operating System)(326)를 저장 및 호스팅할 수 있다. 추가로, 다른 명령어들(328)은 메모리 서브시스템(320)에 저장되고 이로부터 실행되어 컴퓨팅 시스템(300)의 로직 및 프로세싱을 제공할 수 있다. OS(326) 및 명령어들(328)은 프로세서(310)에 의해 실행될 수 있다.
메모리 서브시스템(320)은 메모리 장치(322)를 포함하고, 여기서 메모리 장치는 데이터, 명령어들, 프로그램들, 또는 기타 아이템들을 저장할 수 있다. 일 실시 예에서, 메모리 서브시스템은 메모리 컨트롤러(324)를 포함하고, 메모리 장치(322)에 대해 커맨드들을 생성하고 발행하는 스케줄러를 포함할 수 있다. 여기서, 메모리 장치(322)는 도 1 내지 도 6을 참조하여 전술한 메모리 장치들에 대응할 수 있다.
프로세서(310) 및 메모리 서브시스템(320)은 버스/버스 시스템(370)에 연결될 수 있다. 버스(370)는, 적절한 브릿지들, 어댑터들 및/또는 제어기들에 의해 접속되는, 임의의 하나 이상의 별도의 물리적 버스들, 통신 라인들/인터페이스들, 및/또는 점-대-점 접속들을 나타내는 추상적 개념에 해당할 수 있다. 따라서, 버스(370)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(Industry Standard Architecture) 버스, SCSI(Small Computer System Interface) 버스, USB(Universal Serial Bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(통상적으로 "Firewire"라 함) 중 하나 이상을 포함할 수 있다. 버스(370)의 버스들은 또한 네트워크 인터페이스(340) 내의 인터페이스들에 대응할 수 있다.
컴퓨팅 시스템(300)은 또한 버스(370)에 연결되는 하나 이상의 I/O(Input/Output) 인터페이스(들)(330), 네트워크 인터페이스(340), 하나 이상의 내부 대용량 스토리지 디바이스(들)(350), 및 주변기기 인터페이스(360)를 포함할 수 있다. I/O 인터페이스(330)는 이를 통해 사용자가 컴퓨팅 시스템(300)과 상호작용하는 하나 이상의 인터페이스 컴포넌트들(예를 들어, 비디오, 오디오 및/또는 영숫자 인터페이싱)을 포함할 수 있다. 네트워크 인터페이스(340)는 하나 이상의 네트워크들을 통해 원격 디바이스들(예를 들어, 서버들, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 컴퓨팅 시스템(300)에 제공한다. 네트워크 인터페이스(340)는 이더넷(Ethernet) 어댑터, 무선 상호접속 컴포넌트들, USB(Universal Serial Bus), 또는 다른 유선 또는 무선 표준들 기반의 또는 사설 인터페이스들을 포함할 수 있다.
스토리지(350)는, 하나 이상의 자기, 고체 상태, 또는 광학 기반의 디스크들, 또는 그 조합과 같은, 비휘발성 방식으로 대량의 데이터를 저장하는 임의의 종래의 매체일 수 있거나 이를 포함할 수 있다. 스토리지(350)는 코드 또는 명령어들 및 데이터(352)를 지속 상태로 보유할 수 있다. 스토리지(350)는 포괄적으로 "메모리"인 것으로 간주될 수 있지만, 메모리(320)는 프로세서(310)에 명령어들을 제공하는 실행 또는 동작 메모리이다. 스토리지(350)는 비휘발성인 반면에, 메모리(320)는 휘발성 메모리를 포함할 수 있다.
주변기기 인터페이스(360)는 위에 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 일반적으로 컴퓨팅 시스템(300)에 종속적으로 접속하는 디바이스들을 말한다. 종속적 접속은, 동작이 실행되며 사용자가 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 컴퓨팅 시스템(300)이 제공하는 것이다.
도 8은 일 실시 예에 따른 그래픽 시스템을 나타낸 도면이다.
도 8을 참조하면, 그래픽 시스템(400)은 그래픽 프로세서(410) 및 복수의 DRAM 장치들(420 내지 424)을 포함할 수 있다. 그래픽 프로세서(410)는 이미지 정보를 처리하기 위한 다양한 연산 동작을 수행하도록 구성될 수 있다. 그래픽 프로세서(410)는 복수의 채널들(CH1~CHi)을 통해 복수의 DRAM 장치들(420 내지 424)과 연결될 수 있다. 예시적으로, 복수의 채널들(CH1~CHi) 각각은 GDDR(Graphic Double Data Rate) 인터페이스에 기반된 통신 채널일 수 있다. 여기서, 복수의 DRAM 장치들(420 내지 424) 각각은 도 1 내지 도 6을 참조하여 전술한 메모리 장치들에 대응할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. PBR(Per-Bank Refresh) 동작을 수행하는 복수의 뱅크; 및
    상기 복수의 뱅크 중 상기 PBR 동작을 동시에 수행하는 2 개의 뱅크에, 상기 2 개의 뱅크가 공유하는 단일의 로우 어드레스(Row Address, RA) 신호를 제공하는 어드레스 레지스터를 포함하고,
    상기 2 개의 뱅크는, 상기 단일의 로우 어드레스 신호에 기반하여 생성된 단일의 디코딩된 로우 어드레스 신호에 기반하여 각각의 메모리 셀 어레이의 워드라인을 활성화하는,
    메모리 장치.
  2. 제1항에 있어서,
    상기 PBR 동작을 동시에 수행하는 상기 2 개의 뱅크는 서로 인접하도록 배치되는, 메모리 장치.
  3. 제1항에 있어서,
    상기 2 개의 뱅크는 서로 공유하는 로우 디코더 영역 및 인터페이스 영역을 포함하는, 메모리 장치.
  4. 제3항에 있어서,
    상기 로우 디코더 영역은 디코딩된 로우 어드레스 드라이버(DRA driver)를 포함하고,
    상기 디코딩된 로우 어드레스 드라이버는, 상기 인터페이스 영역으로부터 제공받은 상기 단일의 디코딩된 로우 어드레스 신호 및 활성화 신호와, 블록 액세스 신호에 기반하여 워드라인 인에이블 신호를 생성하는, 메모리 장치.
  5. 제4항에 있어서,
    상기 디코딩된 로우 어드레스 드라이버는 제1 시간 구간에서 상기 2 개의 뱅크 중 하나의 뱅크에 대해 상기 워드라인 인에이블 신호를 생성하고, 상기 제1 시간 구간 후속의 제2 시간 구간에서 상기 2 개의 뱅크 중 다른 하나의 뱅크에 상기 워드라인 인에이블 신호를 생성하는, 메모리 장치.
  6. 제5항에 있어서,
    상기 하나의 뱅크에 대한 활성화 신호는 상기 다른 하나의 뱅크에 대한 활성화 커맨드가 발생한 경우 비활성화되는, 메모리 장치.
  7. 제6항에 있어서,
    상기 다른 하나의 뱅크에 대한 활성화 신호는 상기 하나의 뱅크에 대한 활성화 신호가 비활성화된 후 활성화되는, 메모리 장치.
  8. 제7항에 있어서,
    상기 하나의 뱅크는, 상기 다른 하나의 뱅크에 대한 활성화 신호가 활성화되어 있는 중에 발생한 프리차지 커맨드에 의해 프리차지를 수행하는, 메모리 장치.
  9. 제4항에 있어서,
    상기 로우 디코더 영역은 워드라인 드라이버를 더 포함하고,
    상기 워드라인 드라이버는, 상기 워드라인 인에이블 신호에 기반하여 워드라인 구동 신호를 생성하는, 메모리 장치.
  10. 제3항에 있어서,
    상기 2 개의 뱅크는 서로 공유하지 않는 각각의 칼럼 디코더 영역을 포함하는, 메모리 장치.
  11. 서로 공유하는 로우 디코더 영역 및 인터페이스 영역을 포함하는 2 개의 뱅크; 및
    상기 2 개의 뱅크에 단일의 로우 어드레스 신호를 제공하는 어드레스 레지스터를 포함하고,
    상기 로우 디코더 영역은, 상기 단일의 로우 어드레스 신호에 기반하여 생성된 단일의 디코딩된 로우 어드레스 신호에 기반하여 워드라인 인에이블 신호를 생성하는 디코딩된 로우 어드레스 드라이버를 포함하고,
    상기 2 개의 뱅크 중 하나의 뱅크에 포함된 제1 메모리 셀 어레이는 제1 시간 구간에서 상기 워드라인 인에이블 신호에 기반하여 액세스되고, 상기 2 개의 뱅크 중 다른 하나의 뱅크에 포함된 제2 메모리 셀 어레이는 상기 제1 시간 구간 후속의 제2 시간 구간에서 상기 워드라인 인에이블 신호에 기반하여 액세스되는,
    메모리 장치.
  12. 제11항에 있어서,
    상기 디코딩된 로우 어드레스 드라이버는, 상기 단일의 디코딩된 로우 어드레스 신호 및 활성화 신호와, 블록 액세스 신호에 기반하여 상기 워드라인 인에이블 신호를 생성하는, 메모리 장치.
  13. 제12항에 있어서,
    상기 하나의 뱅크에 대한 활성화 신호는 상기 다른 하나의 뱅크에 대한 활성화 커맨드가 발생한 경우 비활성화되는, 메모리 장치.
  14. 제13항에 있어서,
    상기 다른 하나의 뱅크에 대한 활성화 신호는 상기 하나의 뱅크에 대한 활성화 신호가 비활성화된 후 활성화되는, 메모리 장치.
  15. 제14항에 있어서,
    상기 하나의 뱅크는, 상기 다른 하나의 뱅크에 대한 활성화 신호가 활성화되어 있는 중에 발생한 프리차지 커맨드에 의해 프리차지를 수행하는, 메모리 장치.
  16. 제11항에 있어서,
    상기 로우 디코더 영역은 워드라인 드라이버를 더 포함하고,
    상기 워드라인 드라이버는, 상기 워드라인 인에이블 신호에 기반하여 워드라인 구동 신호를 생성하는, 메모리 장치.
  17. 제11항에 있어서,
    상기 2 개의 뱅크는 서로 공유하지 않는 각각의 칼럼 디코더 영역을 포함하는, 메모리 장치.
  18. 제1 뱅크에 대한 제1 활성화 커맨드에 따라, 단일의 디코딩된 로우 어드레스 신호가 활성화되는 단계;
    상기 단일의 디코딩된 로우 어드레스 신호, 제1 블록 액세스 신호 및 제1 활성화 신호에 기반하여 제1 워드라인 인에이블 신호를 생성하는 단계;
    상기 제1 뱅크와 PBR 동작을 동시에 수행하는 제2 뱅크에 대한 제2 활성화 커맨드에 따라, 상기 단일의 디코딩된 로우 어드레스 신호가 활성화되는 단계; 및
    상기 단일의 디코딩된 로우 어드레스 신호, 제2 블록 액세스 신호 및 제2 활성화 신호에 기반하여 제2 워드라인 인에이블 신호를 생성하는 단계를 포함하는
    메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 활성화 신호는 상기 제2 커맨드가 발생한 경우 비활성화되는, 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 제2 활성화 신호는 상기 제1 활성화 신호가 비활성화된 후 활성화되는, 메모리 장치의 동작 방법.
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