JP2001143467A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- command
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Abstract
(57)【要約】
【課題】 クロック非同期型ＤＲＡＭを利用して、多バ
ンク構成のクロック同期型ＤＲＡＭを実現することによ
り、開発期間の短縮化を可能とする半導体記憶装置を提
供すること。 【解決手段】 クロック同期型ＤＲＡＭ１は、コマンド
デコード回路２と、アクセス制御回路３と、それぞれク
ロック非同期型ＤＲＡＭで構成された複数のバンク０〜
バンクｎを有する。コマンドデコード回路２は、クロッ
ク同期型ＤＲＡＭのアクセスコマンドをデコードし、動
作モードを解読する。アクセス制御回路３は、コマンド
デコード回路２より動作モードの解読結果を受け取り、
これに従ってクロック非同期型ＤＲＡＭの制御を行う。
バンク０〜バンクｎの並列動作についても、どのように
並列動作させるかをコマンドデコード回路２で判断し、
それぞれのバンク０〜バンクｎへのアクセスをアクセス
制御回路３で行う。
ンク構成のクロック同期型ＤＲＡＭを実現することによ
り、開発期間の短縮化を可能とする半導体記憶装置を提
供すること。 【解決手段】 クロック同期型ＤＲＡＭ１は、コマンド
デコード回路２と、アクセス制御回路３と、それぞれク
ロック非同期型ＤＲＡＭで構成された複数のバンク０〜
バンクｎを有する。コマンドデコード回路２は、クロッ
ク同期型ＤＲＡＭのアクセスコマンドをデコードし、動
作モードを解読する。アクセス制御回路３は、コマンド
デコード回路２より動作モードの解読結果を受け取り、
これに従ってクロック非同期型ＤＲＡＭの制御を行う。
バンク０〜バンクｎの並列動作についても、どのように
並列動作させるかをコマンドデコード回路２で判断し、
それぞれのバンク０〜バンクｎへのアクセスをアクセス
制御回路３で行う。
Description
【０００１】
【発明の属する技術分野】この発明は、各種データの記
憶に用いられる半導体記憶装置に関する。
憶に用いられる半導体記憶装置に関する。
【０００２】
【従来の技術】近年、ダイナミック・ランダムアクセス
メモリ（以下、ＤＲＡＭ）の種類は、高速ページモード
やＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕｔ）モー
ド等の機能を持つクロック非同期型のＤＲＡＭから、ク
ロック同期型のシンクロナスＤＲＡＭ（以下、ＳＤＲＡ
Ｍ）に市場の需要が移行しつつある。このＳＤＲＡＭ
は、これまでのクロック非同期型ＤＲＡＭには無い、多
バンク構成を採用しており、転送速度の向上を実現して
いる。
メモリ（以下、ＤＲＡＭ）の種類は、高速ページモード
やＥＤＯ（Ｅｘｔｅｎｄｅｄ Ｄａｔａ Ｏｕｔ）モー
ド等の機能を持つクロック非同期型のＤＲＡＭから、ク
ロック同期型のシンクロナスＤＲＡＭ（以下、ＳＤＲＡ
Ｍ）に市場の需要が移行しつつある。このＳＤＲＡＭ
は、これまでのクロック非同期型ＤＲＡＭには無い、多
バンク構成を採用しており、転送速度の向上を実現して
いる。
【０００３】図４は、従来のＳＤＲＡＭのブロック構成
である。このＳＤＲＡＭ５１は、アドレス入力を行うた
めのアドレスバッファ５２、データ入出力を行うための
データ入出力バッファ５３、及びコマンド入力を行うた
めのコマンドデコード回路５４を有している。また、セ
ルからの読み出しデータを増幅したり、セルへの書込み
を行うためのＲｅａｄ／Ｗｒｉｔｅ アンプ（以下、Ｒ
／Ｗアンプ）５５により、セルからのデータ読み出しと
セルへのデータ書込みを行う。
である。このＳＤＲＡＭ５１は、アドレス入力を行うた
めのアドレスバッファ５２、データ入出力を行うための
データ入出力バッファ５３、及びコマンド入力を行うた
めのコマンドデコード回路５４を有している。また、セ
ルからの読み出しデータを増幅したり、セルへの書込み
を行うためのＲｅａｄ／Ｗｒｉｔｅ アンプ（以下、Ｒ
／Ｗアンプ）５５により、セルからのデータ読み出しと
セルへのデータ書込みを行う。
【０００４】セルの選択は、アドレスバッファ５２によ
り入力したアドレスに従ってアドレスデコーダ５６によ
り行う。また、セルブロックは複数に分割され、各々を
バンクとして扱い、クロックによる時分割でセルへの読
み出しや書込み動作を行う。コマンドデコード回路５４
では複数の動作モードのうちどの動作モードで動作する
かを解読し、この結果に従ってタイミング制御回路５７
がデータ入出力バッファ５３やＲ／Ｗアンプ５５、アド
レスデコーダ５６の制御を行うための信号を生成する。
り入力したアドレスに従ってアドレスデコーダ５６によ
り行う。また、セルブロックは複数に分割され、各々を
バンクとして扱い、クロックによる時分割でセルへの読
み出しや書込み動作を行う。コマンドデコード回路５４
では複数の動作モードのうちどの動作モードで動作する
かを解読し、この結果に従ってタイミング制御回路５７
がデータ入出力バッファ５３やＲ／Ｗアンプ５５、アド
レスデコーダ５６の制御を行うための信号を生成する。
【０００５】高速なクロック周波数に対応するため、ア
ドレスバッファ５２やデータ入出力バッファ５３、コマ
ンドデコード回路５４、タイミング制御回路５７、Ｒ／
Ｗアンプ５５等にはクロックを供給し、必要に応じてパ
イプライン処理を行う。このために、チップ内部にクロ
ックライン５８を設けている。このＳＤＲＡＭ制御回路
の技術としては、例えば特開平１０−２８３７７５号公
報に記載された「シンクロナスＤＲＡＭ」が知られてい
る。
ドレスバッファ５２やデータ入出力バッファ５３、コマ
ンドデコード回路５４、タイミング制御回路５７、Ｒ／
Ｗアンプ５５等にはクロックを供給し、必要に応じてパ
イプライン処理を行う。このために、チップ内部にクロ
ックライン５８を設けている。このＳＤＲＡＭ制御回路
の技術としては、例えば特開平１０−２８３７７５号公
報に記載された「シンクロナスＤＲＡＭ」が知られてい
る。
【０００６】
【発明が解決しようとする課題】ＳＤＲＡＭのような多
バンク構成のクロック同期型ＤＲＡＭを実現するために
は、高速なクロック周波数に対応するために、各回路を
クロック同期回路にしたり、必要に応じてパイプライン
処理を行う必要がある。このように、従来のクロック非
同期型ＤＲＡＭと回路構成が異なるため、新たに回路を
設計する必要があり、開発期間の長大化を招く問題があ
る。
バンク構成のクロック同期型ＤＲＡＭを実現するために
は、高速なクロック周波数に対応するために、各回路を
クロック同期回路にしたり、必要に応じてパイプライン
処理を行う必要がある。このように、従来のクロック非
同期型ＤＲＡＭと回路構成が異なるため、新たに回路を
設計する必要があり、開発期間の長大化を招く問題があ
る。
【０００７】この発明は、このような実状に鑑みてなさ
れたものであり、その目的とするところは、既に設計資
産としてあるクロック非同期型記憶装置を利用して、開
発期間の短縮を可能とする半導体記憶装置を提供するこ
とにある。
れたものであり、その目的とするところは、既に設計資
産としてあるクロック非同期型記憶装置を利用して、開
発期間の短縮を可能とする半導体記憶装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の半導体記憶装置の発明では、ク
ロツクに同期したアクセスコマンドをデコードする手段
と、所定の記憶容量を持つ記憶手段と、前記デコード手
段の出力信号に応じて、前記アクセスコマンドを実行す
るための制御信号を前記記憶手段に送出するアクセス制
御手段と、を備えたことを特徴とすることをその要旨と
する。
めに、請求項１に記載の半導体記憶装置の発明では、ク
ロツクに同期したアクセスコマンドをデコードする手段
と、所定の記憶容量を持つ記憶手段と、前記デコード手
段の出力信号に応じて、前記アクセスコマンドを実行す
るための制御信号を前記記憶手段に送出するアクセス制
御手段と、を備えたことを特徴とすることをその要旨と
する。
【０００９】このような構成によれば、クロック同期型
半導体記憶装置へのアクセスコマンドをクロック非同期
型半導体記憶装置への信号に変換し、クロック非同期型
半導体記憶装置を動作させることができる。その結果、
クロック非同期型半導体記憶装置でクロック同期型半導
体記憶装置を構成することが可能となる。また、請求項
２に記載の半導体記憶装置の発明では、クロツクに同期
したアクセスコマンドをデコードする手段と、所定の記
憶容量を持つ複数の記憶手段と、前記デコード手段の出
力信号に応じて、前記アクセスコマンドを実行するため
の制御信号を前記複数の記憶手段に送出するアクセス制
御手段と、を備えたことを特徴とすることをその要旨と
する。
半導体記憶装置へのアクセスコマンドをクロック非同期
型半導体記憶装置への信号に変換し、クロック非同期型
半導体記憶装置を動作させることができる。その結果、
クロック非同期型半導体記憶装置でクロック同期型半導
体記憶装置を構成することが可能となる。また、請求項
２に記載の半導体記憶装置の発明では、クロツクに同期
したアクセスコマンドをデコードする手段と、所定の記
憶容量を持つ複数の記憶手段と、前記デコード手段の出
力信号に応じて、前記アクセスコマンドを実行するため
の制御信号を前記複数の記憶手段に送出するアクセス制
御手段と、を備えたことを特徴とすることをその要旨と
する。
【００１０】このような構成によれば、クロック同期型
半導体記憶装置へのアクセスコマンドをクロック非同期
型半導体記憶装置への信号に変換し、クロック非同期型
半導体記憶装置を動作させることができる。また、複数
のクロック非同期型半導体記憶装置を制御することが可
能となる。その結果、クロック非同期型半導体記憶装置
で任意の容量のクロック同期型半導体記憶装置を構成す
ることが可能となる。
半導体記憶装置へのアクセスコマンドをクロック非同期
型半導体記憶装置への信号に変換し、クロック非同期型
半導体記憶装置を動作させることができる。また、複数
のクロック非同期型半導体記憶装置を制御することが可
能となる。その結果、クロック非同期型半導体記憶装置
で任意の容量のクロック同期型半導体記憶装置を構成す
ることが可能となる。
【００１１】また、請求項３に記載の半導体記憶装置の
発明では、前記アクセス制御手段は、複数の記憶手段の
インターリーブ動作を制御することを特徴とすることを
その要旨とする。このような構成によれば、複数のクロ
ック非同期型半導体記憶装置をインターリーブ制御する
ことにより、複数のクロック非同期型半導体記憶装置の
並列動作が可能となる。
発明では、前記アクセス制御手段は、複数の記憶手段の
インターリーブ動作を制御することを特徴とすることを
その要旨とする。このような構成によれば、複数のクロ
ック非同期型半導体記憶装置をインターリーブ制御する
ことにより、複数のクロック非同期型半導体記憶装置の
並列動作が可能となる。
【００１２】また、請求項４に記載の半導体記憶装置の
発明では、前記インターリーブ制御回路の出力信号に応
じて、前記アクセス制御手段は、前記記憶手段の制御信
号を出力する制御信号出力回路を有することを特徴とす
ることをその要旨とする。このような構成によれば、複
数のクロック非同期型半導体記憶装置の制御信号を出力
することが可能となる。
発明では、前記インターリーブ制御回路の出力信号に応
じて、前記アクセス制御手段は、前記記憶手段の制御信
号を出力する制御信号出力回路を有することを特徴とす
ることをその要旨とする。このような構成によれば、複
数のクロック非同期型半導体記憶装置の制御信号を出力
することが可能となる。
【００１３】また、請求項５に記載の半導体記憶装置の
発明では、前記インターリーブ制御回路の出力信号に応
じて、前記記憶手段の行選択に関連する動作を制御する
行系制御回路と、前記記憶手段の列選択に関連する動作
を制御する列系制御回路と、を有することを特徴とする
ことをその要旨とする。このような構成によれば、複数
のクロック非同期型半導体記憶装置を、行系と列系を分
離して動作を制御することが可能となる。
発明では、前記インターリーブ制御回路の出力信号に応
じて、前記記憶手段の行選択に関連する動作を制御する
行系制御回路と、前記記憶手段の列選択に関連する動作
を制御する列系制御回路と、を有することを特徴とする
ことをその要旨とする。このような構成によれば、複数
のクロック非同期型半導体記憶装置を、行系と列系を分
離して動作を制御することが可能となる。
【００１４】
【発明の実施の形態】本発明の半導体記憶装置の実施形
態を図面に基づいて説明する。図１は本発明の実施の形
態にかかる半導体記憶装置の構成を概略的に示すブロッ
ク図である。クロック同期型ＤＲＡＭ１は、コマンド入
力とアドレス入力及びデータ入出力を行うコマンドデコ
ード回路２と複数のクロック非同期型ＤＲＡＭへのアク
セスを行うアクセス制御回路３と、それぞれクロック非
同期型ＤＲＡＭで構成された複数のバンク０〜バンクｎ
を有する。
態を図面に基づいて説明する。図１は本発明の実施の形
態にかかる半導体記憶装置の構成を概略的に示すブロッ
ク図である。クロック同期型ＤＲＡＭ１は、コマンド入
力とアドレス入力及びデータ入出力を行うコマンドデコ
ード回路２と複数のクロック非同期型ＤＲＡＭへのアク
セスを行うアクセス制御回路３と、それぞれクロック非
同期型ＤＲＡＭで構成された複数のバンク０〜バンクｎ
を有する。
【００１５】コマンドデコード回路２は、クロック同期
型ＤＲＡＭのアクセスコマンドをデコードし、どの動作
モードでクロック同期型ＤＲＡＭ１を動作させるかを解
読する。アクセス制御回路３は、コマンドデコード回路
２より動作モードの判定結果を受け取り、これに従って
クロック非同期型ＤＲＡＭへのアクセス信号やアドレス
信号の出力、及びデータ入出力の制御を行う。
型ＤＲＡＭのアクセスコマンドをデコードし、どの動作
モードでクロック同期型ＤＲＡＭ１を動作させるかを解
読する。アクセス制御回路３は、コマンドデコード回路
２より動作モードの判定結果を受け取り、これに従って
クロック非同期型ＤＲＡＭへのアクセス信号やアドレス
信号の出力、及びデータ入出力の制御を行う。
【００１６】バンク０〜バンクｎの並列動作について
も、どのように並列動作させるかをコマンドデコード回
路２で判断し、それぞれのバンク０〜バンクｎへのアク
セスをアクセス制御回路３で行う。尚、クロック同期型
ＤＲＡＭ１が本発明の半導体記憶装置に相当する。ま
た、コマンドデコード回路２が本発明のクロックに同期
した所定の記憶容量を持つ記憶手段へのアクセスコマン
ドのデコード手段に相当する。また、アクセス制御回路
３が本発明の所定の記憶容量を持つ記憶手段へのアクセ
ス制御手段、または複数の所定の記憶容量を持つ記憶手
段へのアクセス制御手段に相当する。
も、どのように並列動作させるかをコマンドデコード回
路２で判断し、それぞれのバンク０〜バンクｎへのアク
セスをアクセス制御回路３で行う。尚、クロック同期型
ＤＲＡＭ１が本発明の半導体記憶装置に相当する。ま
た、コマンドデコード回路２が本発明のクロックに同期
した所定の記憶容量を持つ記憶手段へのアクセスコマン
ドのデコード手段に相当する。また、アクセス制御回路
３が本発明の所定の記憶容量を持つ記憶手段へのアクセ
ス制御手段、または複数の所定の記憶容量を持つ記憶手
段へのアクセス制御手段に相当する。
【００１７】図３はアクセス制御回路３の構成を概略的
に示すブロック図である。アクセス制御回路３は、バン
ク０〜バンクｎの並列動作を制御するインターリーブ制
御回路１１と、バンク０〜バンクｎの各々の制御信号を
出力する制御信号出力回路１２と、バンク０〜バンクｎ
の読み出しデータをラッチするデータラッチ回路１３を
有する。
に示すブロック図である。アクセス制御回路３は、バン
ク０〜バンクｎの並列動作を制御するインターリーブ制
御回路１１と、バンク０〜バンクｎの各々の制御信号を
出力する制御信号出力回路１２と、バンク０〜バンクｎ
の読み出しデータをラッチするデータラッチ回路１３を
有する。
【００１８】インターリーブ制御回路１１は、コマンド
デコード回路２で判断したバンク０〜バンクｎの並列動
作の方法を受け取り、この方法に従ってバンク０〜バン
クｎの制御信号を出力するよう制御信号出力回路１２を
制御する。制御信号出力回路１２は、行系制御回路１４
と列系制御回路１５とアドレスマルチプレクサ１６とを
有する。行系制御回路１４は、インターリーブ制御回路
１１の出力に従ってバンク０〜バンクｎをアクセスする
かプリチャージを行うかを判断し、／ＲＡＳ０〜／ＲＡ
Ｓｎの信号出力と行アドレスの制御を行う。列系制御回
路１５は、インターリーブ制御回路１１の出力に従って
バンク０〜バンクｎの読み出しを行うか書き込みを行う
かを判断し、／ＣＡＳ０〜／ＣＡＳｎと／ＷＥ０〜／Ｗ
Ｅｎと／ＯＥ０〜／ＯＥｎ、及びＤｉｎ０〜Ｄｉｎｎの
信号出力と列アドレスの制御を行う。アドレスマルチプ
レクサ１６は、行系制御回路１４の出力する行アドレス
と、列系制御回路１５の出力する列アドレスをマルチプ
レクスしてアドレス信号として出力する。
デコード回路２で判断したバンク０〜バンクｎの並列動
作の方法を受け取り、この方法に従ってバンク０〜バン
クｎの制御信号を出力するよう制御信号出力回路１２を
制御する。制御信号出力回路１２は、行系制御回路１４
と列系制御回路１５とアドレスマルチプレクサ１６とを
有する。行系制御回路１４は、インターリーブ制御回路
１１の出力に従ってバンク０〜バンクｎをアクセスする
かプリチャージを行うかを判断し、／ＲＡＳ０〜／ＲＡ
Ｓｎの信号出力と行アドレスの制御を行う。列系制御回
路１５は、インターリーブ制御回路１１の出力に従って
バンク０〜バンクｎの読み出しを行うか書き込みを行う
かを判断し、／ＣＡＳ０〜／ＣＡＳｎと／ＷＥ０〜／Ｗ
Ｅｎと／ＯＥ０〜／ＯＥｎ、及びＤｉｎ０〜Ｄｉｎｎの
信号出力と列アドレスの制御を行う。アドレスマルチプ
レクサ１６は、行系制御回路１４の出力する行アドレス
と、列系制御回路１５の出力する列アドレスをマルチプ
レクスしてアドレス信号として出力する。
【００１９】データラッチ回路１３は、バンク０〜バン
クｎの読み出しデータを保持し、このデータをコマンド
デコード回路を介してクロックに同期して外部に出力す
る。図２に本発明の実施形態にかかる半導体記憶装置の
コマンド入力に伴うアクセス制御回路とバンク（クロッ
ク非同期型ＤＲＡＭ）間の信号タイミングチャートの一
例を示す。クロック同期型ＤＲＡＭ１へは、クロックに
同期したコマンド入力、アドレス入力、及びデータ入出
力が行われる。コマンド入力は複数信号の電位の組み合
わせで与えられる。
クｎの読み出しデータを保持し、このデータをコマンド
デコード回路を介してクロックに同期して外部に出力す
る。図２に本発明の実施形態にかかる半導体記憶装置の
コマンド入力に伴うアクセス制御回路とバンク（クロッ
ク非同期型ＤＲＡＭ）間の信号タイミングチャートの一
例を示す。クロック同期型ＤＲＡＭ１へは、クロックに
同期したコマンド入力、アドレス入力、及びデータ入出
力が行われる。コマンド入力は複数信号の電位の組み合
わせで与えられる。
【００２０】一般的なＳＤＲＡＭでは、／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、及び／ＷＥの４つの信号の組み合わせで
コマンドが入力される。例えば、／ＣＳと／ＣＡＳが
“Ｌ”電位で、残り２つが“Ｈ”電位で与えられた場合
には、読み出しコマンドとなり、／ＲＡＳが“Ｈ”電位
で、残り３つが“Ｌ”電位の場合には書込みコマンドと
なる。
Ｓ、／ＣＡＳ、及び／ＷＥの４つの信号の組み合わせで
コマンドが入力される。例えば、／ＣＳと／ＣＡＳが
“Ｌ”電位で、残り２つが“Ｈ”電位で与えられた場合
には、読み出しコマンドとなり、／ＲＡＳが“Ｈ”電位
で、残り３つが“Ｌ”電位の場合には書込みコマンドと
なる。
【００２１】この例では、コマンド入力として読み出し
か書込みかの選択、及びバンクの選択が入力される。ま
た、アドレス入力としてコマンド入力によりアクセスす
るセルのアドレスが入力される。コマンドが書込みの場
合には、データ入力に書込みデータが入力される。コマ
ンドが読み出しの場合には、コマンド入力から所定のサ
イクル後に読み出しデータがデータ出力に出力される。
か書込みかの選択、及びバンクの選択が入力される。ま
た、アドレス入力としてコマンド入力によりアクセスす
るセルのアドレスが入力される。コマンドが書込みの場
合には、データ入力に書込みデータが入力される。コマ
ンドが読み出しの場合には、コマンド入力から所定のサ
イクル後に読み出しデータがデータ出力に出力される。
【００２２】サイクルＡにおいて、コマンド入力として
バンク０の選択と書込みコマンドが、アドレス入力とし
て行アドレスＸ０と列アドレスＹ０が、更にデータ入力
として書込みデータＶが入力される。コマンドデコード
回路２では、このコマンド入力をデコードし、バンク０
への書込みアクセスであると判定し、この判定結果をア
クセス制御回路３のインターリーブ制御回路１１へ伝達
する。また、コマンドデコード回路２はアドレス入力と
データ入力信号をラッチし、このラッチデータをアクセ
ス制御回路３の行系制御回路１４と列系制御回路１５へ
伝達する。
バンク０の選択と書込みコマンドが、アドレス入力とし
て行アドレスＸ０と列アドレスＹ０が、更にデータ入力
として書込みデータＶが入力される。コマンドデコード
回路２では、このコマンド入力をデコードし、バンク０
への書込みアクセスであると判定し、この判定結果をア
クセス制御回路３のインターリーブ制御回路１１へ伝達
する。また、コマンドデコード回路２はアドレス入力と
データ入力信号をラッチし、このラッチデータをアクセ
ス制御回路３の行系制御回路１４と列系制御回路１５へ
伝達する。
【００２３】インターリーブ制御回路１１では、コマン
ドデコード回路２からの判定結果を受け、バンク０即ち
クロック非同期ＤＲＡＭ４へのアクセスを行うよう行系
制御回路１４と列系制御回路１５に信号を出力する。こ
のクロック非同期ＤＲＡＭ４は、／ＲＡＳ０、／ＣＡＳ
０、／ＷＥ０、及び／ＯＥ０で制御できる。サイクルＡ
でコマンドデコード回路２がコマンドをデコードし、こ
の結果をインターリーブ制御回路１１がサイクルＢで取
り込む。サイクルＡでのコマンド入力は書込みコマンド
であるので、インターリーブ制御回路１１は、サイクル
Ｂで／ＲＡＳ０を立ち下げるよう行系制御回路１４を、
サイクルＣで／ＣＡＳ０及び／ＷＥ０を立ち下げること
でバンク０への書込み動作を行うよう列系制御回路１５
を各々制御する。
ドデコード回路２からの判定結果を受け、バンク０即ち
クロック非同期ＤＲＡＭ４へのアクセスを行うよう行系
制御回路１４と列系制御回路１５に信号を出力する。こ
のクロック非同期ＤＲＡＭ４は、／ＲＡＳ０、／ＣＡＳ
０、／ＷＥ０、及び／ＯＥ０で制御できる。サイクルＡ
でコマンドデコード回路２がコマンドをデコードし、こ
の結果をインターリーブ制御回路１１がサイクルＢで取
り込む。サイクルＡでのコマンド入力は書込みコマンド
であるので、インターリーブ制御回路１１は、サイクル
Ｂで／ＲＡＳ０を立ち下げるよう行系制御回路１４を、
サイクルＣで／ＣＡＳ０及び／ＷＥ０を立ち下げること
でバンク０への書込み動作を行うよう列系制御回路１５
を各々制御する。
【００２４】また、サイクルＡでコマンドデコード回路
２がラッチしたアドレスを、サイクルＢで行系制御回路
１４と列系制御回路１５が受け取り、サイクルＢで行ア
ドレスを、サイクルＣで列アドレスをクロック非同期Ｄ
ＲＡＭ４へのアドレス信号としてアドレスマルチプレク
サ１６が出力する。また、サイクルＡでコマンドデコー
ド回路２がラッチした書込みデータを、列系制御回路１
５が受け取り、サイクルＣでこの書込みデータをクロッ
ク非同期ＤＲＡＭ４へのデータ入力として出力する。
２がラッチしたアドレスを、サイクルＢで行系制御回路
１４と列系制御回路１５が受け取り、サイクルＢで行ア
ドレスを、サイクルＣで列アドレスをクロック非同期Ｄ
ＲＡＭ４へのアドレス信号としてアドレスマルチプレク
サ１６が出力する。また、サイクルＡでコマンドデコー
ド回路２がラッチした書込みデータを、列系制御回路１
５が受け取り、サイクルＣでこの書込みデータをクロッ
ク非同期ＤＲＡＭ４へのデータ入力として出力する。
【００２５】次にサイクルＢにおいて、コマンド入力と
してバンク０の選択と読み出しコマンドが、アドレス入
力として行アドレスＸ０と列アドレスＹ１が入力され
る。コマンドデコード回路２では、このコマンド入力を
デコードし、バンク０への読み出し動作であると判定
し、この判定結果をアクセス制御回路３のインターリー
ブ制御回路１１へ伝達する。また、コマンドデコード回
路２はアドレス入力をラッチし、このラッチデータをア
クセス制御回路３の列系制御回路１５へ伝達する。
してバンク０の選択と読み出しコマンドが、アドレス入
力として行アドレスＸ０と列アドレスＹ１が入力され
る。コマンドデコード回路２では、このコマンド入力を
デコードし、バンク０への読み出し動作であると判定
し、この判定結果をアクセス制御回路３のインターリー
ブ制御回路１１へ伝達する。また、コマンドデコード回
路２はアドレス入力をラッチし、このラッチデータをア
クセス制御回路３の列系制御回路１５へ伝達する。
【００２６】コマンドデコード回路２からの伝達を受け
て、インターリーブ制御回路１１は、サイクルＤで／Ｒ
ＡＳ０の立ち下げ状態を保持するよう行系制御回路１４
を、／ＣＡＳ０及び／ＯＥ０を立ち下げることでバンク
０からの読み出し動作を行うよう列系制御回路１５を各
々制御する。また、サイクルＢでコマンドデコード回路
２がラッチしたアドレスデータを、サイクルＣで列系制
御回路１５が受け取り、サイクルＤで列アドレスをクロ
ック非同期ＤＲＡＭ４へのアドレス信号として出力す
る。そして、サイクルＤでクロック非同期ＤＲＡＭ４か
ら読み出したデータをサイクルＥでデータラッチ１３が
ラッチし、このデータをコマンドデコード回路２を介し
てデータ出力として外部に出力する。
て、インターリーブ制御回路１１は、サイクルＤで／Ｒ
ＡＳ０の立ち下げ状態を保持するよう行系制御回路１４
を、／ＣＡＳ０及び／ＯＥ０を立ち下げることでバンク
０からの読み出し動作を行うよう列系制御回路１５を各
々制御する。また、サイクルＢでコマンドデコード回路
２がラッチしたアドレスデータを、サイクルＣで列系制
御回路１５が受け取り、サイクルＤで列アドレスをクロ
ック非同期ＤＲＡＭ４へのアドレス信号として出力す
る。そして、サイクルＤでクロック非同期ＤＲＡＭ４か
ら読み出したデータをサイクルＥでデータラッチ１３が
ラッチし、このデータをコマンドデコード回路２を介し
てデータ出力として外部に出力する。
【００２７】次にサイクルＣにおいて、コマンド入力と
してバンク１の選択と読み出しコマンドが、アドレス入
力として行アドレスＸ１と列アドレスＹ２が入力され
る。コマンドデコード回路２では、このコマンド入力を
デコードし、バンク１への読み出し動作であると判定
し、この判定結果をインターリーブ制御回路１１へ伝達
する。
してバンク１の選択と読み出しコマンドが、アドレス入
力として行アドレスＸ１と列アドレスＹ２が入力され
る。コマンドデコード回路２では、このコマンド入力を
デコードし、バンク１への読み出し動作であると判定
し、この判定結果をインターリーブ制御回路１１へ伝達
する。
【００２８】インターリーブ制御回路１１では、コマン
ドデコード回路２からの判定結果を受け、バンク１即ち
クロック非同期ＤＲＡＭ５へのアクセスを行うよう行系
制御回路１４と列系制御回路１５に信号を出力する。こ
のクロック非同期ＤＲＡＭ５は、／ＲＡＳ１、／ＣＡＳ
１、／ＷＥ１、及び／ＯＥ１で制御できる。サイクルＣ
でのコマンド入力は読み出しコマンドであるので、イン
ターリーブ制御回路１１は、サイクルＤで／ＲＡＳ１を
立ち下げるよう行系制御回路１４を、サイクルＥで／Ｃ
ＡＳ１及び／ＯＥ１を立ち下げることでバンク１からの
読み出し動作を行うよう列系制御回路１５を各々制御す
る。
ドデコード回路２からの判定結果を受け、バンク１即ち
クロック非同期ＤＲＡＭ５へのアクセスを行うよう行系
制御回路１４と列系制御回路１５に信号を出力する。こ
のクロック非同期ＤＲＡＭ５は、／ＲＡＳ１、／ＣＡＳ
１、／ＷＥ１、及び／ＯＥ１で制御できる。サイクルＣ
でのコマンド入力は読み出しコマンドであるので、イン
ターリーブ制御回路１１は、サイクルＤで／ＲＡＳ１を
立ち下げるよう行系制御回路１４を、サイクルＥで／Ｃ
ＡＳ１及び／ＯＥ１を立ち下げることでバンク１からの
読み出し動作を行うよう列系制御回路１５を各々制御す
る。
【００２９】また、サイクルＣでコマンドデコード回路
２がラッチしたアドレスを、サイクルＤで行系制御回路
１４と列系制御回路１５が受け取り、サイクルＤで行ア
ドレスを、サイクルＥで列アドレスをクロック非同期Ｄ
ＲＡＭ５へのアドレス信号としてアドレスマルチプレク
サ１６が出力する。また、バンク０へのアクセスは終了
となるので、インターリーブ制御回路１１は、サイクル
Ｅで／ＲＡＳ０を立ち上げることでバンク０のプリチャ
ージを行うよう行系制御回路１４を制御する。
２がラッチしたアドレスを、サイクルＤで行系制御回路
１４と列系制御回路１５が受け取り、サイクルＤで行ア
ドレスを、サイクルＥで列アドレスをクロック非同期Ｄ
ＲＡＭ５へのアドレス信号としてアドレスマルチプレク
サ１６が出力する。また、バンク０へのアクセスは終了
となるので、インターリーブ制御回路１１は、サイクル
Ｅで／ＲＡＳ０を立ち上げることでバンク０のプリチャ
ージを行うよう行系制御回路１４を制御する。
【００３０】次に、サイクルＤにおいて、コマンド入力
としてバンク１の選択と書込みコマンドが、アドレス入
力として行アドレスＸ１と列アドレスＹ３が、更にデー
タ入力として書込みデータＷが入力される。コマンドデ
コード回路２では、このコマンド入力をデコードし、バ
ンク１への書込みアクセスであると判定し、この判定結
果をインターリーブ制御回路１１へ伝達する。
としてバンク１の選択と書込みコマンドが、アドレス入
力として行アドレスＸ１と列アドレスＹ３が、更にデー
タ入力として書込みデータＷが入力される。コマンドデ
コード回路２では、このコマンド入力をデコードし、バ
ンク１への書込みアクセスであると判定し、この判定結
果をインターリーブ制御回路１１へ伝達する。
【００３１】また、コマンドデコード回路２はアドレス
入力とデータ入力信号をラッチし、このラッチデータを
列系制御回路１５へ伝達する。そして、サイクルＥでク
ロック非同期ＤＲＡＭ５から読み出したデータをサイク
ルＦでデータラッチ１３がラッチし、このデータをコマ
ンドデコード回路２を介してデータ出力として外部に出
力する。
入力とデータ入力信号をラッチし、このラッチデータを
列系制御回路１５へ伝達する。そして、サイクルＥでク
ロック非同期ＤＲＡＭ５から読み出したデータをサイク
ルＦでデータラッチ１３がラッチし、このデータをコマ
ンドデコード回路２を介してデータ出力として外部に出
力する。
【００３２】サイクルＤでのコマンド入力は書込みコマ
ンドであるので、インターリーブ制御回路１１は、サイ
クルＦで／ＲＡＳ１の立ち下げ状態を保持するよう行系
制御回路１４を、／ＣＡＳ１及び／ＷＥ１を立ち下げる
ことでバンク１への書込み動作を行うよう列系制御回路
１５を各々制御する。また、サイクルＤでコマンドデコ
ード回路２がラッチしたアドレス及び書込みデータを、
サイクルＥで列系制御回路１５が受け取り、サイクルＦ
で列アドレスをクロック非同期ＤＲＡＭ５へのアドレス
信号としてアドレスマルチプレクサ１６が、またサイク
ルＦで書込みデータをクロック非同期ＤＲＡＭ５へのデ
ータ入力として列系制御回路１５が各々出力する。
ンドであるので、インターリーブ制御回路１１は、サイ
クルＦで／ＲＡＳ１の立ち下げ状態を保持するよう行系
制御回路１４を、／ＣＡＳ１及び／ＷＥ１を立ち下げる
ことでバンク１への書込み動作を行うよう列系制御回路
１５を各々制御する。また、サイクルＤでコマンドデコ
ード回路２がラッチしたアドレス及び書込みデータを、
サイクルＥで列系制御回路１５が受け取り、サイクルＦ
で列アドレスをクロック非同期ＤＲＡＭ５へのアドレス
信号としてアドレスマルチプレクサ１６が、またサイク
ルＦで書込みデータをクロック非同期ＤＲＡＭ５へのデ
ータ入力として列系制御回路１５が各々出力する。
【００３３】サイクルＤでは、インターリーブ制御回路
１１はバンク０の列アドレスＹ１のデータを読み出すた
めの信号を出力すると同時に、バンク１の行アドレスＸ
１を与えるための信号を出力するよう、行系制御回路１
４と列系制御回路１５を各々制御する。また、サイクル
Ｅではバンク０のプリチャージを行うための信号を出力
すると同時にバンク１へのアクセスを行うための信号を
出力するよう制御する。これによりバンク０とバンク１
への読み出しや書込みを間断無く行うためのインターリ
ーブ動作が可能となる。
１１はバンク０の列アドレスＹ１のデータを読み出すた
めの信号を出力すると同時に、バンク１の行アドレスＸ
１を与えるための信号を出力するよう、行系制御回路１
４と列系制御回路１５を各々制御する。また、サイクル
Ｅではバンク０のプリチャージを行うための信号を出力
すると同時にバンク１へのアクセスを行うための信号を
出力するよう制御する。これによりバンク０とバンク１
への読み出しや書込みを間断無く行うためのインターリ
ーブ動作が可能となる。
【００３４】すなわち本実施形態では、コマンドデコー
ド回路２がコマンド入力をデコードすることでどのバン
クへのアクセスか、及びそのアクセスが読み出しか書込
みかを判定する。アクセス制御回路３はこの判定結果に
従って、クロック非同期ＤＲＡＭであるバンク０〜バン
クｎの制御信号である／ＲＡＳ０〜／ＲＡＳｎ、／ＣＡ
Ｓ０〜／ＣＡＳｎ、／ＷＥ０〜／ＷＥｎ、及び／ＯＥ０
〜／ＯＥｎを出力することでそれぞれのバンクを制御す
る。またアクセス制御回路３は、バンク０〜バンクｎの
制御信号を、各バンクへのアクセスが終了した後のプリ
チャージ時間に他のバンクへのアクセスを行うよう出力
する。これにより複数バンクのインターリーブ動作が可
能となる。
ド回路２がコマンド入力をデコードすることでどのバン
クへのアクセスか、及びそのアクセスが読み出しか書込
みかを判定する。アクセス制御回路３はこの判定結果に
従って、クロック非同期ＤＲＡＭであるバンク０〜バン
クｎの制御信号である／ＲＡＳ０〜／ＲＡＳｎ、／ＣＡ
Ｓ０〜／ＣＡＳｎ、／ＷＥ０〜／ＷＥｎ、及び／ＯＥ０
〜／ＯＥｎを出力することでそれぞれのバンクを制御す
る。またアクセス制御回路３は、バンク０〜バンクｎの
制御信号を、各バンクへのアクセスが終了した後のプリ
チャージ時間に他のバンクへのアクセスを行うよう出力
する。これにより複数バンクのインターリーブ動作が可
能となる。
【００３５】以上説明したように、上記の実施形態の半
導体記憶装置によれば、以下のような効果を得ることが
できる。 （１）本実施形態によれば、クロック同期型ＤＲＡＭへ
のコマンド入力をコマンドデコード回路２によりデコー
ドし、更にそのデコード結果をアクセス制御回路３が受
け取りクロック非同期型ＤＲＡＭへのアクセス信号を出
力することができる。その結果、クロック非同期型ＤＲ
ＡＭをクロック同期型ＤＲＡＭとして使用できるので、
新規にクロック同期型ＤＲＡＭを開発する必要が無くな
り、開発期間短縮を実現することが可能となる。
導体記憶装置によれば、以下のような効果を得ることが
できる。 （１）本実施形態によれば、クロック同期型ＤＲＡＭへ
のコマンド入力をコマンドデコード回路２によりデコー
ドし、更にそのデコード結果をアクセス制御回路３が受
け取りクロック非同期型ＤＲＡＭへのアクセス信号を出
力することができる。その結果、クロック非同期型ＤＲ
ＡＭをクロック同期型ＤＲＡＭとして使用できるので、
新規にクロック同期型ＤＲＡＭを開発する必要が無くな
り、開発期間短縮を実現することが可能となる。
【００３６】（２）本実施形態によれば、コマンドデコ
ード回路２が、どのバンクへのアクセスかをデコード
し、そのデコード結果をアクセス制御回路３が受け取
り、各バンク０〜バンクｎへのアクセス信号を出力す
る。その結果、複数の非同期型ＤＲＡＭにより多バンク
クロック同期型ＤＲＡＭを構成することができるので、
新規に多バンククロック同期型ＤＲＡＭを開発する必要
が無くなり、開発期間短縮を実現することが可能とな
る。
ード回路２が、どのバンクへのアクセスかをデコード
し、そのデコード結果をアクセス制御回路３が受け取
り、各バンク０〜バンクｎへのアクセス信号を出力す
る。その結果、複数の非同期型ＤＲＡＭにより多バンク
クロック同期型ＤＲＡＭを構成することができるので、
新規に多バンククロック同期型ＤＲＡＭを開発する必要
が無くなり、開発期間短縮を実現することが可能とな
る。
【００３７】尚、上記実施形態は以下のように構成を変
更して実施することも可能である。 （１）上記実施形態においては、コマンドデコード回路
２とアクセス制御回路３が分離した形で表現されている
が、これらは１つの回路であってもよい。 （２）上記実施形態においては、コマンドデコード回路
２にアドレスバッファとデータ入力バッファが含まれた
形で表現されているが、これらは別回路であってもよ
い。
更して実施することも可能である。 （１）上記実施形態においては、コマンドデコード回路
２とアクセス制御回路３が分離した形で表現されている
が、これらは１つの回路であってもよい。 （２）上記実施形態においては、コマンドデコード回路
２にアドレスバッファとデータ入力バッファが含まれた
形で表現されているが、これらは別回路であってもよ
い。
【００３８】（３）上記実施形態においては、コマンド
入力として読み出しか書込みかの選択、及びバンクの選
択の入力が行われ、これをコマンドデコード回路２でデ
コードを行う形で表現されているが、このコマンド入力
としてはそれ以外にプリチャージやリフレッシュ、バー
ストストップ、読み出し・書込みのバースト長などのコ
マンド入力が行われてもよい。
入力として読み出しか書込みかの選択、及びバンクの選
択の入力が行われ、これをコマンドデコード回路２でデ
コードを行う形で表現されているが、このコマンド入力
としてはそれ以外にプリチャージやリフレッシュ、バー
ストストップ、読み出し・書込みのバースト長などのコ
マンド入力が行われてもよい。
【００３９】（４）上記実施形態においては、コマンド
デコード回路２で判断したバンク０〜バンクｎの並列動
作の方法をアクセス制御回路３が受け取るという形で表
現されているが、バンク０〜バンクｎの並列動作の方法
を直接アクセス制御回路３が行ってもよい。 （５）上記実施形態においては、半導体記憶装置をＤＲ
ＡＭで構成したが、これに限定されるものでは無く、Ｓ
ＲＡＭ、ＲＯＭ等により構成してもよい。本発明にかか
る半導体記憶装置は全てのＲＡＭ並びにＲＯＭに対して
適用することができる。
デコード回路２で判断したバンク０〜バンクｎの並列動
作の方法をアクセス制御回路３が受け取るという形で表
現されているが、バンク０〜バンクｎの並列動作の方法
を直接アクセス制御回路３が行ってもよい。 （５）上記実施形態においては、半導体記憶装置をＤＲ
ＡＭで構成したが、これに限定されるものでは無く、Ｓ
ＲＡＭ、ＲＯＭ等により構成してもよい。本発明にかか
る半導体記憶装置は全てのＲＡＭ並びにＲＯＭに対して
適用することができる。
【００４０】
【発明の効果】本発明によれば、既存の設計資産である
クロック非同期型半導体記憶装置を使用するため、その
ぶん開発期間短縮を実現することができる。
クロック非同期型半導体記憶装置を使用するため、その
ぶん開発期間短縮を実現することができる。
【図１】 この発明にかかる実施の形態を示す半導体記
憶装置のブロック構成図。
憶装置のブロック構成図。
【図２】 この発明にかかる実施の形態を示す半導体記
憶装置の、アクセス制御回路とバンク（クロック非同期
型ＤＲＡＭ）間の信号のタイミングチャート図。
憶装置の、アクセス制御回路とバンク（クロック非同期
型ＤＲＡＭ）間の信号のタイミングチャート図。
【図３】 この発明にかかる実施の形態を示す半導体記
憶装置の、アクセス制御回路のブロック構成図。
憶装置の、アクセス制御回路のブロック構成図。
【図４】 従来の半導体記憶装置のブロック構成図。
１…多バンククロック同期型ＤＲＡＭ ２…コマンドデコード回路 ３…アクセス制御回路 ４…バンク０（クロック非同期型ＤＲＡＭ） ５…バンク１（クロック非同期型ＤＲＡＭ） １１…インターリーブ制御回路 １２…制御信号出力回路 １３…データラッチ １４…行系制御回路 １５…列系制御回路 １６…アドレスマルチプレクサ
Claims (5)
- 【請求項１】 クロツクに同期したアクセスコマンドを
デコードする手段と、 所定の記憶容量を持つ記憶手段と、 前記デコード手段の出力信号に応じて、前記アクセスコ
マンドを実行するための制御信号を前記記憶手段に送出
するアクセス制御手段と、を備えたことを特徴とする半
導体記憶装置。 - 【請求項２】 クロツクに同期したアクセスコマンドを
デコードする手段と、 所定の記憶容量を持つ複数の記憶手段と、 前記デコード手段の出力信号に応じて、前記アクセスコ
マンドを実行するための制御信号を前記複数の記憶手段
に送出するアクセス制御手段と、を備えたことを特徴と
する半導体記憶装置。 - 【請求項３】 前記アクセス制御手段は、前記複数の記
憶手段のインターリーブ動作を制御するインターリーブ
制御回路を有することを特徴とする請求項２に記載の半
導体記憶装置。 - 【請求項４】 前記アクセス制御手段は、前記インター
リーブ制御回路の出力信号に応じて、前記記憶手段の制
御信号を出力する制御信号出力回路を有することを特徴
とする請求項３に記載の半導体記憶装置。 - 【請求項５】 前記制御信号出力回路は、前記インター
リーブ制御回路の出力信号に応じて、前記記憶手段の行
選択に関連する動作を制御する行系制御回路と、前記記
憶手段の列選択に関連する動作を制御する列系制御回路
と、を有することを特徴とする請求項４に記載の半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32202999A JP2001143467A (ja) | 1999-11-12 | 1999-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32202999A JP2001143467A (ja) | 1999-11-12 | 1999-11-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001143467A true JP2001143467A (ja) | 2001-05-25 |
Family
ID=18139139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32202999A Pending JP2001143467A (ja) | 1999-11-12 | 1999-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001143467A (ja) |
-
1999
- 1999-11-12 JP JP32202999A patent/JP2001143467A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |