KR20030002268A - 디디알 에스디램 컨트롤러 - Google Patents

디디알 에스디램 컨트롤러 Download PDF

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Abstract

본 발명은 DDR SDRM 컨트롤러에 관한 것으로서, DDR SDRAM의 복수의 뱅크를 동시에 액티브시켜 메모리 밴드폭을 줄이는 것을 목적으로 한다. 이러한 목적을 달성하기 위한 본 발명에 따른 DDR SDRAM 컨트롤러는, 메모리 요구신호들과 이들 메모리 요구신호들에 해당하는 어드레스들을 출력하는 메모리 요구부; 상기 메모리 요구부에서 출력된 상기 메모리 요구신호들의 뱅크를 비교하여 서로 다른 뱅크 어드레스를 요구하는 메모리 요구신호들을 선택하는 뱅크 비교부; 상기 뱅크 비교부로부터 출력된 상기 메모리 요구신호들에 대한 어드레스들을 출력 인에이블 신호에 응답하여 출력하는 요구신호 버퍼부; 상기 요구신호 버퍼부로부터 출력된 상기 메모리 요구신호들의 우선순위를 체크한 후에 상기 메모리 요구신호들에 대한 어드레스들을 차례대로 출력하는 우선순위 체크부; 및 상기 우선순위 체크부로부터 차례대로 출력된 상기 메모리 요구신호들에 대한 어드레스들을 입력받아 원하는 메모리 동작을 수행하기 위한 명령신호를 발생시키는 DDR SDRAM 명령 발생부를 구비한 것을 특징으로 한다.

Description

디디알 에스디램 컨트롤러{Double data rate synchronous DRAM controller}
본 발명은 DDR SDRAM 컨트롤러에 관한 것으로, 보다 상세하게는 DDR SDRAM의 복수의 뱅크를 동시에 액티브시켜 메모리 밴드폭을 극대화하도록 구성된 DDR SDRAM 컨트롤러에 관한 것이다.
종래의 DDR SDRAM 컨트롤러는 각각의 메모리 요구부가 동시에 요구신호를 전달할 경우에 우선순위에 따라 지금 수행해 주어야할 요구신호를 선택한다. 그러면 DDR SDRAM 명령 발생부는 그것의 DDR SDRAM 명령을 만들어 DDR SDRAM에 데이터를기록하거나 DDR SDRAM으로부터 데이터를 판독한다. 그런 다음 마찬가지 방법으로 다음 요구를 수행한다.
첫 번째 요구신호가 뱅크 0에 있는 데이터를 판독하는 경우와 두 번째 요구신호가 뱅크 1을 판독하는 경우를 생각해 볼 때, 먼저 뱅크 0의 로우 어드레스(row address)를 액티브시킨 후에 원하는 컬럼 어드레스(column address)를 차례로 판독한다. 그런 후에 DDR SDRAM의 프리챠지기간이 지난 다음 두 번째 요구신호의 뱅크 1의 로오 어드레스를 액티브시킨 후에 컬럼 어드레스를 판독하는 과정을 거치게 된다.
이렇게 하면 각기 다른 뱅크에 위치해 있는 데이터를 보통의 DRAM을 액세스하는 것과 같이 순차적으로 판독하기 때문에 뱅크를 가지고 있는 DDR SDRAM의 특징을 이용하지 못하고 있다.
따라서, 트랜스포트 스트림(transport stream)을 디코딩하는 TP와 MPEG 오디오 스트림을 디코딩하는 AUDIO가 다른 뱅크에 맵핑되어 있고, 현재 동시에 DDR SDRAM을 액세스하려고 할 때 종래에는 두 블록의 요구신호 중 순위가 큰 하나를 완전히 수행한 후 DDR SDRAM 프리챠지가 끝나면 두 번째 요구를 수행하였다.
이렇게 종래에는 요구신호들을 뱅크에 관계없이 순차적으로 수행함으로써 DDR SDRAM의 밴드폭이 매우 높은 단점이 있다.
따라서, 상기의 문제점을 감안하여 이루이진 본 발명은 DDR SDRAM의 복수의 뱅크를 동시에 액티브시켜 메모리 밴드폭을 줄이는 것에 있다.
또한, 본 발명의 또 다른 목적은 메모리 요구를 하는 블록의 메모리 맵을 최대한 다른 뱅크에 위치시켜 각 요구들이 수행되는 클록수를 줄이는 것에 있다.
도 1은 본 발명의 바람직한 실시예에 따른 DDR SDRAM 컨트롤러의 블록도.
도 2는 도 1의 요구신호 버퍼의 상세 구성도.
도 3은 본 발명과 종래 발명의 클록 수를 나타낸 도면.
< 도면의 주요부분에 대한 부호의 설명 >
110: 메모리 요구부120: 뱅크 비교부
130: 요구신호 버퍼140: 우선순위 체크부
150: DDR SDRAM 명령 발생부
이러한 목적을 달성하기 위한 본 발명에 따른 DDR SDRAM 컨트롤러는,
메모리 요구신호들과 이들 메모리 요구신호들에 해당하는 어드레스들을 출력하는 메모리 요구부;
상기 메모리 요구부에서 출력된 상기 메모리 요구신호들의 뱅크를 비교하여 서로 다른 뱅크 어드레스를 요구하는 메모리 요구신호들을 선택하는 뱅크 비교부;
상기 뱅크 비교부로부터 출력된 상기 메모리 요구신호들에 대한 어드레스들을 출력 인에이블 신호에 응답하여 출력하는 요구신호 버퍼부;
상기 요구신호 버퍼부로부터 출력된 상기 메모리 요구신호들의 우선순위를 체크한 후에 상기 메모리 요구신호들에 대한 어드레스들을 차례대로 출력하는 우선순위 체크부; 및
상기 우선순위 체크부로부터 차례대로 출력된 상기 메모리 요구신호들에 대한 어드레스들을 입력받아 원하는 메모리 동작을 수행하기 위한 명령신호를 발생시키는 DDR SDRAM 명령 발생부를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 DDR SDRAM 컨트롤러의 블록도를나타내고, 도 2는 도 1의 요구신호 버퍼부(130)를 나타낸다.
그리고, 도 1에 나타낸 DDR SDRAM 컨트롤러는, 메모리 요구부(110), 뱅크 비교부(120), 요구신호 버퍼부(130), 우선순위 체크부(140), 및 DDR SDRAM 명령 발생부(150)로 구성된다.
여기서, 메모리 요구부(110)는 트랜스포트 스트림을 디코딩하는 TP(tapestry), MPEG 비디오 스트림을 디코딩하는 VD(video decoder), VDP(video display processor), MPEG 오디오 스트림을 디코딩하는 AUDIO로 구성되어, 메모리 요구신호들을 발생한다. 이때 메모리 요구부(110)는 메모리 요구신호들과 함께 상기 메모리 요구신호들에 대한 어드레스들도 같이 뱅크 비교부(120)로 전송한다.
뱅크 비교부(120)는 상기 메모리 요구부(110)로부터 발생된 메모리 요구신호들의 뱅크를 비교한 후에 서로 다른 뱅크 어드레스를 요구하는 메모리 요구신호들(REQ0-REQ4)을 선택하여 출력한다. 이때, 뱅크의 요구신호들은 서로 동시에 수행될 수 없으므로 하나를 제외한 나머지는 다음 차례를 기다려야 한다.
요구신호 버퍼부(130)는 뱅크 비교부(120)로부터 전달된 메모리 요구신호들(REQ0-REQ3)을 우선순위 체크부(140)에서 전달된 출력 인에이블신호(OE)에 응답하여 우선순위를 체크한 후에 가장 우선 순위가 높은 순서대로 DDR SDRAM 명령 발생부(150)에 메모리 요구신호들(REQ0-REQ3)에 대한 어드레스(ADD0-ADD3)를 주어 원하는 메모리 동작을 수행하게 한다.
이때, 뱅크 비교부(120)는 요구신호 버퍼부(130)가 비어 있는지를 매번 확인하여 비어 있는 버퍼가 있을 경우 메모리 요구부(110) 중에서 지금 요구신호 버퍼부(130)에 있는 요구신호들이 뱅크와 다른 요구신호가 있을 경우에 그것을 요구신호 버퍼부(130)에 채워준다. 이렇게 함으로써 요구신호 버퍼부(130)가 항상 채워지게 되면 모든 뱅크를 항상 액티브한 상태로 동작시키게 됨으로써 DDR SDRAM의 밴드폭 사용을 극대화시킬 수 있다.
도 3은 종래와 본 발명에서 메모리 요구신호들을 처리하기 위해 소요되는 클록수를 비교한 도면이다.
여기서, RAS0, CAS0은 뱅크0을 액세스하는 요구신호의 어드레스이고, RAS1, CAS1은 뱅크 1을 액세스하는 요구신호의 어드레스이다.
종래에는 메모리 요구신호들의 각각을 차례로 처리하기 때문에 먼저 로오 어드레스를 액티브시킨 후에 컬럼 어드레스를 액티브시킨다. 그 후 두 번째 요구신호가 로오 어드레스를 액시브시키기 위해서는 두 번째 로오 RAS(row address strobe) 신호와 CAS(column address strobe) 신호를 만든다.
하지만, 본 발명에서는 각각의 요구신호들의 뱅크가 다르기 때문에 각각의 로오 어드레스를 미리 액티브시킨 후에 각각의 뱅크에 있는 컬럼 어드레스를 차례로 연속해서 만들어줌으로써 종래에 비하여 소요되는 클록 수가 줄어들었음을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 요구신호 버퍼부를 항상 요구신호들로 채워서 DDR SDRAM의 복수의 뱅크를 동시에 액시브시킴으로써 메모리 밴드폭을 극대화시킬 수 있다.
또한, DDR SDRAM의 밴드폭이 많은 하드웨어 구조에서 메모리 요구를 하는 블록의 메모리 맵을 최대한 다른 뱅크에 위치시켜 각 요구들이 수행되는 클록수를 현저히 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 메모리 요구신호들과 이들 메모리 요구신호들에 해당하는 어드레스들을 출력하는 메모리 요구부;
    상기 메모리 요구부에서 출력된 상기 메모리 요구신호들의 뱅크를 비교하여 서로 다른 뱅크 어드레스를 요구하는 상기 메모리 요구신호들을 선택하는 뱅크 비교부;
    상기 뱅크 비교부로부터 출력된 상기 메모리 요구신호들에 대한 어드레스를 출력 인에이블 신호에 응답하여 출력하는 요구신호 버퍼부;
    상기 요구신호 버퍼부로부터 출력된 상기 메모리 요구신호들의 우선순위를 체크한 후에 상기 메모리 요구신호들에 대한 어드레스들을 차례대로 출력하는 우선순위 체크부; 및
    상기 우선순위 체크부로부터 차례대로 출력된 상기 메모리 요구신호들에 대한 어드레스들을 입력받아 원하는 메모리 동작을 수행하기 위한 명령신호를 발생시키는 DDR SDRAM 명령 발생부를 구비한 것을 특징으로 하는 DDR SDRAM 컨트롤러.
  2. 제 1 항에 있어서,
    상기 뱅크 비교부는 상기 요구신호 버퍼부가 비어있는지를 매번 확인한 후에 비어 있는 버퍼가 있을 때, 상기 메모리 요구부 중에서 지금 상기 요구신호 버퍼부에 있는 상기 메모리 요구신호들이 뱅크와 다른 요구신호가 있을 경우 그것을 상기요구신호 버퍼부에 채워주는 것을 특징으로 하는 DDR SDRAM 컨트롤러.
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