JP6142788B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。
従来より、アドレス信号に従ってワード線を選択する第１のデコーダと、前記アドレス信号に従ってビット線対を選択する第２のデコーダと、前記ビット線対をプリチャージするプリチャージ回路と、前記ビット線対をイコライズするイコライズ回路とを備える半導体記憶装置がある。
この半導体記憶装置は、前記第１のデコーダでデコードされるアドレス信号の変化を検出するアドレス変化検出回路と、前記アドレス変化検出回路のアドレス変化検出時に前記プリチャージ回路およびイコライズ回路を動作させるプリチャージ制御回路およびイコライズ制御回路とを備える（例えば、特許文献１参照）。
特開平０７−０６５５８０号公報
ところで、近年の半導体記憶装置における微細化は、数十ナノメートルのレベルにまで達している。
このように微細化された半導体記憶装置では、同一のロウアドレスへのアクセスが集中すると、隣接するワードライン同士の間でのカップリングノイズ、又は、カップリングによるビット反転等が生じ、動作上の不具合が生じるおそれがある。
カップリングノイズ又はビット反転等の一因は、同一ロウアドレスへの集中的なアクセスに伴い、アクセスの度に行われるプリチャージによるビットラインの電位の変動がワードラインにノイズとして乗ることである。
そこで、同一のロウアドレスへの集中アクセスが生じても、安定的に動作が行える半導体記憶装置を提供することを目的とする。
本発明の実施の形態の半導体記憶装置は、データを保持する複数のメモリセルを有するメモリブロックと、前記メモリセルのプリチャージを制御するプリチャージ制御部と、前記複数のメモリセルのロウアドレスを特定するロウ選択信号を出力するロウデコーダと、同一のロウアドレスについての前記ロウ選択信号の信号レベルを積分する積分回路であって、前記同一のロウアドレスについての前記ロウ選択信号が連続して所定回数出力されると、前記信号レベルの積分値が所定値になる積分特性を有する積分回路と、前記積分回路の前記積分値が前記所定値以上であるかどうかを判定する判定部とを含み、前記プリチャージ制御部は、前記判定部によって前記積分値が前記所定値以上であると判定されると、前記メモリセルのプリチャージをオフにする。
同一のロウアドレスへの集中アクセスが生じても、安定的に動作が行える半導体記憶装置を提供することができる。
実施の形態のメモリ１００を示す図である。 実施の形態のメモリ１００のメモリアレイ１５０の構成を示す図である。 実施の形態のメモリ１００の積分回路１６０のＲＣ積分器の積分特性を示す図である。 実施の形態のメモリ１００においてプリチャージ信号PCをオフにする動作を示すタイミングチャートを示す図である。 実施の形態のメモリ１００においてプリチャージ信号PCがオフにされる動作波形を示す図である。 実施の形態の変形例による積分回路１６０Ａを示す図である。
以下、本発明の半導体記憶装置を適用した実施の形態について説明する。
＜実施の形態＞
図１は、実施の形態のメモリ１００を示す図である。
メモリ１００は、例えば、DRAM(Dynamic Random Access Memory)であり、半導体記憶装置の一例である。メモリ１００は、ＬＳＩ(Large Scale Integrated circuit)によって実現される。
メモリ１００は、同一のロウアドレスの選択（アクセス）が集中した場合に、プリチャージに起因するカップリングノイズ又はビット反転等の動作上の不具合の発生を抑制するために、同一のロウアドレスが連続して所定回数以上選択されると、プリチャージを一時的に停止させる。このようにプリチャージを停止してカップリングノイズ又はビット反転等の動作上の不具合の発生を抑制することにより、安定的な動作を可能にする。以下、メモリ１００の構成及び動作について説明する。
メモリ１００は、端子１０１〜１０８、コントローラ(Control logic)１１０、ロウアドレスバッファ(Row address buffer)１２０、ロウアドレスマルチプレクサ(Row address MUX)１２１、及びバンク制御回路(Bank control corcuit)１２２を含む。
メモリ１００は、さらに、ロウデコーダ(Row decoder)１２３、リフレッシュカウンタ(Refresh counter)１２４、カラムアドレスバッファ(Column address buffer)１３０、カラムアドレスラッチ(Column address latch)１３１、及びカラムデコーダ(Column decoder)１３２を含む。
メモリ１００は、さらに、Ｉ／Ｏゲート(I/O gating)１４０、センスアンプ(Sense amplifier)１４１、リードドライバ(Read driver)１４２、ライトドライバ(Write driver)１４３、及びメモリアレイ(Memory array)１５０を含む。
メモリ１００は、さらに、積分回路１６０、判定部１７０、リセット回路１８０、及びＦＦ(Flip Flop)１９０を含む。
端子１０１〜１０４は、それぞれ、差動クロック(CK/CK#)、クロックイネーブル信号(CKE(Clock Enable))、チップセレクト信号(CS(Chip Select)#)、ロウアドレスストローブ信号(RAS(Row Address Strobe)#)が入力される端子である。
端子１０５〜１０７は、それぞれ、カラムアドレスストローブ信号(CAS(Column Address Strobe)#)、ライトイネーブル信号(WE(Wright Enable)#)、及びアドレス信号(Address)が入力される端子である。アドレス信号には、ロウアドレス信号、カラムアドレス信号、及びバンク番号を表す信号が含まれる。
これらの信号は、例えば、メモリ１００を含むパーソナルコンピュータ又はサーバ等のチップセット(North Bridge)を介して、ＣＰＵ(Central Processing Unit:中央演算処理装置)から入力される。なお、信号名の末尾に#が付く信号は、Ｌ(Low)レベルのときに動作が行われる信号を表す。
端子１０８は、メモリアレイ１５０に書き込むデータ（ライトデータ）の入力、及び、メモリアレイ１５０から読み出したデータ（リードデータ）の出力を行う端子である。
コントローラ１１０は、プリチャージ制御部(Precharge control circuit)１１１を含み、ＤＲＡＭとしてのメモリ１００の動作制御を行う制御部であり、例えば、組合せ回路によって実現される。
コントローラ１１０には、端子１０１〜１０６を介して、差動クロック(CK/CK#)、クロックイネーブル信号(CKE)、チップセレクト信号(CS#)、ロウアドレスストローブ信号(RAS#)、カラムアドレスストローブ信号(CAS#)、及びライトイネーブル信号(WE#)が入力される。コントローラ１１０は、リフレッシュカウンタ１２４に差動クロック(CK/CK#)を出力する。
プリチャージ制御部１１１は、ＦＦ１９０を含み、ＦＦ１９０を介してメモリアレイ１５０にプリチャージ信号PCを出力する。プリチャージ制御部１１１は、メモリアレイ１５０へのデータの書き込み又は読み出しを行う際に、ＦＦ１９０を介してプリチャージ信号PCを出力する。
プリチャージ信号PCは、データの書き込み又は読み出しを行う際に、ビットラインの電位を所定の電位に上昇させるために行う。ここでは、一例として、プリチャージによって電源電圧VDDの半分の電位（VDD/2）までビットラインの電位を上昇させることとする。
ＦＦ１９０は、Ｄ端子（データ入力端子）、Ｑ端子（データ出力端子）、クロック入力端子、及びリセット端子ＲＥＳを有する。ＦＦ１９０は、プリチャージ制御部１１１が生成するプリチャージ信号がＤ端子に入力され、クロック入力端子に入力されるクロックに応じてＤ端子の値をＱ端子に反映させる。
ＦＦ１９０のＱ端子は、メモリアレイ１５０のプリチャージ信号PCを入力する端子に接続されている。ＦＦ１９０は、プリチャージ信号PCをメモリアレイ１５０に入力する。
また、ＦＦ１９０のリセット端子ＲＥＳの入力側には否定演算部１９０Ａが接続されている。このため、ＦＦ１９０のリセット端子ＲＥＳには、判定部１７０が出力する判定信号が反転された信号が入力される。
ＦＦ１９０は、リセット端子ＲＥＳにＨレベルの信号が入力されている間は、Ｄ端子の値をＱ端子に反映するが、リセット端子ＲＥＳにＬレベルの信号が入力されると、Ｑ端子の信号レベルをＬレベルにリセットする。
従って、ＦＦ１９０は、判定信号がＬレベルの間はＤ端子に入力されるプリチャージ信号をそのままＱ端子に反映するが、判定信号がＨレベルになるとＱ端子の値をＬレベルにリセットする。すなわち、判定信号がＨレベルになると、プリチャージ信号がＦＦ１９０によってＬレベルにリセットされる。ＦＦ１９０は、変更部の一例である。ここでは、プリチャージ信号がＬレベルにリセットされることをプリチャージ信号をオフにすると称す。
また、ここでは、ＦＦ１９０がプリチャージ制御部１１１の内部に配設される形態について説明するが、ＦＦ１９０は、プリチャージ制御部１１１の外部に配設されていてもよく、さらに、コントローラ１１０の外部に配設されていてもよい。この場合には、ＦＦ１９０は、判定信号の信号レベルに応じて、プリチャージ制御部１１１が出力するプリチャージ信号をそのまま出力するか、又は、プリチャージ制御部１１１が出力するプリチャージ信号をオフにする。
なお、ここでは、メモリ１００の動作のうち、主にプリチャージに関連する動作を中心に説明を行うため、DRAMとしてのメモリ１００におけるデータの書き込み及び読み出し等の動作の詳細についての説明は省略する。
ロウアドレスバッファ１２０には、端子１０７を介してアドレス信号に含まれるロウアドレス信号とバンク番号を表す信号が入力される。ロウアドレスバッファ１２０は、ロウアドレス信号をロウアドレスマルチプレクサ１２１に出力し、バンク番号を表すデータをバンク制御回路１２２に出力する。
ロウアドレスマルチプレクサ１２１は、ロウアドレスバッファ１２０から入力されるロウアドレス信号をバンク制御回路１２２から出力されるバンク番号を表す信号に応じたロウデコーダ１２３に出力する。また、ロウアドレスマルチプレクサ１２１は、リフレッシュカウンタ１２４からカウントアップ信号が入力されると、リフレッシュ動作を行うためにロウアドレス信号をロウデコーダ１２３に出力する。
バンク制御回路１２２は、複数のロウデコーダ１２３から、ロウアドレスバッファ１２０から入力されるバンク番号を表す信号に対応するロウデコーダ１２３を選択する。
ロウデコーダ１２３は、メモリアレイ１５０のバンク数(0~n(nは整数))に応じて複数(n+1個)設けられており、ロウアドレス信号をデコードしてロウアドレスデータをメモリアレイ１５０に出力する。ロウアドレスデータにより、メモリアレイ１５０内におけるロウ選択が行われる。また、ロウデコーダ１２３の出力端子は、後述する積分回路１６０のＡＮＤ回路１６２の入力端子にも接続されている。
リフレッシュカウンタ１２４は、コントローラ１１０から入力される差動クロック(CK/CK#)をカウントすることにより、ＤＲＡＭのリフレッシュ動作を行うための所定の時間をカウントする。リフレッシュカウンタ１２４は、所定時間毎にロウデコーダ１２３にカウントアップ信号を出力する。カウントアップ信号に基づき、ロウデコーダ１２３はリフレッシュ動作を行う。
カラムアドレスバッファ１３０には、端子１０７を介してアドレス信号に含まれるカラムアドレス信号が入力される。カラムアドレスバッファ１３０は、カラムアドレス信号をカラムアドレスラッチ１３１に出力する。
カラムアドレスラッチ１３１は、カラムアドレスバッファ１３０から入力されるカラムアドレス信号を保持し、データの書き込み又は読み出し等を行うタイミングでカラムアドレス信号をカラムデコーダ１３２に出力する。
カラムデコーダ１３２は、メモリアレイ１５０のバンク数(0~n(nは整数))に応じて複数(n+1個)設けられており、カラムアドレスラッチ１３１から入力されるカラムアドレス信号をデコードしてカラムアドレスデータをＩ／Ｏゲート１４０に出力する。
Ｉ／Ｏゲート１４０は、コントローラ１１０から入力されるライトイネーブル信号（W/E）に基づき、メモリアレイ１５０からのデータの読み出し、又は、メモリアレイ１５０へのデータの書き込みを行う。
センスアンプ１４１は、メモリアレイ１５０の各バンク数に１つずつ設けられており、データを書き込み又は読み出しを行う際に、データの増幅及び波形整形を行う。
リードドライバ１４２は、リードデータをメモリ１００の外部に出力するドライバであり、メモリアレイ１５０から読み出されたデータ（リードデータ）がＩ／Ｏゲート１４０から入力されると、端子１０８に出力する。
ライトドライバ１４３は、端子１０８から入力されるライトデータをＩ／Ｏゲート１４０に出力するドライバである。
メモリアレイ１５０は、アレイ状に配列された多数のビットセルを含む。各ビットセルは、ワードラインとビットラインの交点に配置され、ロウアドレスによって特定されるワードラインと、カラムアドレスによって特定されるビットラインとの交点にあるビットセルが指定される。
メモリアレイ１５０は複数(n+1個)あり、各メモリアレイ１５０にはバンク番号(0~n(nは整数))が付与される。メモリアレイ１４０の一つ一つをバンクと称して区別し、バンク番号を表すデータによって特定される。
積分回路１６０は、ＮＯＲ回路１６１、ＡＮＤ回路１６２、抵抗器Ｒ、キャパシタＣを含む。図１には１つの積分回路１６０を示すが、積分回路１６０は、例えば、ロウデコーダ１２３とメモリアレイ１５０とを接続するすべてのワードラインに１つずつ接続される。例えば、１つのバンクのメモリアレイ１５０にワードラインが４０９６本ある場合は、１つのバンクのメモリアレイ１５０に対して、４０９６個の積分回路１６０が設けられることになる。
なお、積分回路１６０の数は、必ずしもワードラインの数と同一ではなくてもよい。例えば、メモリアレイ１５０のうちの一部の領域については同一のロウアドレスへのアクセス頻度が低いような場合には、同一のロウアドレスへのアクセス頻度の高い残りの領域に対応するワードラインに積分回路１６０を設ければよい。
ＮＯＲ回路１６１は、３入力１出力型の否定論理和演算部の一例であり、判定部１７０から出力される判定信号及び第１リセット信号と、リセット回路１８０から出力される第２リセット信号を反転した信号とが入力される。
ＮＯＲ回路１６１の３つの入力端子のうち、リセット回路１８０に出力される入力端子（図１中の中央の入力端子）には、否定演算部１６１Ａが設けられており、リセット回路１８０から出力される第２リセット信号は否定演算部１６１Ａで反転されてからＮＯＲ回路１６１に入力される。
ＮＯＲ回路１６１は、３つの入力信号の信号レベルがすべてＬレベルのときに、Ｈレベルの信号をＡＮＤ回路１６２に出力するが、３つの入力信号のうちのいずれか１つがＨレベルであると、Ｌレベルの信号をＡＮＤ回路１６２に出力する。
ＡＮＤ回路１６２は、一方の入力端子にＮＯＲ回路１６１の出力端子が接続され、他方の入力端子にロウデコーダ１２３の出力端子が接続される。ＡＮＤ回路１６２の出力端子は抵抗器Ｒの一端に接続されている。
ＡＮＤ回路１６２は、ＮＯＲ回路１６１の出力信号がＨレベルのときは、ロウデコーダ１２３から入力されるロウアドレスデータをそのまま出力する。一方、ＡＮＤ回路１６２は、ＮＯＲ回路１６１の出力信号がＬレベルのときは、ロウアドレスデータの値に関わらず、Ｌレベルの信号を出力する。
抵抗器Ｒは、積分回路１６０の時定数を設定するために設けられており、ＡＮＤ回路１６２の出力端子と、キャパシタＣの一方の端子との間に接続されている。時定数については後述する。
キャパシタＣの一方の端子（図１中の上側の端子）は、抵抗器Ｒを介してＡＮＤ回路１６２の出力端子に接続されており、他方の端子は接地されている。また、キャパシタＣの一方の端子は、判定部１７０に接続されており、キャパシタＣの両端間電圧が判定部１７０によって監視される。
ＮＯＲ回路１６１の出力信号がＨレベルのときは、ロウデコーダ１２３から入力されるロウアドレスデータは、ＡＮＤ回路１６２からそのまま出力されるため、キャパシタＣは、ＮＯＲ回路１６１の出力信号がＨレベルのときに、Ｈレベルのロウアドレスデータによる電荷を蓄積する。すなわち、キャパシタＣは、ロウアドレスの選択が行われる回数に応じた電荷を蓄積する。
積分回路１６０は、上述のようなＲＣ積分器を用いることにより、各ワードラインが連続して選択される回数をカウントする。
各ワードラインが連続して選択される回数をカウントするのは、同一のロウアドレスの選択（アクセス）が集中した場合に、プリチャージに起因するカップリングノイズ又はビット反転等の動作上の不具合の発生を抑制するためである。
本実施の形態では、一例として、同一のロウアドレスの選択が１０万回連続した場合に、プリチャージをオフにする。メモリ１００におけるデータの書き込みと読み出しとでは、データの読み出しの方がデータの書き込みよりも時間がかかる。このため、積分回路１６０のＲＣ積分器の時定数は、連続的に読み出し動作を１０万回行うのに要する所要時間に、１０万分のＨレベルのロウアドレスデータによる電荷が蓄積される特性に設定する。なお、以下では、連続的に読み出し動作を１０万回行うのに要する所要時間を単に所要時間と称す。
判定部１７０は、所要時間内に、積分回路１６０のＲＣ積分器のキャパシタＣの両端間電圧が所定電圧以上になったかどうかを判定する。
判定部１７０は、所要時間内にキャパシタＣの両端間電圧が所定の閾値電圧以上になると、Ｈレベルの判定信号を出力する。判定部１７０が出力する判定信号の信号レベルは、上述のようにＨレベルになるとき以外は、Ｌレベルである。判定部１７０が出力する判定信号は、ＮＯＲ回路１６１とＦＦ１９０のリセット端子ＲＥＳに入力される。
また、判定部１７０は、所要時間内に、キャパシタＣの両端間電圧が所定の閾値電圧未満の場合は、判定信号をＬレベルに保持した状態で、Ｈレベルの第１リセット信号をＮＯＲ回路１６１に出力する。判定部１７０が出力する第１リセット信号の信号レベルは、上述のようにＨレベルになるとき以外は、Ｌレベルである。
ここで、判定部１７０が出力する判定信号がＨレベルになると、ＦＦ１９０のリセット端子ＲＥＳにＬレベルの信号が入力されることによってプリチャージ信号PCがオフにされるとともに、Ｈレベルの判定信号がＮＯＲ回路１６１に入力される。
Ｈレベルの判定信号がＮＯＲ回路１６１に入力されると、ＮＯＲ回路１６１の出力はＬレベル（'０'）となり、ＡＮＤ回路１６２の出力がＬレベル（'０'）になることにより、ＲＣ積分器のキャパシタＣが放電され、積分回路１６０がリセットされる。
すなわち、判定部１７０が出力する判定信号がＨレベルになると、プリチャージ信号PCがオフにされるとともに、積分回路１６０がリセットされる。
なお、Ｈレベルの判定信号によって積分回路１６０がリセットされた後は、積分回路１６０のＲＣ積分器の積分値が所定の閾値未満になるため、判定信号はＬレベルに戻り、次にプリチャージ信号PCが出力されると、通常通りにプリチャージが行われ、判定部１７０はＲＣ積分器の積分値を監視する。
また、判定部１７０が出力する第１リセット信号がＨレベルになると、Ｈレベルの判定信号がＮＯＲ回路１６１に入力される。Ｈレベルの判定信号がＮＯＲ回路１６１に入力されると、ＮＯＲ回路１６１の出力はＬレベル（'０'）となり、ＡＮＤ回路１６２の出力がＬレベル（'０'）になることにより、ＲＣ積分器のキャパシタＣが放電され、積分回路１６０がリセットされる。
すなわち、判定部１７０が出力する第１リセット信号がＨレベルになると、積分回路１６０がリセットされる。
また、Ｈレベルの第１リセット信号によって積分回路１６０がリセットされた後は、積分回路１６０のＲＣ積分器の積分値が所定の閾値未満になるため、判定信号はＬレベルのままであり、次にプリチャージ信号PCが出力されると、通常通りにプリチャージが行われ、判定部１７０はＲＣ積分器の積分値を監視する。
なお、以上のような判定部１７０は、例えば、マイクロコンピュータに上述のような判定を行わせることによって実現することができる。
リセット回路１８０は、メモリ１００の電源投入時に積分回路１６０のＲＣ積分器をリセットするためのＨレベルの第２リセット信号を出力する回路である。リセット回路１８０は、抵抗器１８１、ダイオード１８２、キャパシタ１８３、及び抵抗器１８４を含む。
抵抗器１８１とキャパシタ１８３は、電源ＶＤＤと接地電位点との間で直列に接続されている。抵抗器１８１の一端（図１中の上側の端子）は電源ＶＤＤに接続され、他端はキャパシタ１８３の一端（図１中の上側の端子）に接続されている。キャパシタ１８３の他端は接地されている。
抵抗器１８１の一端にはダイオード１８２のカソードが接続され、抵抗器１８１の他端にはダイオード１８２のアノードが接続される。
抵抗器１８４は、一端（図１中の左側の端子）が抵抗器１８１とキャパシタ１８３との接続点に接続され、他端はＮＯＲ回路１６１の入力側に設けられた否定演算部１６１Ａに接続されている。
リセット回路１８０が抵抗器１８４を介して出力する信号は第２リセット信号であり、電源ＶＤＤが投入される際に電源ＶＤＤの値が０Ｖの状態で、瞬間的にＬレベルの第２リセット信号を出力する。その後、電源ＶＤＤの出力電圧が所定の電圧（ＶＤＤ）に立ち上がると、リセット回路１８０が出力する第２リセット信号はＨレベルになる。
電源ＶＤＤの投入時に電源ＶＤＤの値が瞬時的に０Ｖになると、Ｌレベルの第２リセット信号が否定演算部１６１Ａで反転され、Ｈレベルの信号がＮＯＲ回路１６１に入力される。これにより、ＮＯＲ回路１６１の出力はＬレベル（'０'）となり、ＡＮＤ回路１６２の出力がＬレベル（'０'）になることにより、ＲＣ積分器のキャパシタＣが放電され、積分回路１６０がリセットされる。これは、電源ＶＤＤの投入時に瞬間的に行われる。
Ｌレベルの第２リセット信号によって積分回路１６０がリセットされた後にプリチャージ信号PCが出力されると、プリチャージが行われ、判定部１７０はＲＣ積分器の積分値を監視する。
図２は、実施の形態のメモリ１００のメモリアレイ１５０の構成を示す図である。
図２にはメモリアレイ１５０の１６個のビットセル１５１を示す。１６個のビットセル１５１は、ロウアドレスがrow00, row01, row10, row11の４本のワードラインと、カラムアドレスがcol00, col01, col10, col11の４本のビットライン(Bit Line 00, Bit Line 01, Bit Line 10, Bit Line 11)との交点に位置する。
各ビットセル１５１は、１つのトランジスタ１５２と、１つのキャパシタ１５３とを有する。トランジスタ１５２はＮＭＯＳ(N channel Metal Oxide Semiconductor)であり、ゲートがワードラインに接続され、ソースが接地され、ドレインがビットラインに接続される。
各ビットラインの一端（図２における上側の端部）には、プリチャージ用のトランジスタ１５４が接続される。図２には、４つのトランジスタ１５４を破線で囲んで示す。トランジスタ１５４はＮＭＯＳトランジスタであり、ゲートにプリチャージ信号PCが入力される。本実施の形態のメモリ１００（図１参照）では、プリチャージ信号PCはＦＦ１９０から出力されるため、トランジスタ１５４のゲートはＦＦ１９０のＱ端子に接続される。
トランジスタ１５４のドレインには電源（ＶＤＤ／２）が接続され、ソースは各ビットライン(Bit Line 00, Bit Line 01, Bit Line 10, Bit Line 11)に接続される。
また、各ビットラインの他端（図２における下側の端部）には、センスアンプ１４１とＩ／Ｏゲート１４０が接続される。Ｉ／Ｏゲート１４０は、ＮＭＯＳトランジスタであり、ゲートにはカラムデコーダ１３２（図１参照）からカラムアドレス（col00, col01, col10, col11）が入力される。Ｉ／Ｏゲート１４０のトランジスタのドレインはセンスアンプ１４１に接続され、ソースはメインアンプ１４０Ａに接続される。
このようなメモリアレイ１５０において、プリチャージを行うときは、トランジスタ１５２をオフにした状態で、トランジスタ１５４をオンにすることにより、ビットライン(Bit Line 00, Bit Line 01, Bit Line 10, Bit Line 11)の電位をＶＤＤ／２に設定する。
図３は、実施の形態のメモリ１００の積分回路１６０のＲＣ積分器の積分特性を示す図である。
本実施の形態では、一例として、同一のロウアドレスの選択が１０万回連続した場合に、プリチャージをオフにするため、積分回路１６０のＲＣ積分器の時定数は、連続的に読み出し動作を１０万回行うのに要する所要時間に、１０万分のＨレベルのロウアドレスデータによる電荷が蓄積される特性に対応したものであればよい。
ここで、実施の形態では、メモリ１００におけるリードサイクルは、一例として４８．７５ｎｓである。連続して１０万回、同一のロウアドレスのワードラインが選択されることによる１０万回のリードサイクルに要する時間は、約４．９μｓである。
また、一例として、ワードラインの選択が１０万回行われた場合に、Ｈレベルのロウアドレスデータによる電荷を積分した電圧値が１．４Ｖであるとする。
このような場合には、積分回路１６０のＲＣ積分器の積分特性は、図３に示すように、４．９μの間に１．４Ｖに到達する特性であればよい。
従って、メモリ１００の電源電圧ＶＤＤとの関係において、ＲＣ積分器の抵抗器Ｒの抵抗値と、キャパシタＣの静電容量とは、図３に示す積分特性を実現する時定数を構築するように設定すればよい。
すなわち、本実施の形態では、上述の所要時間は４．９μｓであり、判定部１７０がＲＣ積分器の積分値の判定に用いる所定の閾値電圧は１．４Ｖであればよい。この場合に、判定部１７０は、所要時間（４．９μｓ）の間に、ＲＣ積分器の積分値が１．４Ｖ以上になるかどうかを判定すればよい。
図４は、実施の形態のメモリ１００においてプリチャージ信号PCをオフにする動作を示すタイミングチャートを示す図である。図４には、判定部１７０が出力する判定信号と、ＦＦ１９０のＱ端子から出力されるプリチャージ信号PCとを示す。
時刻ｔ１でプリチャージ信号PCがＨレベルになり、時刻ｔ２で判定部１７０が出力する判定信号がＨレベルになると、時刻ｔ３でプリチャージ信号PCがオフにされる。これは、時刻ｔ１からｔ２の間の所要時間（４．９μｓ）内に同一のロウアドレスの選択（アクセス）が集中してＲＣ積分器の積分値が判定部１７０の所定の閾値電圧（１．４Ｖ）に到達し、ＦＦ１９０が出力するプリチャージ信号PCが時刻ｔ３でオフにされた場合に相当する。
時刻ｔ３以後は、（次にプリチャージが開始されるまで）プリチャージ信号PCはオフにされる。これは、プリチャージ信号PCをオフにしない場合に比べると、時刻ｔ３以降はプリチャージに起因するカップリングノイズ又はビット反転等の動作上の不具合の発生が抑制され、同一のロウアドレスへのアクセスが集中しても、安定的に動作が行えることを意味する。
なお、時刻ｔ４において、判定信号はＬレベルに戻る。これは、時刻ｔ２で判定信号がＨレベルになったことによって積分回路１６０のＲＣ積分器がリセットされ、ＲＣ積分器の積分値が判定部１７０の所定の閾値電圧（１．４Ｖ）未満になるからである。
以上のように、本実施の形態のメモリ１００では、同一のロウアドレスへのアクセスが集中した場合に、プリチャージ信号PCがオフにされる。
図５は、実施の形態のメモリ１００においてプリチャージ信号PCがオフにされる動作波形を示す図である。図５には、メモリ１００のリフレッシュの指令となるリフレッシュ信号、メモリ１００のリードサイクル、及び積分回路１６０の積分値を示す。なお、図５における横軸は時間軸である。
本実施の形態では、リードサイクルは、一例として４８．７５ｎｓであり、同一のロウアドレスのワードラインが連続的に選択されることによる１０万回のリードサイクルに要する時間は、約４．９μｓである。
このため、積分値は、リフレッシュ信号のＨレベルのパルスがＬレベルに戻った後に、同一アドレスについてのリードサイクルが連続して行われて約４．９μｓが経過したときに、所定の閾値電圧に到達し、リセットされている。
ここで、メモリ１００のリフレッシュ期間が６４ｍｓであるとすると、１０万回のリードサイクルは、１つのリフレッシュ期間に約１３０００回分入ることになる。すなわち、１０万回の連続的なリードサイクルは、１周期分のリフレッシュ期間に約１３０００回生じる可能性がある。
従って、上述のように同一のロウアドレスへのアクセスが集中した場合に、１０万回おきにプリチャージを停止させれば、プリチャージに起因するカップリングノイズ又はビット反転等の動作上の不具合の発生を抑制することができる。
従って、実施の形態によれば、同一のロウアドレスへのアクセスが集中しても、安定的に動作が行えるメモリ１００を提供することができる。
また、一般に、従来のＤＲＡＭのようなメモリでは、上述のような同一ロウアドレスへの連続的なアクスが生じた場合に、プリチャージに起因するカップリングノイズ又はビット反転等の動作上の不具合の発生を抑制するために、同一ロウアドレスへの一定回数以上の連続的なアクセスを制限するものがある。
このような従来のメモリにおけるアクセス回数の制限は、利用形態によっては受け入れがたい場合がある。
これに対して、実施の形態のメモリ１００では、同一のロウアドレスへのアクセスが集中した場合にはプリチャージを停止させることによって、プリチャージに起因するカップリングノイズ又はビット反転等の動作上の不具合の発生を抑制する。
このため、あらゆる利用形態において利用価値が高く、安定的に動作が行えるメモリ１００を提供することができる。
また、上述の従来のメモリのようにアクセス回数をカウントするためには、膨大な規模の回路が必要になり、ＬＳＩの中で占める面積が大きくなるおそれがある。
これに対して、実施の形態のメモリ１００は、積分回路１６０のＲＣ積分器で所定の回数のアクセスをカウントし、その後はプリチャージを停止するため、ＲＣ積分器の回路規模は小さくて済み、メモリ１００のコストダウンを図ることができる。
なお、本実施の形態のメモリ１００は、上述のようにプリチャージを停止させるが、同一のロウアドレスへのアクセスが集中している状況では、ワードラインはアサートされた状態に保持され、かつ、ビットラインの電位も所定電位（ＶＤＤ／２）に保持されるため、プリチャージを行う必要性は低く、停止させても影響はないと考えられる。
また、以上では、判定部１７０がマイクロコンピュータで実現される形態について説明したが、判定部１７０と同様の判定を行える回路等を用いてもよい。
最後に、図６を用いて積分回路１６０の変形例について説明する。
図６は、実施の形態の変形例による積分回路１６０Ａを示す図である。図６に示す積分回路１６０Ａは、図１に示す積分回路１６０の代わりにメモリ１００に組み込むものである。
積分回路１６０Ａは、図１に示すＲＣ積分器の代わりに、積分器１６３を有する。積分器１６３は、オペアンプ１６３Ａ、抵抗器Ｒ２、及びキャパシタＣ２を含む。オペアンプ１６３Ａは、非反転入力端子が接地され、反転入力端子に抵抗器Ｒ２を介してＡＮＤ回路１６２の出力端子が接続される。また、オペアンプ１６３Ａの出力端子（積分器１６３の出力端子）は、判定部１７０に接続される。
積分器１６３は、入力電圧Ｖｉｎを積分した電圧Ｖｏｕｔを出力する。このため、出力電圧Ｖｏｕｔが判定部１７０の所定の閾値電圧以上になると、判定部１７０は、Ｈレベルの判定信号を出力する。これにより、図１に示す積分回路１６０を用いる場合と同様の動作を実現することができる。
なお、積分回路１６０及び１６０Ａ以外の積分回路であっても、同一のロウアドレスの選択回数に応じた値を積分できる回路であれば、積分回路１６０及び１６０Ａの代わりに用いることが可能である。
以上、本発明の例示的な実施の形態の半導体記憶装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
データを保持する複数のメモリセルを有するメモリブロックと、
前記メモリセルのプリチャージを制御するプリチャージ制御部と、
前記複数のメモリセルのロウアドレスを特定するロウ選択信号を出力するロウデコーダと、
同一のロウアドレスについての前記ロウ選択信号の信号レベルを積分する積分回路であって、前記同一のロウアドレスについての前記ロウ選択信号が連続して所定回数出力されると、前記信号レベルの積分値が所定値になる積分特性を有する積分回路と、
前記積分回路の前記積分値が前記所定値以上であるかどうかを判定する判定部と
を含み、
前記プリチャージ制御部は、前記判定部によって前記積分値が前記所定値以上であると判定されると、前記メモリセルのプリチャージをオフにする、半導体記憶装置。
（付記２）
前記積分回路は、
前記ロウデコーダから出力されるロウ選択信号と、前記判定部が出力する判定信号との論理積を演算する論理積演算部であって、前記積分値が前記所定値未満であることを前記判定信号が表すときに、前記ロウ選択信号を反映した論理積を出力する論理積演算部と、
前記論理積演算部が出力する論理積のレベルを蓄積するキャパシタと
を有し、
前記キャパシタの端子間電圧を前記積分値として出力する、付記１記載の半導体記憶装置。
（付記３）
前記積分回路は、前記論理積演算部の出力端子と、前記キャパシタとの間に接続される抵抗器をさらに有し、
前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性であり、前記抵抗器の抵抗値と、前記キャパシタの静電容量とで定まる時定数に基づいて設定される、付記２記載の半導体記憶装置。
（付記４）
前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性である、付記１記載の半導体記憶装置。
（付記５）
前記判定部は、前記所要時間の間に前記積分値が前記所定値に到達しない場合に、前記積分値をリセットするリセット信号を出力する、付記３又は４記載の半導体記憶装置。
（付記６）
前記判定部によって前記積分値が前記所定値以上であると判定されると、前記プリチャージ制御部が出力するプリチャージ信号の信号レベルを、前記プリチャージをオフにする信号レベルに変更する変更部をさらに含む、付記１乃至５のいずれか一項記載の半導体記憶装置。
（付記７）
電源投入時に前記キャパシタをリセットするＨレベルのリセット信号を出力し、電源投入後にＬレベルの前記リセット信号を出力するリセット回路をさらに含み、
前記積分回路は、前記論理積演算部の前段に配設され、前記判定信号と前記リセット信号との否定論理和を前記論理積演算部に出力する否定論理和演算部をさらに有し、
前記否定論理和演算部が出力する否定論理和は、前記電源投入後には前記判定信号を表す信号として前記論理積演算部に入力される、付記２又は３記載の半導体記憶装置。
１０１〜１０８ 端子
１１０ コントローラ
１１１ プリチャージ制御部
１２０ ロウアドレスバッファ
１２１ ロウアドレスマルチプレクサ
１２２ バンク制御回路
１２３ ロウデコーダ
１２４ リフレッシュカウンタ
１３０ カラムアドレスバッファ
１３１ カラムアドレスラッチ
１３２ カラムデコーダ
１４０ Ｉ／Ｏゲート
１４１ センスアンプ
１４２ リードドライバ
１４３ ライトドライバ
１５０ メモリアレイ
１６０ 積分回路
１７０ 判定部
１８０ リセット回路
１９０ ＦＦ

Claims (6)

  1. データを保持する複数のメモリセルを有するメモリブロックと、
    前記メモリセルのプリチャージを制御するプリチャージ制御部と、
    前記複数のメモリセルのロウアドレスを特定するロウ選択信号を出力するロウデコーダと、
    同一のロウアドレスについての前記ロウ選択信号の信号レベルを積分する積分回路であって、前記同一のロウアドレスについての前記ロウ選択信号が連続して所定回数出力されると、前記信号レベルの積分値が所定値になる積分特性を有する積分回路と、
    前記積分回路の前記積分値が前記所定値以上であるかどうかを判定する判定部と
    を含み、
    前記プリチャージ制御部は、前記判定部によって前記積分値が前記所定値以上であると判定されると、前記メモリセルのプリチャージをオフにする、半導体記憶装置。
  2. 前記積分回路は、
    前記ロウデコーダから出力されるロウ選択信号と、前記判定部が出力する判定信号との論理積を演算する論理積演算部であって、前記積分値が前記所定値未満であることを前記判定信号が表すときに、前記ロウ選択信号を反映した論理積を出力する論理積演算部と、
    前記論理積演算部が出力する論理積のレベルを蓄積するキャパシタと
    を有し、
    前記キャパシタの端子間電圧を前記積分値として出力する、請求項１記載の半導体記憶装置。
  3. 前記積分回路は、前記論理積演算部の出力端子と、前記キャパシタとの間に接続される抵抗器をさらに有し、
    前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性であり、前記抵抗器の抵抗値と、前記キャパシタの静電容量とで定まる時定数に基づいて設定される、請求項２記載の半導体記憶装置。
  4. 前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性である、請求項１記載の半導体記憶装置。
  5. 前記判定部は、前記所要時間の間に前記積分値が前記所定値に到達しない場合に、前記積分値をリセットするリセット信号を出力する、請求項３又は４記載の半導体記憶装置。
  6. 前記判定部によって前記積分値が前記所定値以上であると判定されると、前記プリチャージ制御部が出力するプリチャージ信号の信号レベルを、前記プリチャージをオフにする信号レベルに変更する変更部をさらに含む、請求項１乃至５のいずれか一項記載の半導体記憶装置。
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