JP2015109125A - 半導体記憶装置 - Google Patents
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Abstract
Description
図1は、実施の形態のメモリ100を示す図である。
以上の実施の形態に関し、さらに以下の付記を開示する。
(付記1)
データを保持する複数のメモリセルを有するメモリブロックと、
前記メモリセルのプリチャージを制御するプリチャージ制御部と、
前記複数のメモリセルのロウアドレスを特定するロウ選択信号を出力するロウデコーダと、
同一のロウアドレスについての前記ロウ選択信号の信号レベルを積分する積分回路であって、前記同一のロウアドレスについての前記ロウ選択信号が連続して所定回数出力されると、前記信号レベルの積分値が所定値になる積分特性を有する積分回路と、
前記積分回路の前記積分値が前記所定値以上であるかどうかを判定する判定部と
を含み、
前記プリチャージ制御部は、前記判定部によって前記積分値が前記所定値以上であると判定されると、前記メモリセルのプリチャージをオフにする、半導体記憶装置。
(付記2)
前記積分回路は、
前記ロウデコーダから出力されるロウ選択信号と、前記判定部が出力する判定信号との論理積を演算する論理積演算部であって、前記積分値が前記所定値未満であることを前記判定信号が表すときに、前記ロウ選択信号を反映した論理積を出力する論理積演算部と、
前記論理積演算部が出力する論理積のレベルを蓄積するキャパシタと
を有し、
前記キャパシタの端子間電圧を前記積分値として出力する、付記1記載の半導体記憶装置。
(付記3)
前記積分回路は、前記論理積演算部の出力端子と、前記キャパシタとの間に接続される抵抗器をさらに有し、
前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性であり、前記抵抗器の抵抗値と、前記キャパシタの静電容量とで定まる時定数に基づいて設定される、付記2記載の半導体記憶装置。
(付記4)
前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性である、付記1記載の半導体記憶装置。
(付記5)
前記判定部は、前記所要時間の間に前記積分値が前記所定値に到達しない場合に、前記積分値をリセットするリセット信号を出力する、付記3又は4記載の半導体記憶装置。
(付記6)
前記判定部によって前記積分値が前記所定値以上であると判定されると、前記プリチャージ制御部が出力するプリチャージ信号の信号レベルを、前記プリチャージをオフにする信号レベルに変更する変更部をさらに含む、付記1乃至5のいずれか一項記載の半導体記憶装置。
(付記7)
電源投入時に前記キャパシタをリセットするHレベルのリセット信号を出力し、電源投入後にLレベルの前記リセット信号を出力するリセット回路をさらに含み、
前記積分回路は、前記論理積演算部の前段に配設され、前記判定信号と前記リセット信号との否定論理和を前記論理積演算部に出力する否定論理和演算部をさらに有し、
前記否定論理和演算部が出力する否定論理和は、前記電源投入後には前記判定信号を表す信号として前記論理積演算部に入力される、付記2又は3記載の半導体記憶装置。
110 コントローラ
111 プリチャージ制御部
120 ロウアドレスバッファ
121 ロウアドレスマルチプレクサ
122 バンク制御回路
123 ロウデコーダ
124 リフレッシュカウンタ
130 カラムアドレスバッファ
131 カラムアドレスラッチ
132 カラムデコーダ
140 I/Oゲート
141 センスアンプ
142 リードドライバ
143 ライトドライバ
150 メモリアレイ
160 積分回路
170 判定部
180 リセット回路
190 FF
Claims (6)
- データを保持する複数のメモリセルを有するメモリブロックと、
前記メモリセルのプリチャージを制御するプリチャージ制御部と、
前記複数のメモリセルのロウアドレスを特定するロウ選択信号を出力するロウデコーダと、
同一のロウアドレスについての前記ロウ選択信号の信号レベルを積分する積分回路であって、前記同一のロウアドレスについての前記ロウ選択信号が連続して所定回数出力されると、前記信号レベルの積分値が所定値になる積分特性を有する積分回路と、
前記積分回路の前記積分値が前記所定値以上であるかどうかを判定する判定部と
を含み、
前記プリチャージ制御部は、前記判定部によって前記積分値が前記所定値以上であると判定されると、前記メモリセルのプリチャージをオフにする、半導体記憶装置。 - 前記積分回路は、
前記ロウデコーダから出力されるロウ選択信号と、前記判定部が出力する判定信号との論理積を演算する論理積演算部であって、前記積分値が前記所定値未満であることを前記判定信号が表すときに、前記ロウ選択信号を反映した論理積を出力する論理積演算部と、
前記論理積演算部が出力する論理積のレベルを蓄積するキャパシタと
を有し、
前記キャパシタの端子間電圧を前記積分値として出力する、請求項1記載の半導体記憶装置。 - 前記積分回路は、前記論理積演算部の出力端子と、前記キャパシタとの間に接続される抵抗器をさらに有し、
前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性であり、前記抵抗器の抵抗値と、前記キャパシタの静電容量とで定まる時定数に基づいて設定される、請求項2記載の半導体記憶装置。 - 前記積分回路の前記積分特性は、前記ロウデコーダが前記ロウ選択信号を連続して前記所定回数出力するのに要する所要時間の間に、前記積分値が前記所定値になる特性である、請求項1記載の半導体記憶装置。
- 前記判定部は、前記所要時間の間に前記積分値が前記所定値に到達しない場合に、前記積分値をリセットするリセット信号を出力する、請求項3又は4記載の半導体記憶装置。
- 前記判定部によって前記積分値が前記所定値以上であると判定されると、前記プリチャージ制御部が出力するプリチャージ信号の信号レベルを、前記プリチャージをオフにする信号レベルに変更する変更部をさらに含む、請求項1乃至5のいずれか一項記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013251075A JP6142788B2 (ja) | 2013-12-04 | 2013-12-04 | 半導体記憶装置 |
US14/541,187 US9099198B2 (en) | 2013-12-04 | 2014-11-14 | Semiconductor memory apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013251075A JP6142788B2 (ja) | 2013-12-04 | 2013-12-04 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015109125A true JP2015109125A (ja) | 2015-06-11 |
JP6142788B2 JP6142788B2 (ja) | 2017-06-07 |
Family
ID=53265861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013251075A Expired - Fee Related JP6142788B2 (ja) | 2013-12-04 | 2013-12-04 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9099198B2 (ja) |
JP (1) | JP6142788B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2015162253A (ja) * | 2014-02-26 | 2015-09-07 | Necプラットフォームズ株式会社 | 半導体記憶装置、メモリアクセス制御方法、およびコンピュータ・プログラム |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9324398B2 (en) | 2013-02-04 | 2016-04-26 | Micron Technology, Inc. | Apparatuses and methods for targeted refreshing of memory |
US9047978B2 (en) | 2013-08-26 | 2015-06-02 | Micron Technology, Inc. | Apparatuses and methods for selective row refreshes |
JP2015219938A (ja) | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー, インク. | 半導体装置 |
JP2017182854A (ja) | 2016-03-31 | 2017-10-05 | マイクロン テクノロジー, インク. | 半導体装置 |
US10580475B2 (en) | 2018-01-22 | 2020-03-03 | Micron Technology, Inc. | Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device |
US11152050B2 (en) | 2018-06-19 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for multiple row hammer refresh address sequences |
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US10832792B1 (en) | 2019-07-01 | 2020-11-10 | Micron Technology, Inc. | Apparatuses and methods for adjusting victim data |
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---|---|
JP6142788B2 (ja) | 2017-06-07 |
US9099198B2 (en) | 2015-08-04 |
US20150155027A1 (en) | 2015-06-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160804 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170317 |
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|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |