JP2010009415A - メモリ制御装置 - Google Patents

Abstract

【課題】連続した複数のデータを同期型メモリから読み出す時間を短縮する。
【解決手段】それぞれのコントローラ３が、アドレス変換回路４から入力したアドレス信号に基づいて対応したＳＤＲＡＭ２からひとつのデータを読出し、行アドレスを変更することなく複数のデータを同時にＳＤＲＡＭ２から読出すようにした。
【選択図】 図１

Description

本発明は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の同期型メモリを制御するメモリ制御装置に関し、特に任意のアドレスから連続したデータを読み出す場合における読出し時間を短縮するメモリ制御装置に関する。

従来の技術は、図４に示すようにＳＤＲＡＭ１０２から連続した２個のデータを読み出す場合、メモリ制御装置としてのコントローラ１０３はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の制御部１０１から出力されたアドレス信号にしたがって連続した２個のデータを２回のリードコマンドでＳＤＲＡＭ１０２から読み出すようにしている。

このとき、図５に示すようにコントローラ１０３がＳＤＲＡＭ１０２から１番目のデータ（ＤＡＴＡ１）を読み出した後、２番目のデータ（ＤＡＴＡ２）を読み出す際に同一バンクとしてのＳＤＲＡＭ１０２の行アドレス（ＲＯＷアドレス）の変更が必要になる場合があり、このような場合、図６に示すようにコントローラ１０３は２番目のデータ（ＤＡＴＡ２）を読み出すときにプリチャージ（クロック：Ｓ１４）、アクト（クロック：Ｓ１８）、リード（クロック：Ｓ２２）の順にコマンドをＳＤＲＡＭ１０２へ発行する必要があるため、データの読出しに大幅な時間が必要になる。

また、図７に示すように１個のメモリ制御装置としてのコントローラ１０３および２個のＳＤＲＡＭ１０２ａ、ＳＤＲＡＭ１０２ｂから連続した２個のデータを読み出す場合、コントローラ１０３は制御部１０１から出力されたアドレス信号にしたがってＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂから１回のリードコマンドでそれぞれ連続した２個のデータを読み出すようにしているものもある。

このようにしても図８に示すようにコントローラ１０３がＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂから１番目のデータ（ＤＡＴＡ１）を読み出した後、ＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂから２番目のデータ（ＤＡＴＡ２）を読み出す際にＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂの行アドレス（ＲＯＷアドレス）の変更が必要になる場合があり、このような場合、図９に示すようにコントローラ１０３は２番目のデータ（ＤＡＴＡ２）を読み出すときにプリチャージ（クロック：Ｓ１４）、アクト（クロック：Ｓ１８）、リード（クロック：Ｓ２２）の順にコマンドをそれぞれのＳＤＲＡＭ１０２（ＳＤＲＡＭ１０２ａおよびＳＤＲＡＭ１０２ｂ）へ発行する必要があるため、データの読出しに大幅な時間が必要になる。

さらに、データを読み出しているＳＤＲＡＭと別のＳＤＲＡＭをバックグラウンドでプリチャージコマンドを発行してリフレッシュすることにより、リフレッシュ時間を短縮するようにしているものがある（例えば、特許文献１参照）。
特開平８−１２９８８１号公報（段落「００２２」〜段落「００２６」、図２）

しかしながら、上述した従来の技術においては、コントローラ１０３がＳＤＲＡＭ１０２から１番目のデータを読み出した後、２番目のデータを読み出す際、同一バンクに対し行アドレス（ＲＯＷアドレス）の変更が必要になる場合、コントローラ１０３は２番目のデータを読み出すときにプリチャージ、アクト、リードの順にコマンドをＳＤＲＡＭ１０２へ発行する必要があるため、データの読出しに大幅な時間が必要になるという問題がある。

また、データを読み出しているＳＤＲＡＭと別のＳＤＲＡＭをバックグラウンドでプリチャージコマンドを発行してリフレッシュするようにしても１番目のデータを読み出した後に２番目のデータを読み出す必要があるため、データの読出しに大幅な時間が必要になるという問題がある。
本発明は、このような問題を解決することを課題とし、連続した複数のデータを同期型メモリから読み出す時間を短縮することを目的とする。

そのため、本発明は、行アドレスを変更してデータを読出すときプリチャージが必要になる同期型メモリからデータを読出すデータ読出し手段を備えたメモリ制御装置において、それぞれの同期型メモリに対応させ、独立してその同期型メモリからデータを読出す複数のデータ読出し手段と、入力したアドレス信号に基づいてそれぞれの同期メモリのアドレス信号を生成し、そのアドレス信号をそれぞれの前記データ読出し手段へ出力するアドレス変換手段とを設け、それぞれの前記データ読出し手段が、前記アドレス変換手段から入力したアドレス信号に基づいて対応した同期メモリからひとつのデータを読出し、複数のデータを同時に読出すようにしたことを特徴とする。

また、前記それぞれの同期型メモリに連続するデータを分割して記憶させ、前記データ読出し手段が、同期型メモリの行アドレスを変更することなく連続する複数のデータを読み出すようにしたことを特徴とする。

このようにした本発明は、ＳＤＲＡＭ等の同期型メモリからひとつのデータを読出した後、次のデータを読出す間に同期型メモリのプリチャージが不要になり、連続した複数のデータを読出す時間を短縮することができるという効果が得られる。
また、それぞれのＳＤＲＡＭ等の同期型メモリから同時にデータを読出すことができるようになり、データを読出す時間を短縮することができるという効果が得られる。

以下、図面を参照して本発明によるメモリ制御装置の実施例を説明する。

図１は実施例におけるメモリ制御装置の構成を示すブロック図である。
図１において、１は制御部であり、ＣＰＵやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等で構成され、図示しない記憶部に記憶された制御プログラム（ソフトウェア）に基づいてメモリ制御装置へ動作指示を出力し、またメモリ制御装置から入力したデータを記憶部に格納等するものである。

２は同期型メモリとしてのＳＤＲＡＭ（例えば、ＳＤＲ−ＳＤＲＡＭ）であり、所定のビット幅（本実施例では６４ビット）のデータを記憶する２個のＳＤＲＡＭ（ＳＤＲＡＭ２ａ、ＳＤＲＡＭ２ｂ）を備えている。
なお、本実施例では、２個のＳＤＲＡＭ２（ＳＤＲＡＭ２ａ、ＳＤＲＡＭ２ｂ）を備えたものとして説明するが、３以上のＳＤＲＡＭ２を備えた構成としてもよい。

３はＳＤＲＡＭ２からデータを読み出すデータ読出し手段としてのコントローラであり、ＳＤＲＡＭ２へ出力するＲＯＷアドレスやＣＯＬＵＭＮアドレス等のアドレス信号、所定のビット幅のデータ信号、ならびにリード／ライト・プリチャージ等の動作を指示するコマンド等の出力信号、およびＳＤＲＡＭ２から入力するデータ信号等の入力信号を制御してＳＤＲＡＭ２からデータの読出しやＳＤＲＡＭ２へデータの書き込みを行うものである。

本実施例では、それぞれのＳＤＲＡＭ２に接続された２個のコントローラ３ａ、コントローラ３ｂを備えているものとし、それぞれのコントローラ３は独立してＳＤＲＡＭ２へ出力するＲＯＷアドレスやＣＯＬＵＭＮアドレス等のアドレス信号、所定のビット幅のデータ信号、ならびにリード／ライト・プリチャージ等の動作を指示するコマンド等の出力信号、およびＳＤＲＡＭ２から入力するデータ信号等の入力信号を制御することができるようになっており、それぞれのＳＤＲＡＭ２へ独立してデータの読出しや書き込みを行うことができるようになっている。

なお、本実施例では、それぞれのＳＤＲＡＭ２に接続された２個のコントローラ３（コントローラ３ａ、コントローラ３ｂ）を備えたものとして説明するが、それぞれのＳＤＲＡＭ２に接続された３以上のコントローラ３を備えた構成としてもよい。
４はアドレス変換手段としてのアドレス変換回路であり、制御部１から出力されたアドレス信号を入力し、そのアドレス信号に基づいてそれぞれのＳＤＲＡＭ２のアドレス信号を生成し、そのアドレス信号やコマンド等の信号をそれぞれのコントローラ３へ出力するものである。

このアドレス変換回路４は、例えば制御部１から出力されたアドレス信号の最下位のビットが“０”である場合、ＳＤＲＡＭ２ａおよびコントローラ３ａを選択し、また最下位のビットが“１”である場合、ＳＤＲＡＭ２ｂおよびコントローラ３ｂを選択するものとし、また最下位のビットを除いたアドレス信号をＳＤＲＡＭ２ａまたはＳＤＲＡＭ２ｂのアドレス信号としてコントローラ３ａまたはコントローラ３ｂへ出力する。

このようにした場合、ＳＤＲＡＭ２ａは制御部１から出力されたアドレス信号の最下位のビットが“０”であるアドレスのデータを記憶し、ＳＤＲＡＭ２ｂは制御部１から出力されたアドレス信号の最下位のビットが“１”であるアドレスのデータを記憶する。
また、アドレス変換回路４は、制御部１から出力されたアドレス信号に基づいてＳＤＲＡＭ２から連続した２個のデータを読み出す場合、そのアドレス信号の最下位のビット（“０”または“１”）を先行データインディケータ信号（先行データ指示信号）として後述するデータスワップ回路へ出力する。この先行データインディケータ信号は、アドレス変換回路４が制御部１から入力したアドレス信号が示す最先のデータを読出すＳＤＲＡＭ２を示す信号である。

５はデータ合成手段としてのデータスワップ回路であり、コントローラ３ａおよびコントローラ３ｂを介してＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂから読み出したデータをレジスタ等の記憶素子に入力し、そのデータをアドレス変換回路４から出力された先行データインディケータ信号に基づいて制御部１から入力したアドレス信号が示すアドレスの順に整列し、合成して制御部１へ出力するものである。

先行データインディケータ信号は、制御部１から出力されたアドレス信号の最下位のビットであり、“０”がコントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータがコントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータに先行する若いアドレスのデータであることを示し、“１”がコントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータがコントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータに先行する若いアドレスのデータであることを示す。

データスワップ回路５は、先行データインディケータ信号が“０”であるときコントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータを下位の６４ビット、コントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータを上位の６４ビットとして合計１２８ビットのデータに合成し、先行データインディケータ信号が“１”であるときコントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータを下位の６４ビット、コントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータを上位の６４ビットとして合計１２８ビットのデータに合成して制御部１へ出力する。

このようにメモリ制御装置６は、コントローラ３、アドレス変換回路４、およびデータスワップ回路５で構成され、制御部１から出力されたアドレス信号に基づいてコントローラ３ａ、３ｂを介してＳＤＲＡＭ２ａ、２ｂから連続したアドレスに格納された２個のデータを同時に読み出すことができるようになっている。
上述した構成の作用を図３の実施例におけるＳＤＲＡＭからデータを読み出す動作のタイミングチャートに基づいて説明する。

まず、図２に示すように制御部１のアドレス空間として連続したアドレスＡＤＲ１、ＡＤＲ２の２個のデータＤＡＴＡ１、ＤＡＴＡ２をＳＤＲＡＭ２から読み出すものとし、ＤＡＴＡ１はＳＤＲＡＭ２ｂ、ＤＡＴＡ２はＳＤＲＡＭ２ａに記憶され、またアドレスＡＤＲ１とＡＤＲ２との間は行アドレス（ＲＯＷアドレス）の境界となっているものとする。
制御部１はアドレスＡＤＲ１をアドレス信号とし、そのアドレスＡＤＲ１に記憶されたデータおよびそのアドレスＡＤＲ１に後続するアドレスＡＤＲ２に記憶されたデータ、すなわちアドレスＡＤＲ１から連続する２個のデータをＳＤＲＡＭ２から読み出す指示をアドレス変換回路４へ出力する。なお、本実施例では、アドレスＡＤＲ１の最下位のビットは“１”であるものとする。

アドレス変換回路４は入力されたアドレス信号の最下位のビットが“０”であるか“１”であるかを判定する。本実施例では、連続する２個のデータをＳＤＲＡＭ２から読み出すため、最下位のビットが“１”であるのでコントローラ３ｂを選択して最下位のビットを除いたアドレス信号をコントローラ３ｂへ出力するとともにコントローラ３ａを選択して最下位のビットを除いたアドレス信号に「１」を加算したアドレス信号をコントローラ３ａへ出力する。

例えば、アドレスＡＤＲ１の下位４ビットが“００１１”である場合、最下位のビットを除いた“００１”をアドレス信号の下位３ビットとしてコントローラ３ｂへ出力し、最下位のビットを除いた“００１”に「１」を加算した“０１０”をアドレス信号の下位３ビットとしてコントローラ３ａへ出力する。
なお、本実施例では、最下位のビットを除いたアドレスをアドレス信号とし、連続する２個のデータがそれぞれのＳＤＲＡＭ２の同一のアドレスにマップされるようにしたが、それに限定されるものでなく、連続する２個のデータがそれぞれのＳＤＲＡＭ２の異なるアドレスにマップされるようにしてもよい。

アドレス変換回路４はアドレス信号とともにそのアドレスに記憶されたデータを読み出すことを指示するリード信号をそれぞれのコントローラ３へ出力する。また、アドレス変換回路４は先行データインディケータ信号をデータスワップ回路５へ出力する。
コントローラ３は、アドレス変換回路４から入力したアドレス信号およびリード信号にしたがってＳＤＲＡＭ２へアドレス信号を出力し、またそのアドレスに記憶されたデータを読み出すことを指示するアクトコマンドおよびリードコマンドを発行する。

図３に示すようにそれぞれのコントローラ３は、アドレス変換回路４から入力したアドレス信号からＲＯＷアドレスを生成してそれぞれのＳＤＲＡＭ２へ出力するとともにそれぞれのＳＤＲＡＭ２（ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂ）へアクトコマンド（クロック：Ｓ１）を出力する。
次に、それぞれのコントローラ３は、アドレス変換回路４から入力したアドレス信号からＣＯＬＵＭＮアドレスを生成してそれぞれのＳＤＲＡＭ２（ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂ）へ出力するとともにそれぞれのＳＤＲＡＭ２（ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂ）へ１個のデータをリードするためのリードコマンド（クロック：Ｓ５）を出力する。これにより、コントローラ３ｂはアドレスＡＤＲ１のデータをＳＤＲＡＭ２ｂから読み出すこと、コントローラ３ａはアドレスＡＤＲ２のデータをＳＤＲＡＭ２ａから読み出すことをそれぞれのＳＤＲＡＭ２へ通知する。

それぞれのＳＤＲＡＭ２は入力したアドレス、アクトコマンドおよびリードコマンドに基づいて記憶したデータをそれぞれのコントローラ３へ出力（クロック：Ｓ９）する。
ＳＤＲＡＭ２ｂは入力されたＲＯＷアドレス、ＣＯＬＵＭＮアドレスに基づいて記憶した１個のデータをコントローラ３ｂへ出力し、同様にＳＤＲＡＭ２ａも入力されたＲＯＷアドレス、ＣＯＬＵＭＮアドレスに基づいて記憶した１個のデータをコントローラ３ａへ出力する。これにより、アドレスＡＤＲ１のデータをＳＤＲＡＭ２ｂから読み出し、またアドレスＡＤＲ２のデータをＳＤＲＡＭ２ａから読み出してコントローラ３ｂおよびコントローラ３ａへ出力する。

ここで、本実施例では、ＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂからデータを読み出すときにプリチャージが不要なものとして説明したが、以前にデータを読み出した時の行アドレスと異なる行アドレスのデータを読み出す場合は、プリチャージが必要になるのは従来と同様である。
したがって、本実施例ではＳＤＲＡＭ２ａおよびＳＤＲＡＭ２ｂからデータを読み出すとき、最多で１回のプリチャージが必要になり、従来は、そのプリチャージに加え、１番目のデータを読出した後、同一バンクの行アドレスを変更して２番目のデータを読出す場合は最多で２回のプリチャージが必要になる。

本実施例は、同一バンクの行アドレスを変更することなくそれぞれのＳＤＲＡＭ２からデータを読み出すようにしたことにより、従来に比べてプリチャージの回数を削減することができ、ＳＤＲＡＭ２からデータを読み出す時間を短縮することができるようになる。
リードコマンドを出力したそれぞれのコントローラ３はそれぞれのＳＤＲＡＭ２から入力したデータをデータスワップ回路５へ出力する。

データスワップ回路５は、アドレス変換回路４から出力された先行データインディケータ信号に基づいてそれぞれのコントローラ３から入力したデータを制御部１から入力したアドレス信号が示すアドレスの順に整列して合成し、そのデータを制御部１へ出力する。
本実施例では、アドレスＡＤＲ１の最下位のビットは“１”であるため、コントローラ３ｂを介してＳＤＲＡＭ２ｂから読み出したデータ（ＤＡＴＡ１）を下位の６４ビット、コントローラ３ａを介してＳＤＲＡＭ２ａから読み出したデータ（ＤＡＴＡ２）を上位の６４ビットとして合計１２８ビットのデータに合成して制御部１へ出力する。

このようにそれぞれのＳＤＲＡＭ２に接続された２個のコントローラ３ａ、コントローラ３ｂは、独立してＳＤＲＡＭ２へ出力するＲＯＷアドレスやＣＯＬＵＭＮアドレス等のアドレス信号、所定のビット幅のデータ信号、ならびにリード／ライト・プリチャージ等の動作を指示するコマンド等の出力信号、およびＳＤＲＡＭ２から入力するデータ信号等の入力信号を制御することができ、それぞれのＳＤＲＡＭ２から独立して１個のデータを読出すようにしたため、１番目のデータを読出した後、２番目のデータを読出す間にＳＤＲＡＭ２のプリチャージが不要になり、データを読出す時間を短縮することができる。

また、それぞれのＳＤＲＡＭ２から同時にデータを読出すことができるようになる。
なお、本実施例では、２個のＳＤＲＡＭ２および２個のコントローラ３を備えたものとして説明したが、ｎ個のＳＤＲＡＭ２およびｎ個のコントローラ３を備えた場合、アドレス変換回路４は、制御部１から出力されたアドレスをｎで除算した剰余に基づいてそれぞれのＳＤＲＡＭ２およびコントローラ３を選択するとともにそれぞれのＳＤＲＡＭ２のアドレスを生成し、また先行データインディケータ信号を出力するようにすればよい。

また、ＳＤＲＡＭ２はＳＤＲ−ＳＤＲＡＭとして説明したが、ＤＤＲ−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭ等であってもよい。
以上説明したように、本実施例では、それぞれのＳＤＲＡＭ２に接続された複数のコントローラ３を設けたことにより、任意のアドレスから連続した２個のデータを読出す場合、それぞれのＳＤＲＡＭ２から独立して１個ずつのデータを読出すようにしたため、１番目のデータを読出した後、２番目のデータを読出す間にＳＤＲＡＭ２のプリチャージが不要になり、データを読出す時間を短縮することができるという効果が得られる。

また、それぞれのＳＤＲＡＭ２から同時にデータを読出すことができるようになり、データを読出す時間を短縮することができるという効果が得られる。

実施例におけるメモリ制御装置の構成を示すブロック図 実施例におけるＳＤＲＡＭからデータを読み出す動作の説明図 実施例におけるＳＤＲＡＭからデータを読み出す動作のタイミングチャート 従来のメモリ制御装置の構成を示すブロック図 従来のＳＤＲＡＭからデータを読み出す動作の説明図 従来のＳＤＲＡＭからデータを読み出す動作のタイミングチャート 従来のメモリ制御装置の構成を示すブロック図 従来のＳＤＲＡＭからデータを読み出す動作の説明図 従来のＳＤＲＡＭからデータを読み出す動作のタイミングチャート

符号の説明

１ 制御部
２ ＳＤＲＡＭ
３ コントローラ
４ アドレス変換回路
５ データスワップ回路
６ メモリ制御装置

Claims (3)

1. 行アドレスを変更してデータを読出すときプリチャージが必要になる同期型メモリからデータを読出すデータ読出し手段を備えたメモリ制御装置において、
   それぞれの同期型メモリに対応させ、独立してその同期型メモリからデータを読出す複数のデータ読出し手段と、
   入力したアドレス信号に基づいてそれぞれの同期メモリのアドレス信号を生成し、そのアドレス信号をそれぞれの前記データ読出し手段へ出力するアドレス変換手段とを設け、
   それぞれの前記データ読出し手段が、前記アドレス変換手段から入力したアドレス信号に基づいて対応した同期メモリからひとつのデータを読出し、複数のデータを同時に読出すようにしたことを特徴とするメモリ制御装置。
2. 請求項１のメモリ制御装置において、
   前記それぞれの同期型メモリに連続するデータを分割して記憶させ、前記データ読出し手段が、同期型メモリの行アドレスを変更することなく連続する複数のデータを読み出すようにしたことを特徴とするメモリ制御装置。
3. 行アドレスを変更してデータを読出すときプリチャージが必要になる同期型メモリからデータを読出すデータ読出し手段を備えたメモリ制御装置において、
   連続するデータを分割して記憶するそれぞれの同期型メモリに対応させ、独立してその同期型メモリからデータを読出す複数のデータ読出し手段と、
   入力したアドレス信号に基づいてそれぞれの同期メモリのアドレス信号を生成し、そのアドレス信号をそれぞれの前記データ読出し手段へ出力するとともに入力したアドレス信号が示す最先のデータを読出す同期メモリを示す先行データ指示信号を出力するアドレス変換手段と、
   前記アドレス変換手段から入力した先行データ指示信号に基づいて前記データ読出し手段がそれぞれの同期メモリから読出したデータを合成して出力するデータ合成手段とを設け、
   それぞれの前記データ読出し手段が前記アドレス変換手段から入力したアドレス信号に基づいて対応した同期メモリからひとつのデータを読出し、同期型メモリの行アドレスを変更することなく連続する複数のデータを同時に読出し、前記データ合成手段がその複数のデータを合成して出力するようにしたことを特徴とするメモリ制御装置。

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