JP5268392B2 - メモリデバイス及びメモリシステム並びにメモリシステムにおけるアクセスタイミング調整方法 - Google Patents
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Description
・DDR型SDRAMにデータを設定するためのデータ書き込み処理と、
・リードデータとリードストローブ信号との遅延関係を変えることにより、書き込んだデータと一致するリード可能なタイミングの範囲を求めるリード可能タイミング範囲探索処理と、
・リード可能なタイミング範囲から最適なタイミングを選択し設定する最適リードタイミング設定処理(例えば、リード可能である遅延範囲の中心を選択)とを含む。
・リードキャリブレーション処理で選択した最適なリードタイミングを設定する最適リードタイミング設定処理と、
・ライトデータとライトストローブ信号との遅延関係を変えることにより、データをDDR型SDRAMに書き込んで読み出し、書き込んだデータと読み出したデータとが一致するライト可能なタイミングの範囲を求めるライトタイミング範囲探索処理と、
・ライト可能なタイミング範囲から最適なライトタイミングを選択し設定する最適ライトタイミング設定処理(例えば、ライト可能である遅延範囲の中心を選択)とを含む。
図1は、本発明の第1の実施の形態に係るメモリシステムの構成を示している。図1のメモリシステム100は、CPU101と、メモリインターフェース(メモリIF)102と、メモリデバイス103とから構成される。
図3は、本発明のメモリシステムの第2の実施の形態を示している。データ設定部200と、データ設定部200と遅延調整用記憶部170との接続信号線の追加以外、図3の構成要素は図1で示した各構成要素と同じものを示している。
図6は、本発明のメモリシステムの第3の実施の形態を示している。図6のメモリシステム100は、遅延調整用記憶部302をメモリセル174の一部として持つ。データ設定部301を追加し、セレクタ300によりIOバッファ171とデータ設定部301からのメモリセル174へのアクセスを選択可能としたこと以外は、図6の構成要素は図3で示した各構成要素と同じものを示している。
102 メモリインターフェース(メモリIF)
103 メモリデバイス
140 メモリデバイス制御部
150 データ制御部
170 遅延調整用記憶部
171 IOバッファ
172 セレクタ
173 ラッチ部
174 メモリセル
200 データ設定部
300 セレクタ
301 データ設定部
302 遅延調整用記憶部
Claims (29)
- メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、
前記メモリデバイスと前記メモリインターフェースとを接続する複数本のデータ信号線を有し、
前記メモリデバイスは、前記メモリインターフェースからのアクセスをもとに前記メモリデバイスの内部を制御するメモリデバイス制御部と、データを記憶するメモリセルと、データ及びストローブ信号のタイミング調整に用いるタイミング調整用データを記憶する遅延調整用記憶部と、前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを具備し、
前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、
前記メモリデバイスから出力されるストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出し、
前記遅延調整用記憶部の前記タイミング調整用データを読み出すタイミングを変えながら前記データの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするメモリシステム。 - 請求項1記載のメモリシステムにおいて、
前記タイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするメモリシステム。 - 請求項1又は2に記載のメモリシステムにおいて、
前記メモリインターフェースは、タイミングを変えながら前記メモリセルにタイミング調整用データを書き込み、前記メモリセルに書き込んだタイミング調整用データを読み出し、前記メモリセルに書き込んだタイミング調整用データと前記メモリセルから読み出したタイミング調整用データとが一致するタイミング範囲を探索し、前記タイミング範囲から前記データの書き込みのタイミングを選択設定することを特徴とするメモリシステム。 - 請求項3記載のメモリシステムにおいて、
前記メモリセルに書き込まれる前記タイミング調整用データは、前記データ信号線の各々を通して、
前記メモリデバイスに入力されるストローブ信号の第5時刻における立ち上がりで0が書き込まれ、
前記ストローブ信号の前記第5時刻よりも前又は後である第6時刻における立ち上がりで1が書き込まれ、
前記ストローブ信号の第7時刻における立ち下がりで0が書き込まれ、
前記ストローブ信号の前記第7時刻よりも前又は後である第8時刻における立ち下がりで1が書き込まれることを特徴とするメモリシステム。 - 請求項4記載のメモリシステムにおいて、
前記メモリセルに書き込まれる前記タイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするメモリシステム。 - メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、
前記メモリデバイスと前記メモリインターフェースとを接続するコマンド信号線と複数本のデータ信号線とを有し、
前記メモリデバイスは、前記メモリインターフェースからのアクセスをもとに前記メモリデバイスの内部を制御するメモリデバイス制御部と、データを記憶するメモリセルと、データ及びストローブ信号のタイミング調整に用いるタイミング調整用データを記憶する遅延調整用記憶部と、前記遅延調整用記憶部に前記タイミング調整用データを設定するデータ設定部と、前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを具備し、
前記データ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記遅延調整用記憶部に前記タイミング調整用データとして設定し、
前記メモリインターフェースは、前記メモリデバイスと前記複数本のデータ信号線の各々を通して、
前記メモリデバイスとの間のストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出し又は書き込み、かつ、
前記メモリインターフェースは、前記遅延調整用記憶部に設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記データの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするメモリシステム。 - メモリデバイスと、前記メモリデバイスにアクセスするメモリインターフェースとからなるメモリシステムにおいて、
前記メモリデバイスと前記メモリインターフェースとを接続するコマンド信号線と複数本のデータ信号線とを有し、
前記メモリデバイスは、前記メモリインターフェースからのアクセスをもとに前記メモリデバイスの内部を制御するメモリデバイス制御部と、データを記憶するメモリセルと、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを前記メモリセルにタイミング調整用データとして設定するデータ設定部と、前記メモリセルへの経路との接続先を前記データ設定部への経路又は前記メモリインターフェースへの経路のいずれか一方に切り替えるセレクタとを具備し、
前記メモリインターフェースは、前記メモリデバイスと前記複数本のデータ信号線の各々を通して、
前記メモリデバイスとの間のストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出し又は書き込み、かつ、
前記メモリインターフェースは、前記メモリセルに設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記データの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするメモリシステム。 - 請求項6又は7に記載のメモリシステムにおいて、
前記タイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするメモリシステム。 - メモリデバイスと、複数本のデータ信号線によって前記メモリデバイスに接続されたメモリインターフェースとからなるメモリシステムにおけるアクセスタイミング調整方法であって、
前記メモリインターフェースが前記複数本のデータ信号線の各々を通して、前記メモリデバイスから出力されるストローブ信号の第1時刻における立ち上がりで0をタイミング調整用データとして読み出し、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1をタイミング調整用データとして読み出し、
前記ストローブ信号の第3時刻における立ち下がりで0をタイミング調整用データとして読み出し、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1をタイミング調整用データとして読み出し、
少なくとも前記4つのタイミング調整用データを読み出すタイミングを変えながら前記メモリデバイスが有するメモリセルのデータの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。 - 請求項9記載のアクセスタイミング調整方法において、
更に前記メモリデバイスにデータを書き込むためのタイミング調整を、前記メモリセルを用いて行うことを特徴とするアクセスタイミング調整方法。 - 請求項9記載のアクセスタイミング調整方法において、
前記4つのタイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするアクセスタイミング調整方法。 - メモリデバイスと、コマンド信号線によって前記メモリデバイスに接続されたメモリインターフェースとからなるメモリシステムにおけるアクセスタイミング調整方法であって、
前記メモリデバイス内のデータ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記メモリデバイス内の遅延調整用記憶部にタイミング調整用データとして設定し、
前記メモリインターフェースは、前記メモリデバイスと前記メモリインターフェースとを接続する複数本のデータ信号線の各々を通して、
前記メモリデバイスとの間のストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出し又は書き込み、かつ、
前記メモリインターフェースは、前記遅延調整用記憶部に設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記メモリデバイスが有するメモリセルのデータの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。 - メモリデバイスと、コマンド信号線によって前記メモリデバイスに接続されたメモリインターフェースとからなるメモリシステムにおけるアクセスタイミング調整方法であって、
前記メモリデバイス内のデータ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記メモリデバイス内のメモリセルにタイミング調整用データとして設定し、
前記メモリインターフェースは、前記メモリデバイスと前記メモリインターフェースとを接続する複数本のデータ信号線の各々を通して、
前記メモリデバイスとの間のストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し又は書き込み、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出し又は書き込み、かつ、
前記メモリインターフェースは、前記メモリセルに設定された前記タイミング調整用データをタイミングを変えながら読み出し、前記メモリセルが有するデータの読み出し可能なタイミング範囲を探索し、前記タイミング範囲から前記データの読み出しのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。 - 請求項12又は13に記載のアクセスタイミング調整方法において、
前記タイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするアクセスタイミング調整方法。 - 複数本のデータ信号線によってメモリインターフェースと接続されたメモリデバイスにおいて、
データを記憶するメモリセルと、
前記メモリデバイスから出力されるストローブ信号の第1時刻における立ち上がりで0を、前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を、前記ストローブ信号の第3時刻における立ち下がりで0を、前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を、それぞれ前記データ信号線の各々を通して前記メモリインターフェースに出力するタイミング調整用データとして記憶する遅延調整用記憶部と、
前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを有することを特徴とするメモリデバイス。 - 請求項15記載のメモリデバイスにおいて、
前記タイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするメモリデバイス。 - コマンド信号線と複数本のデータ信号線とによってメモリインターフェースと接続されたメモリデバイスにおいて、
データを記憶するメモリセルと、
データ及びストローブ信号のタイミング調整に用いるタイミング調整用データを記憶する遅延調整用記憶部と、
前記遅延調整用記憶部に前記タイミング調整用データを設定するデータ設定部と、
前記メモリインターフェースへの経路との接続先を前記遅延調整用記憶部への経路又は前記メモリセルへの経路のいずれか一方に切り替えるセレクタとを有し、
前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、
前記ストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出し、かつ、
前記データ設定部は、前記メモリインターフェースからのコマンドとして前記コマンド信号線を通じて転送されたデータを、前記遅延調整用記憶部に前記タイミング調整用データとして設定することを特徴とするメモリデバイス。 - コマンド信号線と複数本のデータ信号線とによってメモリインターフェースと接続されたメモリデバイスにおいて、
データを記憶するメモリセルと、
前記コマンド信号線を通じて転送されたデータを前記メモリセルにタイミング調整用データとして設定するデータ設定部と、
前記メモリセルへの経路との接続先を前記データ設定部への経路又は前記メモリインターフェースへの経路のいずれか一方に切り替えるセレクタとを有し、
前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、
ストローブ信号の第1時刻における立ち上がりで0を前記タイミング調整用データとして読み出し、
前記ストローブ信号の前記第1時刻よりも前又は後である第2時刻における立ち上がりで1を前記タイミング調整用データとして読み出し、
前記ストローブ信号の第3時刻における立ち下がりで0を前記タイミング調整用データとして読み出し、
前記ストローブ信号の前記第3時刻よりも前又は後である第4時刻における立ち下がりで1を前記タイミング調整用データとして読み出すことを特徴とするメモリデバイス。 - 請求項17又は18に記載のメモリデバイスにおいて、
前記タイミング調整用データは、前記データ信号線毎に信号値0と1が交互になっていることを特徴とするメモリデバイス。 - 請求項6又は7に記載のメモリシステムにおいて、
前記メモリインターフェースは、タイミングを変えながら前記メモリセルにタイミング調整用データを書き込み、
前記メモリセルに書き込んだタイミング調整用データを読み出し、
前記メモリセルに書き込んだタイミング調整用データと前記メモリセルから読み出したタイミング調整用データとが一致するタイミング範囲を探索し、
前記タイミング範囲から前記データの書き込みのタイミングを選択設定することを特徴とするメモリシステム。 - 請求項12又は13に記載のアクセスタイミング調整方法において、
前記メモリインターフェースは、タイミングを変えながら前記メモリセルにタイミング調整用データを書き込み、
前記メモリセルに書き込んだタイミング調整用データを読み出し、
前記メモリセルに書き込んだタイミング調整用データと前記メモリセルから読み出したタイミング調整用データとが一致するタイミング範囲を探索し、
前記タイミング範囲から前記データの書き込みのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。 - 請求項9記載のアクセスタイミング調整方法において、
前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、
前記メモリデバイスから出力されるストローブ信号の第5時刻における立ち上がりで0を前記タイミング調整用データとして書き込み、
前記ストローブ信号の前記第5時刻よりも前又は後である第6時刻における立ち上がりで1を前記タイミング調整用データとして書き込み、
前記ストローブ信号の第7時刻における立ち下がりで0を前記タイミング調整用データとして書き込み、
前記ストローブ信号の前記第7時刻よりも前又は後である第8時刻における立ち下がりで1を前記タイミング調整用データとして書き込み、
前記タイミング調整用データを書き込むタイミングを変えながら前記メモリデバイスが有するメモリセルのデータの書き込み可能なタイミング範囲を探索し、前記タイミング範囲から前記データの書き込みのタイミングを選択設定することを特徴とするアクセスタイミング調整方法。 - 請求項17又は18に記載のメモリデバイスにおいて、
前記メモリインターフェースは、前記複数本のデータ信号線の各々を通して、
前記ストローブ信号の第5時刻における立ち上がりで0を前記タイミング調整用データとして書き込み、
前記ストローブ信号の前記第5時刻よりも前又は後である第6時刻における立ち上がりで1を前記タイミング調整用データとして書き込み、
前記ストローブ信号の第7時刻における立ち下がりで0を前記タイミング調整用データとして書き込み、
前記ストローブ信号の前記第7時刻よりも前又は後である第8時刻における立ち下がりで1を前記タイミング調整用データとして書き込むことを特徴とするメモリデバイス。 - 請求項1〜8のいずれか1項に記載のメモリシステムにおいて、
前記タイミング調整用データは、隣り合うビットの前記データ信号線上の値が異なることを特徴とするメモリシステム。 - 請求項1〜8のいずれか1項に記載のメモリシステムにおいて、
前記タイミング調整用データは、2つの連続するストローブ信号の変化する時刻における各前記データ信号線上の値が異なることを特徴とするメモリシステム。 - 請求項9〜14のいずれか1項に記載のアクセスタイミング調整方法において、
前記タイミング調整用データは、隣り合うビットの前記データ信号線上の値が異なることを特徴とするアクセスタイミング調整方法。 - 請求項9〜14のいずれか1項に記載のアクセスタイミング調整方法において、
前記タイミング調整用データは、2つの連続するストローブ信号の変化する時刻における各前記データ信号線上の値が異なることを特徴とするアクセスタイミング調整方法。 - 請求項15〜19のいずれか1項に記載のメモリデバイスにおいて、
前記タイミング調整用データは、隣り合うビットの前記データ信号線上の値が異なることを特徴とするメモリデバイス。 - 請求項15〜19のいずれか1項に記載のメモリデバイスにおいて、
前記タイミング調整用データは、2つの連続するストローブ信号の変化する時刻における各前記データ信号線上の値が異なることを特徴とするメモリデバイス。
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US12/596,265 US8589654B2 (en) | 2008-03-07 | 2008-08-25 | Memory device, memory system, and access timing adjusting method in memory system |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10388362B1 (en) | 2018-05-08 | 2019-08-20 | Micron Technology, Inc. | Half-width, double pumped data path |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7948812B2 (en) * | 2006-11-20 | 2011-05-24 | Rambus Inc. | Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift |
JP2013047997A (ja) * | 2009-12-24 | 2013-03-07 | Panasonic Corp | Dramアクセス装置及びdramアクセス方法 |
JP2012027734A (ja) * | 2010-07-23 | 2012-02-09 | Panasonic Corp | メモリコントローラおよびメモリアクセスシステム |
JP2012059184A (ja) * | 2010-09-13 | 2012-03-22 | Nec Computertechno Ltd | メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法 |
US20120110400A1 (en) * | 2010-11-01 | 2012-05-03 | Altera Corporation | Method and Apparatus for Performing Memory Interface Calibration |
WO2012095980A1 (ja) | 2011-01-13 | 2012-07-19 | 富士通株式会社 | メモリコントローラ、及び情報処理装置 |
JP6407653B2 (ja) * | 2014-10-02 | 2018-10-17 | 株式会社メガチップス | メモリ制御装置、半導体装置及び制御プログラム並びにメモリ制御装置の動作方法 |
US10708162B1 (en) * | 2014-12-16 | 2020-07-07 | Amazon Technologies, Inc. | Techniques for modeling response behavior in network computing services and applications |
US10068634B2 (en) * | 2016-03-16 | 2018-09-04 | International Business Machines Corporation | Simultaneous write and read calibration of an interface within a circuit |
CN110036444B (zh) | 2016-09-21 | 2023-06-30 | 合肥睿科微电子有限公司 | 自适应存储器单元写入条件 |
US10090065B1 (en) | 2017-03-14 | 2018-10-02 | International Business Machines Corporation | Simultaneous write, read, and command-address-control calibration of an interface within a circuit |
JP6832777B2 (ja) * | 2017-03-31 | 2021-02-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US11145343B1 (en) * | 2020-11-20 | 2021-10-12 | Faraday Technology Corporation | Method for controlling multi-cycle write leveling process in memory system |
US11587601B1 (en) * | 2021-08-19 | 2023-02-21 | Globalfoundries U.S. Inc. | Apparatus and method for controlled transmitting of read pulse and write pulse in memory |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0520179A (ja) | 1991-07-15 | 1993-01-29 | Oki Electric Ind Co Ltd | メモリの初期値書込み機構 |
US6115318A (en) | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
JP2002108693A (ja) | 2000-10-03 | 2002-04-12 | Fujitsu Ltd | データ読み出し方法、メモリコントローラ及び半導体集積回路装置 |
US6911851B2 (en) | 2002-11-21 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Data latch timing adjustment apparatus |
US20050135167A1 (en) | 2003-10-16 | 2005-06-23 | Nec Plasma Display Corporation | Memory access circuit for adjusting delay of internal clock signal used for memory control |
JP2005141725A (ja) | 2003-10-16 | 2005-06-02 | Pioneer Plasma Display Corp | メモリアクセス回路、そのメモリアクセス回路の動作方法およびそのメモリアクセス回路を用いる表示装置 |
DE102004024942B3 (de) * | 2004-05-21 | 2005-11-24 | Infineon Technologies Ag | Speicherschaltung und Verfahren zum Auslesen von einer in der Speicherschaltung enthaltenen spezifischen Betriebsinformationen |
JP2006099245A (ja) * | 2004-09-28 | 2006-04-13 | Seiko Epson Corp | データ信号取得装置 |
JP2006099244A (ja) * | 2004-09-28 | 2006-04-13 | Seiko Epson Corp | データ信号取得装置 |
KR100732241B1 (ko) * | 2006-01-24 | 2007-06-27 | 삼성전자주식회사 | 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템 |
JP2007249738A (ja) | 2006-03-17 | 2007-09-27 | Kawasaki Microelectronics Kk | メモリアクセス制御装置 |
JP4921888B2 (ja) * | 2006-08-22 | 2012-04-25 | ルネサスエレクトロニクス株式会社 | インターフェース回路 |
-
2008
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10388362B1 (en) | 2018-05-08 | 2019-08-20 | Micron Technology, Inc. | Half-width, double pumped data path |
WO2019216967A1 (en) * | 2018-05-08 | 2019-11-14 | Micron Technology, Inc | Half-width, double pumped data path |
US10832759B2 (en) | 2018-05-08 | 2020-11-10 | Micron Technology, Inc. | Half-width, double pumped data path |
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