JP2013047997A - Ｄｒａｍアクセス装置及びｄｒａｍアクセス方法 - Google Patents

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Abstract

【課題】最終位相調整用のデータをＤＲＡＭに書き込む前に、その確実な書き込み動作を保証する。
【解決手段】ＤＲＡＭに接続するためのストローブ用及びデータ用の双方向Ｉ／Ｏバッファ１０，１１と、当該双方向Ｉ／Ｏバッファ１０，１１より受信した信号を受け取るデータ受信部１２と、ＤＲＡＭのストローブ信号とデータ信号との間の位相差を調整する位相調整部１３，１４と、メモリコントローラ１５によりＤＲＡＭに対して書き込み動作及び読み出し動作を伴う最終位相調整を始める前に確実な書き込み動作を保証するための暫定位相値を決定する暫定位相調整部２０とを設ける。
【選択図】図１

Description

本発明は、ＤＲＡＭへの書き込み動作及び読み出し動作を伴ったストローブポイント調整時に、確実な最初の書き込み動作を保証するための暫定位相調整を行うＤＲＡＭアクセス装置及びＤＲＡＭアクセス方法に関するものである。
従来、実装基板配線長の違いや伝送路でのノイズ等の要因を吸収するため、ストローブ信号とデータ信号との位相差を変えながら実際にＤＲＡＭに対して書き込み動作を行った後に読み出し動作を行い、正しいデータが読み出しできるかどうかで位相調整を行っていた。これにより、ストローブ信号とデータ信号との間のセットアップ時間及びホールド時間を最適に保つことができる。
ある従来技術は、所定のデータを実際に接続されているＤＲＡＭに書き込み、それを読み出しながら、読み出すデータに対してストローブ信号に最適な遅延をつけることを特徴としている。これにより、データビット毎に最適なストローブポイントでデータ信号を受信できるようになる。しかし、あくまでもＤＲＡＭにデータが正常に書き込まれることが前提である（特許文献１参照）。
特開２００５−５６３３４号公報
従来は、ＤＲＡＭのクロック周波数が高くなるにつれ、位相差を調整するために最初にＤＲＡＭにデータを書き込もうとしても、電源電圧、温度、プロセスばらつき、伝送路の負荷等の要因で有効なストローブ位相差を確保できず、ＤＲＡＭへのデータの書き込みが失敗しているのか読み出し時にデータが化けているのかの判別がつかないという課題があった。
本発明の目的は、最終位相調整用のデータをＤＲＡＭに書き込む前にその確実な書き込み動作を保証できるようにすることにある。
上記目的を達成するため、本発明によれば、ＤＲＡＭのストローブ端子とデータ端子とに各々接続された双方向Ｉ／Ｏバッファを通してストローブ信号とデータ信号とをデータ受信部に入力し、当該データ受信部の出力値に応じてストローブ信号とデータ信号との間の位相差値を暫定的に設定し、当該設定されたストローブ信号とデータ信号との間の位相差値に基づいてＤＲＡＭに対して書き込み動作及び読み出し動作を行い、当該書き込み動作及び読み出し動作の結果に応じてストローブ信号とデータ信号との間の位相差値の最終調整を行うこととした。
これにより、最終位相調整用のデータを実際にＤＲＡＭへ書き込む前にその書き込み動作を保証する暫定位相差値を決定できるため、読み出しでのデータ化けのみを考慮することで確実かつ高速な位相調整が可能となる。
本発明によれば、ＤＲＡＭのクロック周波数が高くなり、電源電圧、温度、プロセスばらつき、伝送路の負荷等の要因により予め設定した位相では確実に書き込みできない可能性がある問題を解決し、その後に実施されるＤＲＡＭに対する書き込み動作及び読み出し動作による正確な位相調整を可能とすることができる。
本発明の実施の形態１におけるＤＲＡＭアクセス装置のブロック図である。 本発明の実施の形態２におけるＤＲＡＭアクセス装置のブロック図である。 図２のＤＲＡＭアクセス装置における暫定位相決定フローチャートである。 本発明の実施の形態３におけるＤＲＡＭアクセス装置とＬＳＩテスタボードとの接続図である。
以下、ＤＲＡＭアクセス装置及びＤＲＡＭアクセス方法の実施の形態について図面を参照して説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
《実施の形態１》
本実施の形態では、ＤＲＡＭの書き込み動作及び読み出し動作を伴った最終位相調整前に確実な書き込み動作を保証するための暫定位相調整を行う第１の位相調整部として、ハードウェアによる信号発生部を使ったＤＲＡＭアクセス装置について説明する。
図１は、本実施の形態におけるＤＲＡＭアクセス装置のブロック図である。図１のＤＲＡＭアクセス装置は、ＤＲＡＭのストローブ端子に接続されるストローブ出力端子ＤＳと、当該ＤＲＡＭのデータ端子に接続されるデータ出力端子ＤＱと、ストローブ用及びデータ用の双方向Ｉ／Ｏバッファ１０，１１と、データ受信部１２と、ストローブ用及びデータ用の位相調整部１３，１４と、メモリコントローラ１５と、暫定位相調整部２０とを備える。
ストローブ用及びデータ用の双方向Ｉ／Ｏバッファ１０，１１は、各々出力イネーブル信号ＯＥにより制御されて動作モードが切り替えられるものであり、ＤＲＡＭに通常書き込み動作をさせるときはストローブ信号とデータ信号との両Ｉ／Ｏバッファを出力方向にのみ使用するが、暫定位相調整時にはストローブ信号とデータ信号とのＩ／Ｏバッファを入出力状態にし、出力するストローブ信号とデータ信号とを同時に入力もさせる。
データ受信部１２は、双方向Ｉ／Ｏバッファ１０より出力と同時に入力したストローブ信号を使い、双方向Ｉ／Ｏバッファ１１より出力と同時に入力したデータ信号をラッチする。このデータ受信部１２として、通常のＤＲＡＭアクセス時に読み出しデータを格納するためのラッチを使えば、回路規模の抑制効果が得られる。
ストローブ用及びデータ用の位相調整部１３，１４は、各々入力した信号に対して位相値に基づいた遅延をつけて出力する。これにより、ストローブ信号とデータ信号との間に任意の位相差を発生させられる。
暫定位相調整部２０は、ストローブ用及びデータ用のセレクタ２１，２２と、信号発生部２３と、シーケンス部２４と、データ判別部２５と、決定部２６とを有する。
ストローブ用及びデータ用のセレクタ２１，２２は、通常のＤＲＡＭアクセス信号、すなわちメモリコントローラ１５からのストローブ信号ＤＤＳ及びデータ信号ＤＤＱを、暫定位相調整時に信号発生部２３からの信号へ切り替える。
信号発生部２３は、シーケンス部２４よりトリガ信号を受け取り、通常のＤＲＡＭアクセス信号とは別のストローブ信号とデータ信号とを発生させる。なお、この時に発生させるデータパターンに関しては、できるだけ信号品質が悪くデータの有効範囲が狭くなるパターンを使用する。
シーケンス部２４は、セレクタ２１，２２を制御することにより、ストローブ信号とデータ信号との位相調整部１３，１４に対して位相差０から位相差最大までの間で位相値を順次変化させながら渡す。また、シーケンス部２４は信号発生部２３に対して各位相差での動作を開始させるトリガ信号を出力する。
データ判別部２５は、出力したデータパターンとデータ受信部１２で受信したデータパターンとが同じかどうかを判定する。これらのデータパターンが同じであった場合、一致信号を決定部２６に送る。
決定部２６は、データ判別部２５より一致信号が出力される度に、ストローブ信号とデータ信号との位相差を前回の値と比較し、位相差最小の位相値と位相差最大の位相値とを記憶する。また、決定部２６には位相差最小と位相差最大との中心（暫定位相値）を最適なストローブ位置として求める演算部２７を備える。
以下、本実施の形態におけるＤＲＡＭアクセス装置の具体的な動作について説明する。特に、本発明のＤＲＡＭアクセス装置では、実際のＤＲＡＭへの書き込み動作及び読み出し動作を利用した最終的な位相調整を始める前に確実な書き込み動作を行うための暫定位相値を決定する動作を行う。
シーケンス部２４は、暫定位相調整動作を開始すると、両セレクタ２１，２２を信号発生部２３からの信号を通過させるように切り替える。また同時に、双方向Ｉ／Ｏバッファ１０，１１の制御を入出力モードに切り替える。
次に、シーケンス部２４で最初の位相値としてストローブ信号とデータ信号との位相差が最小になる位相値を出力し、両位相調整部１３，１４にセットする。そして、信号発生部２３へのトリガ信号を発生し、最初のストローブ信号とデータ信号とを出力する。双方向Ｉ／Ｏバッファ１０，１１では、これらのストローブ信号とデータ信号とを出力すると同時に入力動作を行い、それぞれデータ受信部１２に信号を送る。データ受信部１２では、これらの双方向Ｉ／Ｏバッファ１０，１１を介して入力されたストローブ信号で入力されたデータ信号を取り込み、取り込んだデータ信号をデータ判別部２５に送る。データ判別部２５では、出力したデータと取り込んだデータとが一致する場合、決定部２６に対して一致信号を出力する。決定部２６では、一致信号を受信するたびにストローブ信号とデータ信号との位相値を前回の位相値と比較し、位相の最大値と最小値とを保存する。
上述の動作を、シーケンス部２４から位相差を順次増やす方向に位相値を変化させながら最終的に位相差最大になるまで繰り返す。最後に、決定部２６の演算部２７に保持されている暫定位相差に基づく位相値をストローブ信号、データ信号それぞれの位相調整部１３，１４にセットする。
以上のとおり、第１の位相調整部である暫定位相調整部２０により、ＤＲＡＭに対して確実に書き込み動作ができる暫定位相値が決定される。
次に、第２の位相調整部であるメモリコントローラ１５による最終的な位相値の決定方法を説明する。
まず、暫定位相調整部２０により決定された位相値をストローブ用及びデータ用の位相調整部１３，１４に設定し、ストローブ用及びデータ用のセレクタ２１，２２を通常のＤＲＡＭアクセスモードに切り替える。本明細書でいうＤＲＡＭアクセスモードとは、通常のＤＲＡＭアクセス信号（ストローブ信号ＤＤＳ及びデータ信号ＤＤＱ）がセレクタ２１，２２を介し双方向Ｉ／Ｏバッファ１０，１１を通してＤＲＡＭに接続される状態設定のことをいう。
メモリコントローラ１５は、この状態でＤＲＡＭに対して通常のデータ書き込み動作を発生させ、特定のデータパターンをＤＲＡＭに書き込む。次に、ストローブ用及びデータ用の位相調整部１３，１４を位相差０になるように値を設定する。次に、通常のデータ読み出し動作を発生させ、ＤＲＡＭからデータを読み出す。この時に読み出されたデータが前記書き込まれたデータと一致するかを判断し、一致する場合その位相値を保存する。以上の動作を位相差０から位相差最大になるまで繰り返す。次に、前記保存しておいた位相値より、ＤＲＡＭから正常にデータが読み出される位相範囲の中心値を最終的な読み出し用の位相値とする。
以上のとおり、第２の位相調整部であるメモリコントローラ１５により、実際のＤＲＡＭが接続されている伝送路や基板上で発生するノイズ等を考慮した最適な位相値が設定される。
以上、実施の形態１によれば、暫定位相調整を始めた時点の電源電圧、温度、プロセスばらつき、伝送路の負荷等の要因を考慮した上での最適ストローブポイントが決定できる。これにより、実際にＤＲＡＭに対して書き込み動作及び読み出し動作を行う前に確実に書き込みできる位相調整が可能となる。
《実施の形態２》
本実施の形態では、ＤＲＡＭの書き込み動作及び読み出し動作を伴った最終位相調整前に確実な書き込み動作を保証するための暫定位相調整を行う第１の位相調整部として、ソフトウェアによる信号発生部を使ったＤＲＡＭアクセス装置について説明する。
図２は、本実施の形態におけるＤＲＡＭアクセス装置のブロック図である。図２のＤＲＡＭアクセス装置は、ストローブ出力端子ＤＳと、データ出力端子ＤＱと、ストローブ用及びデータ用の双方向Ｉ／Ｏバッファ１０，１１と、データ受信部１２と、ストローブ用及びデータ用の位相調整部１３，１４と、メモリコントローラ１５と、暫定位相調整部２０と、マイコン４０とを備える。
暫定位相調整部２０は、ストローブ用及びデータ用のセレクタ２１，２２と、信号発生部３３と、トリガレジスタ３４と、ライトデータレジスタ３５と、位相値レジスタ３６と、データ読み出しレジスタ３７とを有する。
ストローブ用及びデータ用のセレクタ２１，２２は、暫定位相調整時に、メモリコントローラ１５からの通常のＤＲＡＭアクセス信号、すなわちストローブ信号ＤＤＳ及びデータ信号ＤＤＱを、暫定位相調整部２０内の信号に切り替える。トリガレジスタ３４は、マイコン４０からの動作指示を受け取り、トリガ信号を発生させるレジスタである。ライトデータレジスタ３５は、暫定位相調整のため出力するデータパターンを格納するレジスタである。位相値レジスタ３６は、ストローブ信号とデータ信号との位相調整部１３，１４に対する位相値を格納するレジスタである。信号発生部３３は、トリガレジスタ３４よりトリガ信号を受け取り、セレクタ２１，２２を制御することにより、通常のＤＲＡＭアクセス信号とは別のストローブ信号とライトデータレジスタ３５に格納されているデータとを発生させる。データ読み出しレジスタ３７は、データ受信部１２に格納されている値を読み出すためのレジスタである。
図３は、図２のＤＲＡＭアクセス装置における暫定位相決定フローチャートである。以下、図３を参照しながら、本実施の形態におけるＤＲＡＭアクセス装置の具体的な動作について説明する。特に、本発明のＤＲＡＭアクセス装置では、実際のＤＲＡＭへの書き込み動作及び読み出し動作を利用した最終的な位相調整を始める前に確実な書き込み動作を行うための暫定位相値を決定する動作を行う。
マイコン４０は、暫定位相調整動作を開始すると、セレクタ２１，２２を信号発生部３３からの信号を通過させるように切り替える。また同時に、双方向Ｉ／Ｏバッファ１０，１１の制御を入出力モードに切り替える（ステップＳ１）。次に、マイコン４０から位相調整に使うデータパターンをライトデータレジスタ３５に書き込む（ステップＳ２）。なお、この時に書き込むデータパターンに関しては、できるだけ信号品質が悪くデータの有効範囲が狭くなるパターンを使用する。
次に、ステップＳ３からステップＳ８までの処理を、位相差最小から最大まで繰り返す。具体的には、まず、マイコン４０から最初の位相値としてストローブ信号とデータ信号との位相差が最小になる位相値を位相値レジスタ３６に書き込み、両位相調整部１３，１４にセットする（ステップＳ３）。そして、マイコン４０からトリガレジスタ３４に動作指示を与え、トリガ信号を発生させ、最初のストローブ信号とデータ信号とを出力する（ステップＳ４）。双方向Ｉ／Ｏバッファ１０，１１では、これらのストローブ信号とデータ信号とを出力すると同時に入力動作を行い、それぞれデータ受信部１２に信号を送る。データ受信部１２では、これらの双方向Ｉ／Ｏバッファ１０，１１を介して入力されたストローブ信号で入力されたデータ信号を取り込み、受信したデータ信号をデータ読み出しレジスタ３７に送る。次に、マイコン４０からデータ読み出しレジスタ３７を読み出す（ステップＳ５）。次に、読み出した値とライトデータレジスタ３５に書き込んだ値とを比較する（ステップＳ６）。比較した結果が一致した場合、保存してある最大値、最小値と比較し、新しい最大値、最小値であれば更新する（ステップＳ７）。
上述の動作を、位相差を順次増やす方向に位相値を変化させながら最終的に位相差最大になるまで繰り返す（ステップＳ８）。最後に、保存されている最大値、最小値の半分の値をマイコン４０で計算し（ステップＳ９）、位相値レジスタ３６にその値を書き込む（ステップＳ１０）。
以上のとおり、第１の位相調整部である暫定位相調整部２０により、ＤＲＡＭに対して確実に書き込み動作ができる暫定位相値が決定される。第２の位相調整部であるメモリコントローラ１５による最終的な位相値の決定方法は、実施の形態１と同様である。
なお、上記実施の形態１及び２において、データ受信部１２がＤＤＲ等の両エッジでラッチをするタイプの転送の場合、立ち上がりエッジ側と立ち下がりエッジ側との２種類のデータラッチ部が存在し、データのビット幅もストローブ信号で制御される単位で複数ビットである場合も考えられる。
また、実施の形態１及び２において、暫定位相調整部２０での位相差の発生方法は、位相差最小から位相差最大まで順番に変える方法の他にも、データウィンドウ幅に合わせた最適な方法が考えられる。例えば、位相差０から位相差を増やしデータの一致が得られた後は位相値を位相差最大に設定し順次位相差を小さくしていく方法等が考えられる。更に位相差を増やす方法にはストローブ信号のみに遅延を与えるようにしてデータ信号との位相差を広げる方法や、逆にデータ信号のみに遅延を与え位相差を増やす方法、その両方を行う等の組み合わせが存在する。
また、実施の形態１及び２において、暫定位相値が決定した後、読み出しデータの位相差を最終的なものに決定し、もう一度書き込み動作及び読み出し動作を行うことで暫定位相差から最終的な書き込みの位相差を決定する実装方法も考えられる。
また、実施の形態１及び２を利用し、データ読み出し側にも同じ構造を持つことで、先に読み出しの暫定位相値を決定することもできる。
《実施の形態３》
本実施の形態では、外部にＤＲＡＭ又は特殊な装置を接続せずに、実スピードで自己診断を行うことができるＤＲＡＭアクセス装置について説明する。
図４は、本実施の形態におけるＤＲＡＭアクセス装置５０とＬＳＩテスタボード６０との接続図である。ＤＲＡＭアクセス装置５０は、実施の形態１又は２、あるいはそれらの変形例として説明したものである。ＬＳＩテスタボード６０は、ストローブ信号とデータ信号とに対してスイッチ６１，６２を実装する。スイッチ６１，６２を“１”側に選択することでＤＲＡＭアクセス装置５０を通常のテスタチャンネル６３と接続し、スイッチ６１，６２を“０”側に選択することでストローブ信号及びデータ信号共に、ＤＲＡＭアクセス装置５０を端子オープンの状態にすることができる。
ＤＲＡＭアクセス装置５０の実スピードテストを行うためには、ＬＳＩテスタボード６０上のスイッチ６１，６２を“０”側に設定し、ストローブ信号、データ信号共に、ＤＲＡＭアクセス装置５０を端子オープンの状態にする。次に、実施の形態１又は２にて説明した暫定位相調整動作を行う。この暫定位相調整動作が正常に終了し、適切な範囲で暫定位相値が確定すれば、ＤＲＡＭアクセス装置５０が良品であると判定できる。実施の形態１及び２の暫定位相調整はＤＲＡＭアクセス装置５０に実際にＤＲＡＭが接続されていなくても実施可能であるため、ＬＳＩテスタボード６０から切り離された状態でＤＲＡＭアクセス装置５０の実スピードテストが可能となるのである。
なお、本発明は以上の各実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
以上のように、本発明に係るＤＲＡＭアクセス装置及びＤＲＡＭアクセス方法は、クロック周波数が高くなってもＤＲＡＭの確実な最初の書き込み動作を保証し、その後の実際のＤＲＡＭへの書き込み動作及び読み出し動作を伴う最終位相調整を可能とするという効果を有し、有用である。
１０，１１ 双方向Ｉ／Ｏバッファ
１２ データ受信部
１３，１４ 位相調整部
１５ メモリコントローラ
２０ 暫定位相調整部
２１，２２ セレクタ
２３，３３ 信号発生部
２４ シーケンス部
２５ データ判別部
２６ 決定部
２７ 演算部
３４ トリガレジスタ
３５ ライトデータレジスタ
３６ 位相値レジスタ
３７ データ読み出しレジスタ
４０ マイコン
５０ ＤＲＡＭアクセス装置
６０ ＬＳＩテスタボード
６１，６２ スイッチ
６３ テスタチャンネル

Claims (5)

  1. ＤＲＡＭのストローブ端子とデータ端子とに各々接続された双方向Ｉ／Ｏバッファを通してストローブ信号とデータ信号とをデータ受信部に入力し、前記データ受信部の出力値に応じて前記ストローブ信号と前記データ信号との間の位相差値を設定する第１の位相調整部と、
    前記第１の位相調整部により設定された前記ストローブ信号と前記データ信号との間の位相差値に基づいて前記ＤＲＡＭに対して書き込み動作及び読み出し動作を行い、前記書き込み動作及び読み出し動作の結果に応じて前記ストローブ信号と前記データ信号との間の位相差値の調整を行う第２の位相調整部とを備えたことを特徴とするＤＲＡＭアクセス装置。
  2. 請求項１記載のＤＲＡＭアクセス装置において、
    前記第１の位相調整部は、
    前記ストローブ信号と前記データ信号との間の位相差値の設定を行うシーケンス部と、
    前記シーケンス部で設定された位相差値を持つように前記ストローブ信号と前記データ信号とを発生させる信号発生部と、
    前記データ受信部に入力されたデータ信号が前記データ受信部が出力したデータ信号と合致するかを判断するデータ判別部と、
    前記データ判別部によるデータ判別結果に基づき、前記ストローブ信号と前記データ信号との間の位相差値を決定する決定部とを有することを特徴とするＤＲＡＭアクセス装置。
  3. 請求項１記載のＤＲＡＭアクセス装置において、
    前記ＤＲＡＭの通常アクセス時に読み出しデータを格納するためのラッチを前記データ受信部として兼用することを特徴とするＤＲＡＭアクセス装置。
  4. 請求項１記載のＤＲＡＭアクセス装置において、
    前記第１の位相調整部は当該ＤＲＡＭアクセス装置の実スピードテストに兼用されることを特徴とするＤＲＡＭアクセス装置。
  5. ＤＲＡＭのストローブ端子とデータ端子とに各々接続された双方向Ｉ／Ｏバッファを通してストローブ信号とデータ信号とをデータ受信部に入力するステップと、
    前記データ受信部の出力値に応じて前記ストローブ信号と前記データ信号との間の位相差値を設定するステップと、
    前記設定された前記ストローブ信号と前記データ信号との間の位相差値に基づいて前記ＤＲＡＭに対して書き込み動作及び読み出し動作を行うステップと、
    前記書き込み動作及び読み出し動作の結果に応じて前記ストローブ信号と前記データ信号との間の位相差値の調整を行うステップとを備えたことを特徴とするＤＲＡＭアクセス方法。
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