JPH0520179A - メモリの初期値書込み機構 - Google Patents
メモリの初期値書込み機構Info
- Publication number
- JPH0520179A JPH0520179A JP20000691A JP20000691A JPH0520179A JP H0520179 A JPH0520179 A JP H0520179A JP 20000691 A JP20000691 A JP 20000691A JP 20000691 A JP20000691 A JP 20000691A JP H0520179 A JPH0520179 A JP H0520179A
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- JP
- Japan
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- initial value
- address
- control unit
- writing
- memory
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Abstract
(57)【要約】
【目的】 メモリ容量の増大に伴い初期値の書込みに要
する時間が長時間化してしまう事態を回避する。 【構成】 初期値書込み制御部２の出力する初期値書込
み指示を受けて、アドレス制御部７は、順次出力される
アドレス信号のラッチを行ない、全てのバンクについ
て、書込むべき領域を決定する。更にライトイネーブル
制御部４は、全てのバンクを同時に書込み可能状態に設
定する。これにより、全てのバンクへの同時書込みが実
現する。
する時間が長時間化してしまう事態を回避する。 【構成】 初期値書込み制御部２の出力する初期値書込
み指示を受けて、アドレス制御部７は、順次出力される
アドレス信号のラッチを行ない、全てのバンクについ
て、書込むべき領域を決定する。更にライトイネーブル
制御部４は、全てのバンクを同時に書込み可能状態に設
定する。これにより、全てのバンクへの同時書込みが実
現する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリに所定の初期値
を書込む制御を行なうメモリの初期値書込み機構に関す
る。
を書込む制御を行なうメモリの初期値書込み機構に関す
る。
【０００２】
【従来の技術】システムの立ち上げ時等に、メモリに所
定の値、即ち初期値を書込み、その後の処理が円滑に実
施されるように配慮する場合がある。例えば、メモリの
記憶単位毎にパリティチェックようのフラグや、ＥＣＣ
（Error Correcting Codes）等を設定する場合に該当す
る。この初期値の書込みは、例えばダイナミックメモリ
（ＤＲＡＭ）を用いたメモリの場合、通常の書込み動作
をメモリの記憶領域の全てのアドレスについて実施する
といった方法が取られていた。
定の値、即ち初期値を書込み、その後の処理が円滑に実
施されるように配慮する場合がある。例えば、メモリの
記憶単位毎にパリティチェックようのフラグや、ＥＣＣ
（Error Correcting Codes）等を設定する場合に該当す
る。この初期値の書込みは、例えばダイナミックメモリ
（ＤＲＡＭ）を用いたメモリの場合、通常の書込み動作
をメモリの記憶領域の全てのアドレスについて実施する
といった方法が取られていた。
【０００３】図２に、一般的なメモリ構成図を示す。図
に示したメモリ（メモリ装置）は、バンクＢ０〜Ｂ４の
４つのバンクから構成されている。各バンクは１Ｍビッ
トの記憶容量のメモリ素子Ａ１〜Ａ３２，Ｂ１〜Ｂ３
２，Ｃ１〜Ｃ３２，Ｄ１〜Ｄ３２から構成され、それぞ
れ４Ｍビットの記憶容量を備えている。各メモリ素子に
は、データバスＤＢ及びアドレスバスＡＢが接続されて
いる。また、バンクＢ０の各メモリ素子には、システム
バス上を伝送される書込みイネーブル信号ＷＥ０、行ア
ドレスラッチ信号ＲＡＳ０、列アドレスラッチ信号ＣＡ
Ｓ０が入力している。
に示したメモリ（メモリ装置）は、バンクＢ０〜Ｂ４の
４つのバンクから構成されている。各バンクは１Ｍビッ
トの記憶容量のメモリ素子Ａ１〜Ａ３２，Ｂ１〜Ｂ３
２，Ｃ１〜Ｃ３２，Ｄ１〜Ｄ３２から構成され、それぞ
れ４Ｍビットの記憶容量を備えている。各メモリ素子に
は、データバスＤＢ及びアドレスバスＡＢが接続されて
いる。また、バンクＢ０の各メモリ素子には、システム
バス上を伝送される書込みイネーブル信号ＷＥ０、行ア
ドレスラッチ信号ＲＡＳ０、列アドレスラッチ信号ＣＡ
Ｓ０が入力している。
【０００４】同様にバンクＢ１〜Ｂ３の各メモリ素子に
は、それぞれ書込みイネーブル信号ＷＥ１，ＷＥ２，Ｗ
Ｅ３、行アドレスラッチ信号ＲＡＳ１，ＲＡＳ２，ＲＡ
Ｓ３、列アドレスラッチ信号ＣＡＳ１，ＣＡＳ２，ＣＡ
Ｓ３が入力している。以上の構成のメモリは、ライトイ
ネーブル信号、行アドレスラッチ信号、列アドレスラッ
チ信号、そしてアドレスバスＡＢ上のアドレスにより、
書込みを行なう領域の設定が行なわれ、データバスＤＢ
上のデータが書込まれる。
は、それぞれ書込みイネーブル信号ＷＥ１，ＷＥ２，Ｗ
Ｅ３、行アドレスラッチ信号ＲＡＳ１，ＲＡＳ２，ＲＡ
Ｓ３、列アドレスラッチ信号ＣＡＳ１，ＣＡＳ２，ＣＡ
Ｓ３が入力している。以上の構成のメモリは、ライトイ
ネーブル信号、行アドレスラッチ信号、列アドレスラッ
チ信号、そしてアドレスバスＡＢ上のアドレスにより、
書込みを行なう領域の設定が行なわれ、データバスＤＢ
上のデータが書込まれる。
【０００５】即ち、例えばバンクＢ０の全ての記憶領域
に初期値を書込む場合、ライトイネーブル信号ＷＥ０が
有効に設定され、その後、行アドレスラッチ信号ＲＡＳ
０及び列アドレスラッチ信号ＣＡＳ０が順次有効に設定
される。これにより、アドレスバスＡＢ上のアドレスが
メモリ素子Ａ１〜Ａ３２にラッチされ、ラッチしたアド
レスに対応する領域にデータバスＤＢ上のデータが書込
まれる。４Ｍビット分の回数（４×２の２０乗回）この
処理を繰返すことにより、バンクＢ０の全ての領域に初
期値を書込むことができ、更に同様の処理をバンクＢ１
〜Ｂ３に対しても実施することにより、１６Ｍビットの
全ての領域に初期値を書込むことができる。
に初期値を書込む場合、ライトイネーブル信号ＷＥ０が
有効に設定され、その後、行アドレスラッチ信号ＲＡＳ
０及び列アドレスラッチ信号ＣＡＳ０が順次有効に設定
される。これにより、アドレスバスＡＢ上のアドレスが
メモリ素子Ａ１〜Ａ３２にラッチされ、ラッチしたアド
レスに対応する領域にデータバスＤＢ上のデータが書込
まれる。４Ｍビット分の回数（４×２の２０乗回）この
処理を繰返すことにより、バンクＢ０の全ての領域に初
期値を書込むことができ、更に同様の処理をバンクＢ１
〜Ｂ３に対しても実施することにより、１６Ｍビットの
全ての領域に初期値を書込むことができる。
【０００６】図３に、従来の初期値書込みに係るフロー
チャートを示す。初期値書込みの処理が起動すると、初
期値を書込むべきバンクが存在するかが判断される（ス
テップＳ１）。ステップＳ１の結果がＮＯの場合、まず
初めに、バンクＢ０に対応するライトイネーブル信号Ｗ
Ｅ０が有効に設定される（ステップＳ２）。そして、行
アドレスラッチ信号ＲＡＳ０が有効に設定され（ステッ
プＳ３）、アドレスバスＡＢ上の行アドレスがラッチさ
れる（ステップＳ４）。更に、列アドレスラッチ信号Ｃ
ＡＳ０が有効に設定され（ステップＳ５）、アドレスバ
スＡＢ上の列アドレスがラッチされる（ステップＳ
６）。
チャートを示す。初期値書込みの処理が起動すると、初
期値を書込むべきバンクが存在するかが判断される（ス
テップＳ１）。ステップＳ１の結果がＮＯの場合、まず
初めに、バンクＢ０に対応するライトイネーブル信号Ｗ
Ｅ０が有効に設定される（ステップＳ２）。そして、行
アドレスラッチ信号ＲＡＳ０が有効に設定され（ステッ
プＳ３）、アドレスバスＡＢ上の行アドレスがラッチさ
れる（ステップＳ４）。更に、列アドレスラッチ信号Ｃ
ＡＳ０が有効に設定され（ステップＳ５）、アドレスバ
スＡＢ上の列アドレスがラッチされる（ステップＳ
６）。
【０００７】行アドレス及び列アドレスのラッチが完了
すると、行アドレス及び列アドレスで特定されるバンク
Ｂ０上の記憶領域に、データバスＤＢ上の初期値が書込
まれ（ステップＳ７）、バンクＢ０のアドレスの全てに
ついて初期値の書込みが完了したか否かを判断する（ス
テップＳ８）。ステップＳ８の結果がＮＯの場合はステ
ップＳ２に戻り、ＹＥＳの場合はステップＳ１に戻る。
すると、行アドレス及び列アドレスで特定されるバンク
Ｂ０上の記憶領域に、データバスＤＢ上の初期値が書込
まれ（ステップＳ７）、バンクＢ０のアドレスの全てに
ついて初期値の書込みが完了したか否かを判断する（ス
テップＳ８）。ステップＳ８の結果がＮＯの場合はステ
ップＳ２に戻り、ＹＥＳの場合はステップＳ１に戻る。
【０００８】ステップＳ１では、バンクＢ３への初期値
書込みが完了すると結果がＹＥＳとなり、初期値書込み
に係る処理が終了する。なお、ライトイネーブル信号Ｗ
Ｅ０〜ＷＥ３、行アドレスラッチ信号ＲＡＳ０〜ＲＡＳ
３、そして列アドレスラッチ信号ＣＡＳ０〜ＣＡＳ３
は、それぞれ初期値の書込みが１回完了する毎に無効に
設定される。
書込みが完了すると結果がＹＥＳとなり、初期値書込み
に係る処理が終了する。なお、ライトイネーブル信号Ｗ
Ｅ０〜ＷＥ３、行アドレスラッチ信号ＲＡＳ０〜ＲＡＳ
３、そして列アドレスラッチ信号ＣＡＳ０〜ＣＡＳ３
は、それぞれ初期値の書込みが１回完了する毎に無効に
設定される。
【０００９】
【発明が解決しようとする課題】以上説明のように、従
来はステップＳ２〜Ｓ７の処理を各バンク毎に先頭アド
レスから最終アドレス迄繰返すことになる。即ち、４Ｍ
ビットのバンクが４バンク用意されたメモリの場合、１
６Ｍビット分の回数（１６各２の２０乗回）データ書込
みの処理を実施することになる。近年、メモリの容量
は、増大の方向に向かっており、メモリ容量の増大に比
例して、初期値の書込みに要する時間が長時間化してし
まうといった問題が生じていた。本発明は以上の点に着
目してなされたもので、メモリ容量の増大に伴い初期値
の書込みに要する時間が長時間化してしまう事態を回避
することのできるメモリの初期値書込み機構を提供する
ことを目的とする。
来はステップＳ２〜Ｓ７の処理を各バンク毎に先頭アド
レスから最終アドレス迄繰返すことになる。即ち、４Ｍ
ビットのバンクが４バンク用意されたメモリの場合、１
６Ｍビット分の回数（１６各２の２０乗回）データ書込
みの処理を実施することになる。近年、メモリの容量
は、増大の方向に向かっており、メモリ容量の増大に比
例して、初期値の書込みに要する時間が長時間化してし
まうといった問題が生じていた。本発明は以上の点に着
目してなされたもので、メモリ容量の増大に伴い初期値
の書込みに要する時間が長時間化してしまう事態を回避
することのできるメモリの初期値書込み機構を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】本発明のメモリの初期値
書込み機構は、複数のバンクから構成され、当該各バン
クが同一のアドレス信号でアクセスされるよう構成され
たメモリと、前記メモリへの初期値書込み指示を出力す
る初期値書込み制御部と、前記初期値書込み指示を受付
けた場合、順次出力される前記アドレス信号をラッチす
るアドレス制御部と、前記初期値書込み指示を受付けた
場合、前記全てのバンクを同時に書込み可能状態に設定
するライトイネーブル制御部とを備えたものである。
書込み機構は、複数のバンクから構成され、当該各バン
クが同一のアドレス信号でアクセスされるよう構成され
たメモリと、前記メモリへの初期値書込み指示を出力す
る初期値書込み制御部と、前記初期値書込み指示を受付
けた場合、順次出力される前記アドレス信号をラッチす
るアドレス制御部と、前記初期値書込み指示を受付けた
場合、前記全てのバンクを同時に書込み可能状態に設定
するライトイネーブル制御部とを備えたものである。
【００１１】
【作用】以上の機構は、初期値書込み制御部の出力する
初期値書込み指示を受けて、アドレス制御部は、順次出
力されるアドレス信号のラッチを行ない、全てのバンク
について、書込むべき領域を決定する。更にライトイネ
ーブル制御部は、全てのバンクを同時に書込み可能状態
に設定する。これにより、全てのバンクへの同時書込み
が実現する。
初期値書込み指示を受けて、アドレス制御部は、順次出
力されるアドレス信号のラッチを行ない、全てのバンク
について、書込むべき領域を決定する。更にライトイネ
ーブル制御部は、全てのバンクを同時に書込み可能状態
に設定する。これにより、全てのバンクへの同時書込み
が実現する。
【００１２】
【実施例】図１に、本発明のメモリの初期値書込み機構
のブロック図を示す。なお、ここでは先に図２に示した
メモリに初期値を書込む場合を例に説明する。図に示す
ように、初期値書込み機構１は、初期値書込み制御部
２、初期値記憶部３、ライトイネーブル制御部４、そし
て列アドレス制御部５及び行アドレス制御部６から構成
されるアドレス制御部７から構成されている。初期値書
込み制御部２は、初期値記憶部３に記憶された初期値を
データバスＤＢに出力するためのゲートの開閉、及びラ
イトイネーブル制御部４、アドレス制御部７に対して初
期値書込み指示を出力し、初期値のデータバスＤＢへの
出力及び各制御部がそれぞれ同時に４つの信号を出力す
るよう制御するものである。
のブロック図を示す。なお、ここでは先に図２に示した
メモリに初期値を書込む場合を例に説明する。図に示す
ように、初期値書込み機構１は、初期値書込み制御部
２、初期値記憶部３、ライトイネーブル制御部４、そし
て列アドレス制御部５及び行アドレス制御部６から構成
されるアドレス制御部７から構成されている。初期値書
込み制御部２は、初期値記憶部３に記憶された初期値を
データバスＤＢに出力するためのゲートの開閉、及びラ
イトイネーブル制御部４、アドレス制御部７に対して初
期値書込み指示を出力し、初期値のデータバスＤＢへの
出力及び各制御部がそれぞれ同時に４つの信号を出力す
るよう制御するものである。
【００１３】初期値記憶部３は、メモリへと書込むべき
初期値を記憶するＲＯＭやＥＥＰＲＯＭ等から構成され
るものである。ライトイネーブル制御部４は、アクセス
するバンクを決定するライトイネーブル信号ＷＥ０〜Ｗ
Ｅ３を出力するもので、初期値書込み指示を受付けた場
合のみ、各信号を同時に有効に設定し、通常のメモリア
クセスの際は、アクセスするバンクに対応するライトイ
ネーブル信号ＷＥ０〜ＷＥ３の何れか１つのみを有効に
設定する。
初期値を記憶するＲＯＭやＥＥＰＲＯＭ等から構成され
るものである。ライトイネーブル制御部４は、アクセス
するバンクを決定するライトイネーブル信号ＷＥ０〜Ｗ
Ｅ３を出力するもので、初期値書込み指示を受付けた場
合のみ、各信号を同時に有効に設定し、通常のメモリア
クセスの際は、アクセスするバンクに対応するライトイ
ネーブル信号ＷＥ０〜ＷＥ３の何れか１つのみを有効に
設定する。
【００１４】列アドレス制御部５は、アクセスするバン
クのメモリ素子に対して列アドレスのラッチを指示する
列アドレスラッチ信号ＣＡＳ０〜ＣＡＳ３を出力するも
ので、初期値書込み指示を受付けた場合のみ、各信号を
同時に有効に設定し、通常のメモリアクセスの際は、ア
クセスするバンクに対応する列アドレスラッチ信号ＣＡ
Ｓ０〜ＣＡＳ３の何れか１つのみを有効に設定する。行
アドレス制御部６は、アクセスするバンクのメモリ素子
に対して行アドレスのラッチを指示する行アドレスラッ
チ信号ＲＡＳ０〜ＲＡＳ３を出力するもので、初期値書
込み指示を受付けた場合のみ、各信号を同時に有効に設
定し、通常のメモリアクセスの際は、アクセスするバン
クに対応する行アドレスラッチ信号ＲＡＳ０〜ＲＡＳ３
の何れか１つのみを有効に設定する。ここで、以上の構
成の初期値書込み機構１の動作を、図４を参照しながら
説明する。
クのメモリ素子に対して列アドレスのラッチを指示する
列アドレスラッチ信号ＣＡＳ０〜ＣＡＳ３を出力するも
ので、初期値書込み指示を受付けた場合のみ、各信号を
同時に有効に設定し、通常のメモリアクセスの際は、ア
クセスするバンクに対応する列アドレスラッチ信号ＣＡ
Ｓ０〜ＣＡＳ３の何れか１つのみを有効に設定する。行
アドレス制御部６は、アクセスするバンクのメモリ素子
に対して行アドレスのラッチを指示する行アドレスラッ
チ信号ＲＡＳ０〜ＲＡＳ３を出力するもので、初期値書
込み指示を受付けた場合のみ、各信号を同時に有効に設
定し、通常のメモリアクセスの際は、アクセスするバン
クに対応する行アドレスラッチ信号ＲＡＳ０〜ＲＡＳ３
の何れか１つのみを有効に設定する。ここで、以上の構
成の初期値書込み機構１の動作を、図４を参照しながら
説明する。
【００１５】図４は、本発明に係るフローチャートであ
る。まず、初期値書込み制御部２は、初期値記憶部３の
ゲートを開き（有効設定）、初期値記憶部３に記憶され
た初期値をデータバスＤＢに出力する（ステップＳ１
１）。更に初期値書込み制御部２は、初期値書込み指示
出力をライトイネーブル制御部４、列アドレス制御部
５、行アドレス制御部６に向けて出力する（ステップＳ
１２）。初期値書込み指示が出力されると、行アドレス
制御部６、列アドレス制御部５、そしてライトイネーブ
ル制御部４の順番で起動することになる。
る。まず、初期値書込み制御部２は、初期値記憶部３の
ゲートを開き（有効設定）、初期値記憶部３に記憶され
た初期値をデータバスＤＢに出力する（ステップＳ１
１）。更に初期値書込み制御部２は、初期値書込み指示
出力をライトイネーブル制御部４、列アドレス制御部
５、行アドレス制御部６に向けて出力する（ステップＳ
１２）。初期値書込み指示が出力されると、行アドレス
制御部６、列アドレス制御部５、そしてライトイネーブ
ル制御部４の順番で起動することになる。
【００１６】まず、初期値書込み指示を受付けた行アド
レス制御部６が起動し、ＲＡＳ０〜ＲＡＳ３の全てを有
効に設定する（ステップＳ１３）。ここで、各バンクの
メモリ素子は、アドレスバスＡＢ上のアドレスを行アド
レスとしてラッチすることになる（ステップＳ１４）。
次に初期値書込み指示を受付けた列アドレス制御部５が
起動し、ＣＡＳ０〜ＣＡＳ３の全てを有効に設定する
（ステップＳ１５）。ここで、各バンクのメモリ素子
は、アドレスバスＡＢ上のアドレスを列アドレスとして
ラッチすることになる（ステップＳ１６）。
レス制御部６が起動し、ＲＡＳ０〜ＲＡＳ３の全てを有
効に設定する（ステップＳ１３）。ここで、各バンクの
メモリ素子は、アドレスバスＡＢ上のアドレスを行アド
レスとしてラッチすることになる（ステップＳ１４）。
次に初期値書込み指示を受付けた列アドレス制御部５が
起動し、ＣＡＳ０〜ＣＡＳ３の全てを有効に設定する
（ステップＳ１５）。ここで、各バンクのメモリ素子
は、アドレスバスＡＢ上のアドレスを列アドレスとして
ラッチすることになる（ステップＳ１６）。
【００１７】そして、初期値書込み指示を受付けたライ
トイネーブル制御部４は、イネーブルＷＥ０〜ＷＥ３の
全てを有効に設定する（ステップＳ１７）。これによ
り、バンクＢ０〜Ｂ３の全てが同時に書込み可能状態に
設定され、先にラッチした行アドレス及び列アドレスで
特定される各バンク上の記憶領域にデータバスＤＢ上の
初期値の書込みが実施される（ステップＳ１８）。初期
値書込み制御部２は、初期値の書込みが１回完了する度
に、アドレスバスＡＢ上のアドレスが、最終アドレスで
あるか否かの判断を行なう（ステップＳ１９）。結果が
ＮＯの場合、ステップＳ１３に戻り、ＹＥＳの場合、初
期値書込みに係る処理を終了する。なお、本発明におい
ては、初期値の書込みが１回完了する度に、ライトイネ
ーブル信号ＷＥ０〜ＷＥ３、行アドレスラッチ信号ＲＡ
Ｓ０〜ＲＡＳ３、列アドレスラッチ信号ＣＡＳ０〜ＣＡ
Ｓ３は無効に設定される。
トイネーブル制御部４は、イネーブルＷＥ０〜ＷＥ３の
全てを有効に設定する（ステップＳ１７）。これによ
り、バンクＢ０〜Ｂ３の全てが同時に書込み可能状態に
設定され、先にラッチした行アドレス及び列アドレスで
特定される各バンク上の記憶領域にデータバスＤＢ上の
初期値の書込みが実施される（ステップＳ１８）。初期
値書込み制御部２は、初期値の書込みが１回完了する度
に、アドレスバスＡＢ上のアドレスが、最終アドレスで
あるか否かの判断を行なう（ステップＳ１９）。結果が
ＮＯの場合、ステップＳ１３に戻り、ＹＥＳの場合、初
期値書込みに係る処理を終了する。なお、本発明におい
ては、初期値の書込みが１回完了する度に、ライトイネ
ーブル信号ＷＥ０〜ＷＥ３、行アドレスラッチ信号ＲＡ
Ｓ０〜ＲＡＳ３、列アドレスラッチ信号ＣＡＳ０〜ＣＡ
Ｓ３は無効に設定される。
【００１８】図５は、本発明に係るタイムチャートであ
る。時刻ｔ１において、アドレスバスＡＢにアドレスが
出力されると同時に、初期値書込み制御部２が初期値記
憶部３の有効設定を行ない、更に初期値書込み指示を行
なったものとする。これにより、初期値記憶部３に記憶
された初期値がデータバスＤＢに出力される。次に、時
刻ｔ１から所定時間経過した時刻ｔ２に、行アドレス制
御部６が起動し、行アドレスラッチ信号ＲＡＳ０〜ＲＡ
Ｓ３を有効に設定し、アドレスバスＡＢ上のアドレスを
行アドレスとして各バンクのメモリ素子にラッチさせ
る。
る。時刻ｔ１において、アドレスバスＡＢにアドレスが
出力されると同時に、初期値書込み制御部２が初期値記
憶部３の有効設定を行ない、更に初期値書込み指示を行
なったものとする。これにより、初期値記憶部３に記憶
された初期値がデータバスＤＢに出力される。次に、時
刻ｔ１から所定時間経過した時刻ｔ２に、行アドレス制
御部６が起動し、行アドレスラッチ信号ＲＡＳ０〜ＲＡ
Ｓ３を有効に設定し、アドレスバスＡＢ上のアドレスを
行アドレスとして各バンクのメモリ素子にラッチさせ
る。
【００１９】更に時刻ｔ１から所定時間経過した時刻ｔ
３に、列アドレス制御部５が起動し、列アドレスラッチ
信号ＣＡＳ０〜ＣＡＳ３を有効に設定し、アドレスバス
ＡＢ上のアドレスを列アドレスとして各バンクのメモリ
素子にラッチさせる。そして、時刻ｔ１から所定時間経
過した時刻ｔ４に、ライトイネーブル制御部４が起動
し、各バンクのメモリ素子を書込み可能状態に設定す
る。
３に、列アドレス制御部５が起動し、列アドレスラッチ
信号ＣＡＳ０〜ＣＡＳ３を有効に設定し、アドレスバス
ＡＢ上のアドレスを列アドレスとして各バンクのメモリ
素子にラッチさせる。そして、時刻ｔ１から所定時間経
過した時刻ｔ４に、ライトイネーブル制御部４が起動
し、各バンクのメモリ素子を書込み可能状態に設定す
る。
【００２０】以上説明の処理は、通常実施されるバンク
（メモリ）のへの４回の書込み動作を１度に実行したこ
とになる。即ち、各バンクに同一のアドレスが付与され
ているため、同時に各バンクを書込み可能状態に設定す
ることにより、同一アドレスで示される４つの記憶領域
に初期値が書込まれることになる。なお、初期値書込み
制御部２は、初期値書込み指示を、予め設定された一定
の時間の間のみ出力する。これにより、ライトイネーブ
ル制御部４、列アドレス制御部５、そして行アドレス制
御部６は、一旦有効に設定した各信号を、それぞれ一定
の時間経過後再び無効に設定し、次の書込みサイクルの
到来を待つことになる。
（メモリ）のへの４回の書込み動作を１度に実行したこ
とになる。即ち、各バンクに同一のアドレスが付与され
ているため、同時に各バンクを書込み可能状態に設定す
ることにより、同一アドレスで示される４つの記憶領域
に初期値が書込まれることになる。なお、初期値書込み
制御部２は、初期値書込み指示を、予め設定された一定
の時間の間のみ出力する。これにより、ライトイネーブ
ル制御部４、列アドレス制御部５、そして行アドレス制
御部６は、一旦有効に設定した各信号を、それぞれ一定
の時間経過後再び無効に設定し、次の書込みサイクルの
到来を待つことになる。
【００２１】
【発明の効果】以上説明したように、本発明のメモリの
初期値書込み機構によると、複数のバンクについて同時
に書込み可能な状態を設定し、各バンクに対して同時に
初期値のか着込みを実行するため、バンクの増加に伴い
記憶容量の増大しても、初期値の書込みに費やす時間が
長時間化することがなくなる。
初期値書込み機構によると、複数のバンクについて同時
に書込み可能な状態を設定し、各バンクに対して同時に
初期値のか着込みを実行するため、バンクの増加に伴い
記憶容量の増大しても、初期値の書込みに費やす時間が
長時間化することがなくなる。
【図１】本発明のメモリの初期値書込み機構のブロック
図である。
図である。
【図２】一般的なメモリ構成図である。
【図３】従来の初期値書込みに係るフローチャートであ
る。
る。
【図４】本発明に係るフローチャートである。
【図５】本発明に係るタイムチャートである。
２ 初期値書込み制御部 ３ 初期値記憶部 ４ ライトイネーブル制御部 ５ 列アドレス制御部 ６ 行アドレス制御部 ７ アドレス制御部
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のバンクから構成され、当該各バン
クが同一のアドレス信号でアクセスされるよう構成され
たメモリと、 前記メモリへの初期値書込み指示を出力する初期値書込
み制御部と、前記初期値書込み指示を受付けた場合、順
次出力される前記アドレス信号をラッチするアドレス制
御部と、 前記初期値書込み指示を受付けた場合、前記全てのバン
クを同時に書込み可能状態に設定するライトイネーブル
制御部とを備えたことを特徴とするメモリの初期値書込
み機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20000691A JPH0520179A (ja) | 1991-07-15 | 1991-07-15 | メモリの初期値書込み機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20000691A JPH0520179A (ja) | 1991-07-15 | 1991-07-15 | メモリの初期値書込み機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520179A true JPH0520179A (ja) | 1993-01-29 |
Family
ID=16417229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20000691A Pending JPH0520179A (ja) | 1991-07-15 | 1991-07-15 | メモリの初期値書込み機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520179A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233699A (ja) * | 2006-03-01 | 2007-09-13 | Advics:Kk | データ書き込み方法およびデータ書き込み装置 |
| US8589654B2 (en) | 2008-03-07 | 2013-11-19 | Panasonic Corporation | Memory device, memory system, and access timing adjusting method in memory system |
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1991
- 1991-07-15 JP JP20000691A patent/JPH0520179A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007233699A (ja) * | 2006-03-01 | 2007-09-13 | Advics:Kk | データ書き込み方法およびデータ書き込み装置 |
| US8589654B2 (en) | 2008-03-07 | 2013-11-19 | Panasonic Corporation | Memory device, memory system, and access timing adjusting method in memory system |
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