JP3441944B2 - シーケンシャルアクセス型半導体メモリ装置 - Google Patents
シーケンシャルアクセス型半導体メモリ装置Info
- Publication number
- JP3441944B2 JP3441944B2 JP33539797A JP33539797A JP3441944B2 JP 3441944 B2 JP3441944 B2 JP 3441944B2 JP 33539797 A JP33539797 A JP 33539797A JP 33539797 A JP33539797 A JP 33539797A JP 3441944 B2 JP3441944 B2 JP 3441944B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- signal
- address
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シーケンシャルア
クセス型半導体メモリ装置（読み出し専用半導体メモリ
装置、読み出し／書き込み型半導体メモリ装置）に関
し、特に、複数個のメモリ装置を用いることで、大容量
のシーケンシャルアクセス型半導体メモリシステムを提
供し、連続したデータ（ページデータ）のシーケンシャ
ルアクセスを可能とする技術に関するものである。以
下、読み出し専用半導体メモリ装置を例にとり、詳細な
説明を進めるが、本発明は、同半導体メモリ装置に限ら
ず、読み出し／書き込み型半導体メモリ装置に於いても
有効に実施可能なものである。
クセス型半導体メモリ装置（読み出し専用半導体メモリ
装置、読み出し／書き込み型半導体メモリ装置）に関
し、特に、複数個のメモリ装置を用いることで、大容量
のシーケンシャルアクセス型半導体メモリシステムを提
供し、連続したデータ（ページデータ）のシーケンシャ
ルアクセスを可能とする技術に関するものである。以
下、読み出し専用半導体メモリ装置を例にとり、詳細な
説明を進めるが、本発明は、同半導体メモリ装置に限ら
ず、読み出し／書き込み型半導体メモリ装置に於いても
有効に実施可能なものである。
【０００２】
【従来の技術】従来からデータの読み出し手段として、
ハードディスク、フロッピーディスク、半導体メモリ装
置などが用いられている。中でも、半導体メモリ装置は
高速にデータの読み出しが可能であるという利点を有す
る。半導体メモリ装置のアクセス方法としては、ランダ
ムアクセスとシーケンシャルアクセスとがあり、画像デ
ータや、音声データなどの、ある程度まとまったデータ
を処理する場合には、シーケンシャルアクセスが適して
いる。
ハードディスク、フロッピーディスク、半導体メモリ装
置などが用いられている。中でも、半導体メモリ装置は
高速にデータの読み出しが可能であるという利点を有す
る。半導体メモリ装置のアクセス方法としては、ランダ
ムアクセスとシーケンシャルアクセスとがあり、画像デ
ータや、音声データなどの、ある程度まとまったデータ
を処理する場合には、シーケンシャルアクセスが適して
いる。
【０００３】シーケンシャルアクセス型半導体メモリ装
置は、読み出す先頭アドレスを最初に指定し、これ以降
は、アドレス指定なしで、データ読み出しクロック信号
を入力するだけで、アドレスをインクリメントしなが
ら、読み出し動作を連続的に実行させるメモリである。
従来の読み出し専用シーケンシャルアクセス型半導体メ
モリ装置のブロック図及びタイミング図を、それぞれ、
図２及び図７に示す。図２に於いて、１は入出力バッフ
ァ、２はアドレスレジスタ、３はアドレスカウンタ、４
はアドレス発生部、５は制御部、９はメモリアレイ、１
０はアドレス遷移検出回路（ＡＴＤ）、１１はタイミン
グ回路、１４はセンスアンプである。また、ＡＬＥは、
アドレスラッチ信号（Ｈｉｇｈアクティブ）、ＣＥＢ
は、チップイネーブル信号（Ｌｏｗアクティブ）、ＯＥ
Ｂは、出力イネーブル信号（Ｌｏｗアクティブ）であ
る。
置は、読み出す先頭アドレスを最初に指定し、これ以降
は、アドレス指定なしで、データ読み出しクロック信号
を入力するだけで、アドレスをインクリメントしなが
ら、読み出し動作を連続的に実行させるメモリである。
従来の読み出し専用シーケンシャルアクセス型半導体メ
モリ装置のブロック図及びタイミング図を、それぞれ、
図２及び図７に示す。図２に於いて、１は入出力バッフ
ァ、２はアドレスレジスタ、３はアドレスカウンタ、４
はアドレス発生部、５は制御部、９はメモリアレイ、１
０はアドレス遷移検出回路（ＡＴＤ）、１１はタイミン
グ回路、１４はセンスアンプである。また、ＡＬＥは、
アドレスラッチ信号（Ｈｉｇｈアクティブ）、ＣＥＢ
は、チップイネーブル信号（Ｌｏｗアクティブ）、ＯＥ
Ｂは、出力イネーブル信号（Ｌｏｗアクティブ）であ
る。
【０００４】まず、最初に読み出しの先頭アドレスを指
定する。１回目のアドレスをラッチするためのＡＬＥ信
号が”Ｈｉｇｈ”のときに、上位アドレスが入出力バス
（Ｉ／Ｏバス）を通してラッチされ、次の２回目のＡＬ
Ｅ信号が”Ｈｉｇｈ”のときに、下位アドレスがＩ／Ｏ
バスを通してラッチされ、これにより、読み出し先頭ア
ドレスがアドレスレジスタ２に格納される。２回目のＡ
ＬＥ信号が”Ｌｏｗ”になってから、アドレスが確定
し、データの読み出しが可能になるまで、例えばマスク
ＲＯＭの場合では、約１〜２μｓの時間を要する。以
後、アドレスのインクリメントによるシーケンシャル読
み出しが、ＯＥＢ信号の”Ｌｏｗ”の期間で行われ、連
続的に一定サイクルで１ページ分のデータが読み出され
る。ここで、１ページとは、ＣＰＵがアドレスをインク
リメントしながら連続的に読み出される複数個（ｐ個）
のワードデータの集合である。
定する。１回目のアドレスをラッチするためのＡＬＥ信
号が”Ｈｉｇｈ”のときに、上位アドレスが入出力バス
（Ｉ／Ｏバス）を通してラッチされ、次の２回目のＡＬ
Ｅ信号が”Ｈｉｇｈ”のときに、下位アドレスがＩ／Ｏ
バスを通してラッチされ、これにより、読み出し先頭ア
ドレスがアドレスレジスタ２に格納される。２回目のＡ
ＬＥ信号が”Ｌｏｗ”になってから、アドレスが確定
し、データの読み出しが可能になるまで、例えばマスク
ＲＯＭの場合では、約１〜２μｓの時間を要する。以
後、アドレスのインクリメントによるシーケンシャル読
み出しが、ＯＥＢ信号の”Ｌｏｗ”の期間で行われ、連
続的に一定サイクルで１ページ分のデータが読み出され
る。ここで、１ページとは、ＣＰＵがアドレスをインク
リメントしながら連続的に読み出される複数個（ｐ個）
のワードデータの集合である。
【０００５】従来、上記シーケンシャルアクセス型半導
体メモリ装置を複数個接続させたシステムとして、図１
２に示される例がある。図に於いて、３１１、３１２、
…、３１ｋ、３１（ｋ＋１）、…、３１ｍは、それぞ
れ、シーケンシャルアクセス型半導体メモリ装置（メモ
リチップ）であり、３２は、システムのＣＰＵ、３３
は、各メモリ装置のチップイネーブル信号ＣＥＢ１、Ｃ
ＥＢ２、…、ＣＥＢｋ、ＣＥＢ（ｋ＋１）、…、ＣＥＢ
ｍ（Ｌｏｗアクティブ）を出力するアドレスラッチデコ
ーダである。
体メモリ装置を複数個接続させたシステムとして、図１
２に示される例がある。図に於いて、３１１、３１２、
…、３１ｋ、３１（ｋ＋１）、…、３１ｍは、それぞ
れ、シーケンシャルアクセス型半導体メモリ装置（メモ
リチップ）であり、３２は、システムのＣＰＵ、３３
は、各メモリ装置のチップイネーブル信号ＣＥＢ１、Ｃ
ＥＢ２、…、ＣＥＢｋ、ＣＥＢ（ｋ＋１）、…、ＣＥＢ
ｍ（Ｌｏｗアクティブ）を出力するアドレスラッチデコ
ーダである。
【０００６】このシステムでは、図６のページ１のよう
に、任意の１つのチップから１ページのワードデータを
読み出すのが一般的である。そのタイミングは、図１３
のように、１回目のアドレスをラッチするためのＡＬＥ
信号が”Ｈｉｇｈ”のときに、上位アドレスの一部が、
チップ外部のデコーダによってデコードされ、読み出し
が行われるメモリチップが選択される。これと同時に、
上位アドレスがＩ／Ｏバスを通してラッチされる。次の
２回目のＡＬＥ信号が”Ｈｉｇｈ”のときに、下位アド
レスがＩ／Ｏバスを通してラッチされ、読み出し先頭ア
ドレスがアドレスレジスタ２に格納される。以後、アド
レスのインクリメントによるシーケンシャル読み出しが
ＯＥＢ信号の立ち下がりのタイミングでｐ回行われる。
ここで、１ページのワードデータの個数をｐ個（通常、
内部のｎビットアドレスカウンタの最大カウント数２n
に相当する。ｐ＝２n）としている。次の、シーケンシ
ャル読み出しを行うときは、再び、上記と同様の手順で
行う。
に、任意の１つのチップから１ページのワードデータを
読み出すのが一般的である。そのタイミングは、図１３
のように、１回目のアドレスをラッチするためのＡＬＥ
信号が”Ｈｉｇｈ”のときに、上位アドレスの一部が、
チップ外部のデコーダによってデコードされ、読み出し
が行われるメモリチップが選択される。これと同時に、
上位アドレスがＩ／Ｏバスを通してラッチされる。次の
２回目のＡＬＥ信号が”Ｈｉｇｈ”のときに、下位アド
レスがＩ／Ｏバスを通してラッチされ、読み出し先頭ア
ドレスがアドレスレジスタ２に格納される。以後、アド
レスのインクリメントによるシーケンシャル読み出しが
ＯＥＢ信号の立ち下がりのタイミングでｐ回行われる。
ここで、１ページのワードデータの個数をｐ個（通常、
内部のｎビットアドレスカウンタの最大カウント数２n
に相当する。ｐ＝２n）としている。次の、シーケンシ
ャル読み出しを行うときは、再び、上記と同様の手順で
行う。
【０００７】上記は、あくまでも、１つのメモリチップ
内に於いて、１ページのワードデータを読み出す場合の
方法であるが、図６のページ２のように、１ページ分の
ワードデータが２つのメモリチップに分割されて格納さ
れている場合は、読み出し方法が複雑になる。ここで、
分割格納されている１ページのワードデータの内のｑ個
が前段のメモリチップｋの最下位部に、残りの（ｐ−
ｑ）個が次段メモリチップ（ｋ＋１）の最上位部に、そ
れぞれ格納されているとする。このページ２のｐ個のワ
ードデータをシーケンシャルに読み出す方法は、前段の
メモリチップｋをアドレス指定した後に、シーケンシャ
ルにｑ個のワードデータを読み出し、前段のメモリチッ
プｋの最終アドレスのワードデータを読み出した後に、
ＣＰＵは、一旦、連続読み出し動作を中断させて、次段
メモリチップ（ｋ＋１）にアクセスを切り換える。そし
て、該次段メモリチップ（ｋ＋１）の先頭アドレス（０
番地）を指定し、メモリチップ（ｋ＋１）内でアドレス
が確定してから（この確定には、例えば、マスクＲＯＭ
の場合では、約１〜２μｓの時間を要する）、読み出し
を再開し、前段メモリチップｋの読み出し開始から、計
ｐ回の読み出しを実行した時点で、次のページ読み出し
の指示が無ければ、読み出しを終了する。
内に於いて、１ページのワードデータを読み出す場合の
方法であるが、図６のページ２のように、１ページ分の
ワードデータが２つのメモリチップに分割されて格納さ
れている場合は、読み出し方法が複雑になる。ここで、
分割格納されている１ページのワードデータの内のｑ個
が前段のメモリチップｋの最下位部に、残りの（ｐ−
ｑ）個が次段メモリチップ（ｋ＋１）の最上位部に、そ
れぞれ格納されているとする。このページ２のｐ個のワ
ードデータをシーケンシャルに読み出す方法は、前段の
メモリチップｋをアドレス指定した後に、シーケンシャ
ルにｑ個のワードデータを読み出し、前段のメモリチッ
プｋの最終アドレスのワードデータを読み出した後に、
ＣＰＵは、一旦、連続読み出し動作を中断させて、次段
メモリチップ（ｋ＋１）にアクセスを切り換える。そし
て、該次段メモリチップ（ｋ＋１）の先頭アドレス（０
番地）を指定し、メモリチップ（ｋ＋１）内でアドレス
が確定してから（この確定には、例えば、マスクＲＯＭ
の場合では、約１〜２μｓの時間を要する）、読み出し
を再開し、前段メモリチップｋの読み出し開始から、計
ｐ回の読み出しを実行した時点で、次のページ読み出し
の指示が無ければ、読み出しを終了する。
【０００８】この場合のタイミング図を図１４に示す。
【０００９】ところで、複数個のシーケンシャルアクセ
ス型読み出し専用半導体メモリ装置を用いて、データを
読み出す例として、特開平７−４４６６９号公報に示さ
れる技術がある。これは、２つのＮＡＮＤ型フラッシュ
メモリを用いてシーケンシャルデータを連続的に読み出
す技術である。まず、最初に、ＣＰＵがフラッシュメモ
リ１に読み出しコマンドを書き込み、また、フラッシュ
メモリ１から読み出す先頭アドレスを設定し、次に、フ
ラッシュメモリ２に読み出しコマンドを書き込み、ま
た、フラッシュメモリ２から読み出す先頭アドレスを設
定し、これら２つのフラッシュメモリから、いつでもデ
ータを読み出せる状態にセットアップする。セットアッ
プ後、フラッシュメモリ１から１ページ２６４バイトの
データをシーケンシャルに読み出し、それが完了する
と、もう一方のフラッシュメモリ２を選択し、フラッシ
ュメモリ１と同様に先頭アドレスから読み出し、１ペー
ジ２６４バイトのデータを読み出し終えると、再び、フ
ラッシュメモリ１を選択し、先程読み出したページの最
後のアドレスに”１”を足したアドレスから再び２６４
バイトを読み出す。これ以降、同様のアクセスを繰り返
す。
ス型読み出し専用半導体メモリ装置を用いて、データを
読み出す例として、特開平７−４４６６９号公報に示さ
れる技術がある。これは、２つのＮＡＮＤ型フラッシュ
メモリを用いてシーケンシャルデータを連続的に読み出
す技術である。まず、最初に、ＣＰＵがフラッシュメモ
リ１に読み出しコマンドを書き込み、また、フラッシュ
メモリ１から読み出す先頭アドレスを設定し、次に、フ
ラッシュメモリ２に読み出しコマンドを書き込み、ま
た、フラッシュメモリ２から読み出す先頭アドレスを設
定し、これら２つのフラッシュメモリから、いつでもデ
ータを読み出せる状態にセットアップする。セットアッ
プ後、フラッシュメモリ１から１ページ２６４バイトの
データをシーケンシャルに読み出し、それが完了する
と、もう一方のフラッシュメモリ２を選択し、フラッシ
ュメモリ１と同様に先頭アドレスから読み出し、１ペー
ジ２６４バイトのデータを読み出し終えると、再び、フ
ラッシュメモリ１を選択し、先程読み出したページの最
後のアドレスに”１”を足したアドレスから再び２６４
バイトを読み出す。これ以降、同様のアクセスを繰り返
す。
【００１０】
【発明が解決しようとする課題】上記のように、複数個
のシーケンシャルアクセス型半導体メモリ装置（メモリ
チップ）を用いて構成される従来のシーケンシャルアク
セス型半導体メモリシステムから、図６のページ２のよ
うに、２つのメモリチップに分割格納されている１ペー
ジのワードデータを、ＣＰＵがシーケンシャルに読み出
す場合は、アドレス設定を２回行う必要があるため、Ｃ
ＰＵに於ける制御が複雑化するとともに、読み出しに要
する時間も増大する。また、ＣＰＵは、複数個のメモリ
チップを１つのメモリチップとして扱うことができず、
したがって、ユーザは、チップを切り換えることを常に
意識して、ＣＰＵを機能させるプログラムを組まなけれ
ばならず、ユーザのプログラム作成に於ける負担を増大
させることになる。
のシーケンシャルアクセス型半導体メモリ装置（メモリ
チップ）を用いて構成される従来のシーケンシャルアク
セス型半導体メモリシステムから、図６のページ２のよ
うに、２つのメモリチップに分割格納されている１ペー
ジのワードデータを、ＣＰＵがシーケンシャルに読み出
す場合は、アドレス設定を２回行う必要があるため、Ｃ
ＰＵに於ける制御が複雑化するとともに、読み出しに要
する時間も増大する。また、ＣＰＵは、複数個のメモリ
チップを１つのメモリチップとして扱うことができず、
したがって、ユーザは、チップを切り換えることを常に
意識して、ＣＰＵを機能させるプログラムを組まなけれ
ばならず、ユーザのプログラム作成に於ける負担を増大
させることになる。
【００１１】また、上記特開平７−４４６６９号公報の
技術に於いても、２つのフラッシュメモリからデータを
連続的に読み出す場合、ＣＰＵが２つのフラッシュメモ
リに、それぞれ読み出しコマンドを書き込んで、それぞ
れの読み出し先頭アドレスを指定していることから、Ｃ
ＰＵは２回のアドレス設定を行っていることになる。し
かも、この技術でのページ読み出しは、メモリチップ単
位でしか行うことができない。すなわち、図６のページ
２のように、２つのメモリチップに分割されて格納され
ている１ページのワードデータをＣＰＵが連続して読み
出すことができない。
技術に於いても、２つのフラッシュメモリからデータを
連続的に読み出す場合、ＣＰＵが２つのフラッシュメモ
リに、それぞれ読み出しコマンドを書き込んで、それぞ
れの読み出し先頭アドレスを指定していることから、Ｃ
ＰＵは２回のアドレス設定を行っていることになる。し
かも、この技術でのページ読み出しは、メモリチップ単
位でしか行うことができない。すなわち、図６のページ
２のように、２つのメモリチップに分割されて格納され
ている１ページのワードデータをＣＰＵが連続して読み
出すことができない。
【００１２】本発明は、上記従来の問題点を解決すべく
なされたものであり、シーケンシャルアクセス型半導体
メモリシステムを構成する複数個のシーケンシャルアク
セス型半導体メモリ装置（メモリチップ）の全体を、単
一のシーケンシャルアクセス型半導体メモリ装置（メモ
リチップ）と同等のものとして、ＣＰＵが扱うことがで
き、したがって、ページアクセスが２つのメモリ装置
（メモリチップ）に亙る場合に於いても、ＣＰＵは、何
ら、特別の制御（２回のアドレス設定）を行う必要のな
い構成としたシーケンシャルアクセス型半導体メモリ装
置、並びに、該シーケンシャルアクセス型半導体メモリ
装置を用いたシーケンシャルアクセス型半導体メモリシ
ステムを提供するものである。
なされたものであり、シーケンシャルアクセス型半導体
メモリシステムを構成する複数個のシーケンシャルアク
セス型半導体メモリ装置（メモリチップ）の全体を、単
一のシーケンシャルアクセス型半導体メモリ装置（メモ
リチップ）と同等のものとして、ＣＰＵが扱うことがで
き、したがって、ページアクセスが２つのメモリ装置
（メモリチップ）に亙る場合に於いても、ＣＰＵは、何
ら、特別の制御（２回のアドレス設定）を行う必要のな
い構成としたシーケンシャルアクセス型半導体メモリ装
置、並びに、該シーケンシャルアクセス型半導体メモリ
装置を用いたシーケンシャルアクセス型半導体メモリシ
ステムを提供するものである。
【００１３】
【課題を解決するための手段】本発明のシーケンシャル
アクセス型半導体メモリ装置は、複数個のシーケンシャ
ルアクセス型半導体メモリ装置から成る半導体メモリシ
ステムに於いて用いられるシーケンシャルアクセス型半
導体メモリ装置に於いて、各半導体メモリ装置間のカス
ケード接続用の入出力端子を備えて成り、上記カスケー
ド接続用入出力端子は、次段半導体メモリ装置への活性
化要求信号を出力する活性化要求信号出力端子と、当該
半導体メモリ装置に於けるアクセス終了信号を出力する
アクセス終了信号出力端子と、前段半導体メモリ装置か
らの活性化要求信号が入力される活性化要求信号入力端
子と、前段半導体メモリ装置からアクセス終了信号が入
力されるアクセス終了信号入力端子とを含む。
アクセス型半導体メモリ装置は、複数個のシーケンシャ
ルアクセス型半導体メモリ装置から成る半導体メモリシ
ステムに於いて用いられるシーケンシャルアクセス型半
導体メモリ装置に於いて、各半導体メモリ装置間のカス
ケード接続用の入出力端子を備えて成り、上記カスケー
ド接続用入出力端子は、次段半導体メモリ装置への活性
化要求信号を出力する活性化要求信号出力端子と、当該
半導体メモリ装置に於けるアクセス終了信号を出力する
アクセス終了信号出力端子と、前段半導体メモリ装置か
らの活性化要求信号が入力される活性化要求信号入力端
子と、前段半導体メモリ装置からアクセス終了信号が入
力されるアクセス終了信号入力端子とを含む。
【００１４】さらに、上記活性化要求信号は、次段の半
導体メモリ装置の読み出し開始にあたり、予め、上記次
段の半導体メモリ装置をセットアップさせておくための
信号であることを特徴とする。
導体メモリ装置の読み出し開始にあたり、予め、上記次
段の半導体メモリ装置をセットアップさせておくための
信号であることを特徴とする。
【００１５】更に、当該半導体メモリ装置に於いては、
入力されたアクセス開始アドレスから、当該半導体メモ
リ装置の最終アドレスまでの間に、１ページ分のデータ
アクセスができないことを検出する第１の検出回路を備
え、該検出回路よりの検出出力信号を、上記次段半導体
メモリ装置への活性化要求信号として、上記次段半導体
メモリ装置への活性化要求信号出力端子より出力させる
構成とする。
入力されたアクセス開始アドレスから、当該半導体メモ
リ装置の最終アドレスまでの間に、１ページ分のデータ
アクセスができないことを検出する第１の検出回路を備
え、該検出回路よりの検出出力信号を、上記次段半導体
メモリ装置への活性化要求信号として、上記次段半導体
メモリ装置への活性化要求信号出力端子より出力させる
構成とする。
【００１６】また、当該半導体メモリ装置に於けるアク
セス終了を検出する第２の検出回路を備え、該検出回路
よりのアクセス終了信号を、上記アクセス終了信号出力
端子より出力させる構成とする。
セス終了を検出する第２の検出回路を備え、該検出回路
よりのアクセス終了信号を、上記アクセス終了信号出力
端子より出力させる構成とする。
【００１７】また、上記アクセス終了信号に基づいて、
当該半導体メモリ装置を非アクティブとするスタンバイ
制御回路を備える構成とする。
当該半導体メモリ装置を非アクティブとするスタンバイ
制御回路を備える構成とする。
【００１８】また、上記前段半導体メモリ装置よりの上
記活性化要求信号入力端子より入力された、上記前段半
導体メモリ装置よりの上記活性化要求信号に基づいて、
当該半導体メモリ装置を、先頭アドレスアクセス可能状
態に設定するセットアップ回路を備える構成とする。
記活性化要求信号入力端子より入力された、上記前段半
導体メモリ装置よりの上記活性化要求信号に基づいて、
当該半導体メモリ装置を、先頭アドレスアクセス可能状
態に設定するセットアップ回路を備える構成とする。
【００１９】また、上記前段半導体メモリ装置よりの上
記アクセス終了信号入力端子より入力された前段半導体
メモリ装置のアクセス終了信号に基づいて、当該半導体
メモリ装置をアクティブ状態とする制御回路を備える構
成とする。
記アクセス終了信号入力端子より入力された前段半導体
メモリ装置のアクセス終了信号に基づいて、当該半導体
メモリ装置をアクティブ状態とする制御回路を備える構
成とする。
【００２０】また、本発明に係るシーケンシャルアクセ
ス型半導体メモリシステムは、上述のシーケンシャルア
クセス型半導体メモリ装置を複数個カスケード接続する
ことによって構成され、２個のメモリ装置に亙るアクセ
スを連続的に実行可能としたことを特徴とするものであ
る。
ス型半導体メモリシステムは、上述のシーケンシャルア
クセス型半導体メモリ装置を複数個カスケード接続する
ことによって構成され、２個のメモリ装置に亙るアクセ
スを連続的に実行可能としたことを特徴とするものであ
る。
【００２１】かかる本発明によれば、上記カスケード接
続用の入出力端子を介して行われる、各半導体メモリ装
置間の信号授受により、ＣＰＵは、シーケンシャルアク
セス型半導体メモリシステムを構成する複数個の半導体
メモリ装置の集合体を、恰も、単一の半導体メモリ装置
（メモリチップ）と同等のものとして扱うことが可能と
なり、ページアクセスが２つの半導体メモリ装置に亙る
場合に於いても、ＣＰＵは何ら特別の制御を行うことな
く、そのアクセスを行うことが可能となるものである。
したがって、ＣＰＵの制御プログラム作成上に於けるプ
ログラマの負担も著しく軽減されるものである。
続用の入出力端子を介して行われる、各半導体メモリ装
置間の信号授受により、ＣＰＵは、シーケンシャルアク
セス型半導体メモリシステムを構成する複数個の半導体
メモリ装置の集合体を、恰も、単一の半導体メモリ装置
（メモリチップ）と同等のものとして扱うことが可能と
なり、ページアクセスが２つの半導体メモリ装置に亙る
場合に於いても、ＣＰＵは何ら特別の制御を行うことな
く、そのアクセスを行うことが可能となるものである。
したがって、ＣＰＵの制御プログラム作成上に於けるプ
ログラマの負担も著しく軽減されるものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
て、図面を参照して詳細に説明する。
【００２３】図１は、本発明の一実施形態である、読み
出し専用シーケンシャルアクセス型半導体メモリ装置
（メモリチップ）のブロック図である。
出し専用シーケンシャルアクセス型半導体メモリ装置
（メモリチップ）のブロック図である。
【００２４】図に示すように、本実施形態の半導体メモ
リ装置は、入出力バス（Ｉ／Ｏバス）からアドレスを取
り込む、或いはデータを出力する入出力バッファ１と、
読み出し先頭アドレスをラッチするアドレスレジスタ２
と、ｎビットアドレスカウンタ３と、アドレスレジスタ
２に格納されている読み出し先頭アドレスとアドレスカ
ウンタ３の値との和によって実際にアクセスするアドレ
スを確定するアドレス発生部４と、入出力バッファ１で
の入出力の切り換え信号と、読み出し先頭アドレスをラ
ッチするための信号と、アドレスをインクリメントさせ
る信号を制御する制御部５と、メモリアレイ９から最終
アドレス内容を読み出し後、入出力バッファ１を出力ハ
イインピーダンスにし、アドレスカウンタ３のカウント
クロックを停止させる制御を行うスタンバイ制御部６
と、読み出し先頭アドレスから最終アドレスまでに読み
出し可能なワードデータ個数がｐ個未満であるかを検知
し、該個数がｐ個未満であるときには、”Ｌｏｗ”レベ
ルの検知信号ＮＳＰＢを出力端子ＮＳＰＢを介して出力
させる（便宜上、信号と、その出力端子に対して、同一
の符号を使用する）コンパレータ７と、アドレスのイン
クリメントの途中で、メモリの最終アドレスに達したこ
とを検知すると”Ｌｏｗ”レベルの検知信号ＮＣＥＢを
出力端子ＮＣＥＢを介して出力させる（便宜上、信号
と、その出力端子に対して、同一の符号を使用する）最
終アドレス検知デコーダ８と、データが格納されている
メモリアレイ９と、アドレス発生部４から出力されるア
ドレスが変化したことを検知するアドレス遷移検出回路
（ＡＴＤ）１０と、ＡＴＤ１０からの検知信号によっ
て、データを読み出すタイミングを決定するタイミング
回路１１と、外部のアドレスラッチデコーダよりのチッ
プイネーブル信号ＣＥＢ（Ｌｏｗアクテイブ）と、前段
の半導体メモリ装置（メモリチップ）のＮＣＥＢ端子よ
り出力されたＮＣＥＢ信号を受ける入力端子ＣＡＳＣＥ
ＢよりのＣＡＳＣＥＢ信号（Ｌｏｗアクティブ、便宜
上、信号と、その入力端子に対して、同一の符号を使用
する）の何れかの入力に基づいて、制御部５にチップイ
ネーブル信号を出力するアンドゲート１２と、前段の半
導体メモリ装置のＮＳＰＢ端子より出力されたＮＳＰＢ
信号を受けるＣＡＳＳＰＢ端子よりのＣＡＳＳＰＢ信号
（Ｌｏｗアクテイブ、便宜上、信号と、その入力端子に
対して、同一の符号を使用する）、または、外部のＣＰ
ＵよりのＡＬＥ信号（Ｈｉｇｈアクテイブ）の何れかの
入力に基づいて、アドレスカウンタクリア信号を出力す
るノアゲート１３と、センスアンプ１４とにより構成さ
れている。また、上記ＣＡＳＳＰＢ端子よりのＣＡＳＳ
ＰＢ信号は、アドレスレジスタ２にクリア信号として入
力されている。
リ装置は、入出力バス（Ｉ／Ｏバス）からアドレスを取
り込む、或いはデータを出力する入出力バッファ１と、
読み出し先頭アドレスをラッチするアドレスレジスタ２
と、ｎビットアドレスカウンタ３と、アドレスレジスタ
２に格納されている読み出し先頭アドレスとアドレスカ
ウンタ３の値との和によって実際にアクセスするアドレ
スを確定するアドレス発生部４と、入出力バッファ１で
の入出力の切り換え信号と、読み出し先頭アドレスをラ
ッチするための信号と、アドレスをインクリメントさせ
る信号を制御する制御部５と、メモリアレイ９から最終
アドレス内容を読み出し後、入出力バッファ１を出力ハ
イインピーダンスにし、アドレスカウンタ３のカウント
クロックを停止させる制御を行うスタンバイ制御部６
と、読み出し先頭アドレスから最終アドレスまでに読み
出し可能なワードデータ個数がｐ個未満であるかを検知
し、該個数がｐ個未満であるときには、”Ｌｏｗ”レベ
ルの検知信号ＮＳＰＢを出力端子ＮＳＰＢを介して出力
させる（便宜上、信号と、その出力端子に対して、同一
の符号を使用する）コンパレータ７と、アドレスのイン
クリメントの途中で、メモリの最終アドレスに達したこ
とを検知すると”Ｌｏｗ”レベルの検知信号ＮＣＥＢを
出力端子ＮＣＥＢを介して出力させる（便宜上、信号
と、その出力端子に対して、同一の符号を使用する）最
終アドレス検知デコーダ８と、データが格納されている
メモリアレイ９と、アドレス発生部４から出力されるア
ドレスが変化したことを検知するアドレス遷移検出回路
（ＡＴＤ）１０と、ＡＴＤ１０からの検知信号によっ
て、データを読み出すタイミングを決定するタイミング
回路１１と、外部のアドレスラッチデコーダよりのチッ
プイネーブル信号ＣＥＢ（Ｌｏｗアクテイブ）と、前段
の半導体メモリ装置（メモリチップ）のＮＣＥＢ端子よ
り出力されたＮＣＥＢ信号を受ける入力端子ＣＡＳＣＥ
ＢよりのＣＡＳＣＥＢ信号（Ｌｏｗアクティブ、便宜
上、信号と、その入力端子に対して、同一の符号を使用
する）の何れかの入力に基づいて、制御部５にチップイ
ネーブル信号を出力するアンドゲート１２と、前段の半
導体メモリ装置のＮＳＰＢ端子より出力されたＮＳＰＢ
信号を受けるＣＡＳＳＰＢ端子よりのＣＡＳＳＰＢ信号
（Ｌｏｗアクテイブ、便宜上、信号と、その入力端子に
対して、同一の符号を使用する）、または、外部のＣＰ
ＵよりのＡＬＥ信号（Ｈｉｇｈアクテイブ）の何れかの
入力に基づいて、アドレスカウンタクリア信号を出力す
るノアゲート１３と、センスアンプ１４とにより構成さ
れている。また、上記ＣＡＳＳＰＢ端子よりのＣＡＳＳ
ＰＢ信号は、アドレスレジスタ２にクリア信号として入
力されている。
【００２５】本実施形態の読み出し専用シーケンシャル
アクセス型半導体メモリ装置では、図２に示す従来の読
み出し専用シーケンシャルアクセス型半導体メモリ装置
の構成に加えて、図１に示す、スタンバイ制御部６、コ
ンパレータ７、最終アドレス検知デコーダ８、アンドゲ
ート１２、及びノアゲート１３が追加されている。ま
た、新たに、２つの出力端子ＮＳＰＢ、ＮＣＥＢ、及び
２つの入力端子ＣＡＳＳＰＢ、ＣＡＳＣＥＢが追加され
ていることが特徴である。これらの入力、及び出力端子
は、本発明に係る半導体メモリ装置を複数個カスケード
接続するために使用される。
アクセス型半導体メモリ装置では、図２に示す従来の読
み出し専用シーケンシャルアクセス型半導体メモリ装置
の構成に加えて、図１に示す、スタンバイ制御部６、コ
ンパレータ７、最終アドレス検知デコーダ８、アンドゲ
ート１２、及びノアゲート１３が追加されている。ま
た、新たに、２つの出力端子ＮＳＰＢ、ＮＣＥＢ、及び
２つの入力端子ＣＡＳＳＰＢ、ＣＡＳＣＥＢが追加され
ていることが特徴である。これらの入力、及び出力端子
は、本発明に係る半導体メモリ装置を複数個カスケード
接続するために使用される。
【００２６】出力端子ＮＳＰＢは、図６のページ２のよ
うに、読み出し開始アドレス設定時に、本メモリチップ
から１ページのデータをシーケンシャルにすべて読み出
すことができない場合に、Ｌｏｗレベル信号を出力する
端子であり、該信号は、図４に示すような構成をもつコ
ンパレータ７で生成される。メモリチップの最終アドレ
スと１ページアドレスの差Ａが、メモリチップの読み出
し先頭アドレスＢより小さい場合にＮＳＰＢ信号が出力
される。例えば、１ページのワードデータの個数を２５
６個とすると、アドレス空間が００００ＨからＦＦＦＦ
Ｈのメモリチップから読み出す先頭アドレスがＦＦＦ０
Ｈである場合、このメモリチップから読み出し可能なワ
ードデータの個数が１６個、すなわち、２５６個未満で
あることをコンパレータ７が検知し、コンパレータ７か
らＬｏｗレベルのＮＳＰＢ信号が出力される。このＮＳ
ＰＢ信号は、複数個のメモリチップをカスケード接続さ
せた場合に、次段のメモリチップの読み出し開始にあた
り、予め、該次段メモリチップをセットアップさせてお
く（具体的には、アドレスレジスタ２及びアドレスカウ
ンタ３のクリア）ために用いられる。
うに、読み出し開始アドレス設定時に、本メモリチップ
から１ページのデータをシーケンシャルにすべて読み出
すことができない場合に、Ｌｏｗレベル信号を出力する
端子であり、該信号は、図４に示すような構成をもつコ
ンパレータ７で生成される。メモリチップの最終アドレ
スと１ページアドレスの差Ａが、メモリチップの読み出
し先頭アドレスＢより小さい場合にＮＳＰＢ信号が出力
される。例えば、１ページのワードデータの個数を２５
６個とすると、アドレス空間が００００ＨからＦＦＦＦ
Ｈのメモリチップから読み出す先頭アドレスがＦＦＦ０
Ｈである場合、このメモリチップから読み出し可能なワ
ードデータの個数が１６個、すなわち、２５６個未満で
あることをコンパレータ７が検知し、コンパレータ７か
らＬｏｗレベルのＮＳＰＢ信号が出力される。このＮＳ
ＰＢ信号は、複数個のメモリチップをカスケード接続さ
せた場合に、次段のメモリチップの読み出し開始にあた
り、予め、該次段メモリチップをセットアップさせてお
く（具体的には、アドレスレジスタ２及びアドレスカウ
ンタ３のクリア）ために用いられる。
【００２７】出力端子ＮＣＥＢは、シーケンシャルにデ
ータを読み出している途中で、本メモリチップの最終ア
ドレスに達した場合、Ｌｏｗレベル信号を出力する端子
であり、その信号は、図５に示す最終アドレス検知デコ
ーダ８のナンドゲートによって、最終アドレスがデコー
ドされることで生成される。この信号を、次段メモリチ
ップにＣＡＳＣＥＢ信号として入力させることにより、
該次段メモリチップのＣＥＢ信号がアクティブ（Ｌｏ
ｗ）にならなくても、次段メモリチップよりのデータの
読み出しを引き続き連続的に行うことができるようにな
る。また、このＮＣＥＢ信号がＬｏｗレベルになり、本
メモリチップのメモリアレイ９からの最終アドレスの読
み出しがＯＥＢ信号の立ち上がりで完了した後に、図３
にその具体的構成を示すスタンバイ制御部６のＤフリッ
プフロップからＨｉｇｈ信号が出力され、２つのオアゲ
ートの出力が共にＨｉｇｈレベルに固定される。すなわ
ち、アドレスカウンタ３をインクリメントさせるクロッ
ク信号を停止し、更に、入出力バッファ１を出力ハイイ
ンピーダンス状態にする。これにより、ＣＥＢ信号がＬ
ｏｗで、かつＯＥＢ信号の入力があるにもかかわらず、
チップ全体がスタンバイ状態になり、他のメモリチップ
（次段メモリチップ）からのデータ読み出しが実行され
てもデータの衝突は無くなる。なお、このスタンバイ状
態は、ＡＬＥ信号がＨｉｇｈになると解除される。
ータを読み出している途中で、本メモリチップの最終ア
ドレスに達した場合、Ｌｏｗレベル信号を出力する端子
であり、その信号は、図５に示す最終アドレス検知デコ
ーダ８のナンドゲートによって、最終アドレスがデコー
ドされることで生成される。この信号を、次段メモリチ
ップにＣＡＳＣＥＢ信号として入力させることにより、
該次段メモリチップのＣＥＢ信号がアクティブ（Ｌｏ
ｗ）にならなくても、次段メモリチップよりのデータの
読み出しを引き続き連続的に行うことができるようにな
る。また、このＮＣＥＢ信号がＬｏｗレベルになり、本
メモリチップのメモリアレイ９からの最終アドレスの読
み出しがＯＥＢ信号の立ち上がりで完了した後に、図３
にその具体的構成を示すスタンバイ制御部６のＤフリッ
プフロップからＨｉｇｈ信号が出力され、２つのオアゲ
ートの出力が共にＨｉｇｈレベルに固定される。すなわ
ち、アドレスカウンタ３をインクリメントさせるクロッ
ク信号を停止し、更に、入出力バッファ１を出力ハイイ
ンピーダンス状態にする。これにより、ＣＥＢ信号がＬ
ｏｗで、かつＯＥＢ信号の入力があるにもかかわらず、
チップ全体がスタンバイ状態になり、他のメモリチップ
（次段メモリチップ）からのデータ読み出しが実行され
てもデータの衝突は無くなる。なお、このスタンバイ状
態は、ＡＬＥ信号がＨｉｇｈになると解除される。
【００２８】入力端子ＣＡＳＳＰＢは、他のメモリチッ
プ（前段メモリチップ）から出力されたセットアップ信
号（ＮＳＰＢ信号）を受け取るための端子であり、アド
レスレジスタ２及びアドレスカウンタ３をクリアするた
めに使用される。これによって、アドレスが０番地にリ
セットされるため、前段メモリチップよりのＮＣＥＢ信
号（ＣＡＳＣＥＢ信号）を受けた時点で、待ち時間なし
に連続的にシーケンシャル読み出しが可能となる。
プ（前段メモリチップ）から出力されたセットアップ信
号（ＮＳＰＢ信号）を受け取るための端子であり、アド
レスレジスタ２及びアドレスカウンタ３をクリアするた
めに使用される。これによって、アドレスが０番地にリ
セットされるため、前段メモリチップよりのＮＣＥＢ信
号（ＣＡＳＣＥＢ信号）を受けた時点で、待ち時間なし
に連続的にシーケンシャル読み出しが可能となる。
【００２９】入力端子ＣＡＳＣＥＢは、他のメモリチッ
プ（前段メモリチップ）より出力されたチップイネーブ
ル信号（ＮＣＥＢ信号）を受け取るための端子であり、
この信号はＣＰＵからのアドレスのデコードによって出
力されるチップイネーブル信号（ＣＥＢ信号）の代用信
号となる。ＬｏｗレベルのＣＡＳＣＥＢ信号が入力され
る１〜２μｓ前に、ＣＡＳＳＰＢ信号がＬｏｗになって
いれば、ＬｏｗレベルのＣＡＳＣＥＢ信号の入力で直ち
にＯＥＢクロック信号だけで、０番地からデータが読み
出せるようになる。
プ（前段メモリチップ）より出力されたチップイネーブ
ル信号（ＮＣＥＢ信号）を受け取るための端子であり、
この信号はＣＰＵからのアドレスのデコードによって出
力されるチップイネーブル信号（ＣＥＢ信号）の代用信
号となる。ＬｏｗレベルのＣＡＳＣＥＢ信号が入力され
る１〜２μｓ前に、ＣＡＳＳＰＢ信号がＬｏｗになって
いれば、ＬｏｗレベルのＣＡＳＣＥＢ信号の入力で直ち
にＯＥＢクロック信号だけで、０番地からデータが読み
出せるようになる。
【００３０】図１の本実施形態の半導体メモリ装置に於
ける、図６のページ１のワードデータをシーケンシャル
に読み出す場合のタイミングは図８になる。このタイミ
ングは、従来と同様である。まず、従来と同様に、読み
出し開始アドレスのラッチを行うために、ＣＥＢ端子か
らＬｏｗレベル信号を入力し、ＡＬＥ信号のＨｉｇｈ入
力を２回行うことで、読み出し先頭アドレスの上位アド
レス及び下位アドレスの順で入出力バッファ１を経由し
てアドレスレジスタ２に格納される。更に、アドレスカ
ウンタ３はＡＬＥ信号がＨｉｇｈになることでクリアさ
れる。これにより、アドレス発生部４で読み出し先頭ア
ドレスが確定し、ＯＥＢクロック信号によってデータを
読み出せるようになる。これ以降、読み出しが完了する
までアドレスを設定する必要はない。シーケンシャル読
み出しは、ＯＥＢ信号のＬｏｗ期間に行われ、メモリア
レイ９から読み出されたワードデータはセンスアンプ１
４で増幅され、入出力バッファ１を経て、入出力バス
（Ｉ／Ｏバス）から出力される。読み出されるアドレス
は、ＯＥＢ信号の立ち上がりで更新され、ｎビットのア
ドレスカウンタ３でインクリメントされたカウンタ値と
アドレスレジスタ２の内容の和をアドレス発生部４でと
り、メモリアレイ９にアクセスするアドレスを確定す
る。これらの読み出し操作は、ｐ回（２n回）繰り返さ
れる。
ける、図６のページ１のワードデータをシーケンシャル
に読み出す場合のタイミングは図８になる。このタイミ
ングは、従来と同様である。まず、従来と同様に、読み
出し開始アドレスのラッチを行うために、ＣＥＢ端子か
らＬｏｗレベル信号を入力し、ＡＬＥ信号のＨｉｇｈ入
力を２回行うことで、読み出し先頭アドレスの上位アド
レス及び下位アドレスの順で入出力バッファ１を経由し
てアドレスレジスタ２に格納される。更に、アドレスカ
ウンタ３はＡＬＥ信号がＨｉｇｈになることでクリアさ
れる。これにより、アドレス発生部４で読み出し先頭ア
ドレスが確定し、ＯＥＢクロック信号によってデータを
読み出せるようになる。これ以降、読み出しが完了する
までアドレスを設定する必要はない。シーケンシャル読
み出しは、ＯＥＢ信号のＬｏｗ期間に行われ、メモリア
レイ９から読み出されたワードデータはセンスアンプ１
４で増幅され、入出力バッファ１を経て、入出力バス
（Ｉ／Ｏバス）から出力される。読み出されるアドレス
は、ＯＥＢ信号の立ち上がりで更新され、ｎビットのア
ドレスカウンタ３でインクリメントされたカウンタ値と
アドレスレジスタ２の内容の和をアドレス発生部４でと
り、メモリアレイ９にアクセスするアドレスを確定す
る。これらの読み出し操作は、ｐ回（２n回）繰り返さ
れる。
【００３１】次に、図１の本実施形態の半導体メモリ装
置に於ける、図６のページ２のうち、最下位部のページ
データをシーケンシャルに読み出すタイミングは、図９
になる。アドレスの設定は前記と同様であるので、省略
する。読み出し開始アドレスを設定後、本メモリチップ
から１ページ分の個数のワードデータを全て取り出すこ
とができない場合は、コンパレータ７からＬｏｗレベル
のＮＳＰＢ信号が出力される。次に、ＯＥＢクロック信
号によってシーケンシャルにデータを読み出し、メモリ
アレイ９の最終アドレスに達したときに、ナンドゲート
によって、その最終アドレスをデコードしたＮＣＥＢ信
号（Ｌｏｗ）が出力され、その最終アドレスでＯＥＢク
ロック信号の立ち上がりでデータを読み出し終えると、
アドレスカウンタ３が停止し、さらに、入出力バッファ
１が出力ハイインピーダンスになり、このメモリチップ
よりの読み出しは、次にＡＬＥ信号がＨｉｇｈになるま
で不可能となり、該チップは非アクティブとなる。
置に於ける、図６のページ２のうち、最下位部のページ
データをシーケンシャルに読み出すタイミングは、図９
になる。アドレスの設定は前記と同様であるので、省略
する。読み出し開始アドレスを設定後、本メモリチップ
から１ページ分の個数のワードデータを全て取り出すこ
とができない場合は、コンパレータ７からＬｏｗレベル
のＮＳＰＢ信号が出力される。次に、ＯＥＢクロック信
号によってシーケンシャルにデータを読み出し、メモリ
アレイ９の最終アドレスに達したときに、ナンドゲート
によって、その最終アドレスをデコードしたＮＣＥＢ信
号（Ｌｏｗ）が出力され、その最終アドレスでＯＥＢク
ロック信号の立ち上がりでデータを読み出し終えると、
アドレスカウンタ３が停止し、さらに、入出力バッファ
１が出力ハイインピーダンスになり、このメモリチップ
よりの読み出しは、次にＡＬＥ信号がＨｉｇｈになるま
で不可能となり、該チップは非アクティブとなる。
【００３２】最後に、図１の本実施形態の半導体メモリ
装置に於ける、図６のページ２のうち、最上位部（０番
地以降）のワードデータをシーケンシャルに読み出すタ
イミングは、図１０になる。ＣＡＳＳＰＢ信号の入力が
Ｌｏｗになると、メモリチップのアドレスレジスタ２及
びアドレスカウンタ３はクリアされ、読み出し先頭アド
レスが０番地に設定される。その後、ＣＡＳＣＥＢ信号
の入力がＬｏｗになった後は、ＯＥＢクロック信号の入
力のみで、シーケンシャルにデータが読み出される。
装置に於ける、図６のページ２のうち、最上位部（０番
地以降）のワードデータをシーケンシャルに読み出すタ
イミングは、図１０になる。ＣＡＳＳＰＢ信号の入力が
Ｌｏｗになると、メモリチップのアドレスレジスタ２及
びアドレスカウンタ３はクリアされ、読み出し先頭アド
レスが０番地に設定される。その後、ＣＡＳＣＥＢ信号
の入力がＬｏｗになった後は、ＯＥＢクロック信号の入
力のみで、シーケンシャルにデータが読み出される。
【００３３】本実施形態の半導体メモリ装置を複数個カ
スケード接続させたシステムの実施形態を図１１に示
す。ｍ個の半導体メモリ装置（メモリチップ）２１１、
２１２、…、２１ｋ、２１（ｋ＋１）、…、２１ｍと、
該半導体メモリ装置からデータを読み出すＣＰＵ２２
と、ＣＰＵ２２から出力される読み出し先頭アドレスの
ラッチ及びデコードによって、ページ読み出しを開始す
るチップを選択するチップイネーブル信号ＣＥＢ１、
…、ＣＥＢｍを出力するアドレスラッチデコーダ２３と
で構成されている。
スケード接続させたシステムの実施形態を図１１に示
す。ｍ個の半導体メモリ装置（メモリチップ）２１１、
２１２、…、２１ｋ、２１（ｋ＋１）、…、２１ｍと、
該半導体メモリ装置からデータを読み出すＣＰＵ２２
と、ＣＰＵ２２から出力される読み出し先頭アドレスの
ラッチ及びデコードによって、ページ読み出しを開始す
るチップを選択するチップイネーブル信号ＣＥＢ１、
…、ＣＥＢｍを出力するアドレスラッチデコーダ２３と
で構成されている。
【００３４】図６のページ１のように、読み出される１
ページのデータが１つのメモリチップにある場合は、こ
のシステムの動作のタイミングは図１５になる。まず、
ＣＰＵから出力された読み出しの先頭アドレス（上位）
が１回目のＡＬＥ信号のＨｉｇｈ入力でラッチ及びデコ
ードされ、チップイネーブル信号ＣＥＢｋがアクティブ
になると、ｋ番目のメモリチップ２１ｋが選択される。
次に、ＡＬＥ信号がＨｉｇｈになることで、メモリチッ
プ２１ｋに読み出しの先頭アドレスが取り込まれ、内部
でアドレスが確定してから、ＣＰＵ２２からのＯＥＢク
ロック信号のＬｏｗ期間でデータが連続的に１ページ分
（ｐ個のワードデータ）が読み出され、ページ読み出し
は終了し、メモリチップ２１ｋはスタンバイ状態にな
る。
ページのデータが１つのメモリチップにある場合は、こ
のシステムの動作のタイミングは図１５になる。まず、
ＣＰＵから出力された読み出しの先頭アドレス（上位）
が１回目のＡＬＥ信号のＨｉｇｈ入力でラッチ及びデコ
ードされ、チップイネーブル信号ＣＥＢｋがアクティブ
になると、ｋ番目のメモリチップ２１ｋが選択される。
次に、ＡＬＥ信号がＨｉｇｈになることで、メモリチッ
プ２１ｋに読み出しの先頭アドレスが取り込まれ、内部
でアドレスが確定してから、ＣＰＵ２２からのＯＥＢク
ロック信号のＬｏｗ期間でデータが連続的に１ページ分
（ｐ個のワードデータ）が読み出され、ページ読み出し
は終了し、メモリチップ２１ｋはスタンバイ状態にな
る。
【００３５】本発明で可能となったことは、図６のペー
ジ２のような、２つのメモリチップ（メモリチップｋ及
びメモリチップ（ｋ＋１））に分割されて格納されてい
る計ｐ個のワードデータの連続読み出しである。ここ
で、図６のように、メモリチップｋにｑ個のワードデー
タ、メモリチップ（ｋ＋１）に、（ｐ−ｑ）個のワード
データが格納されているとする。これらの読み出しタイ
ミングは図１６になる。読み出し先頭アドレスの設定は
前記と同様であるので、省略する。読み出し先頭アドレ
スがメモリチップｋに設定された後、メモリチップｋか
らＮＳＰＢ信号（Ｌｏｗ）が出力され、次段のメモリチ
ップ（ｋ＋１）が、その信号をＣＡＳＳＰＢ端子から受
け取り、メモリチップ（ｋ＋１）の内部のアドレスレジ
スタ２及びアドレスカウンタ３がクリアされ、アドレス
は０番地になる。前段メモリチップｋからの読み出しが
最終アドレスに達すると、メモリチップｋからＮＣＥＢ
信号（Ｌｏｗ）が出力され、メモリチップ（ｋ＋１）が
その信号をＣＡＳＣＥＢ端子から受け取り、ＯＥＢ信号
の入力をアクティブにする。これ以降、前段メモリチッ
プからの読み出し時から連続的に入力されていたＯＥＢ
クロック信号により、メモリチップの切り替えの待ち時
間無く、残りの（ｐ−ｑ）個のワードデータをシーケン
シャルに読み出す。このため、ＣＰＵは、複数のシーケ
ンシャルメモリチップを、１チップのメモリと同等に扱
うことができる。
ジ２のような、２つのメモリチップ（メモリチップｋ及
びメモリチップ（ｋ＋１））に分割されて格納されてい
る計ｐ個のワードデータの連続読み出しである。ここ
で、図６のように、メモリチップｋにｑ個のワードデー
タ、メモリチップ（ｋ＋１）に、（ｐ−ｑ）個のワード
データが格納されているとする。これらの読み出しタイ
ミングは図１６になる。読み出し先頭アドレスの設定は
前記と同様であるので、省略する。読み出し先頭アドレ
スがメモリチップｋに設定された後、メモリチップｋか
らＮＳＰＢ信号（Ｌｏｗ）が出力され、次段のメモリチ
ップ（ｋ＋１）が、その信号をＣＡＳＳＰＢ端子から受
け取り、メモリチップ（ｋ＋１）の内部のアドレスレジ
スタ２及びアドレスカウンタ３がクリアされ、アドレス
は０番地になる。前段メモリチップｋからの読み出しが
最終アドレスに達すると、メモリチップｋからＮＣＥＢ
信号（Ｌｏｗ）が出力され、メモリチップ（ｋ＋１）が
その信号をＣＡＳＣＥＢ端子から受け取り、ＯＥＢ信号
の入力をアクティブにする。これ以降、前段メモリチッ
プからの読み出し時から連続的に入力されていたＯＥＢ
クロック信号により、メモリチップの切り替えの待ち時
間無く、残りの（ｐ−ｑ）個のワードデータをシーケン
シャルに読み出す。このため、ＣＰＵは、複数のシーケ
ンシャルメモリチップを、１チップのメモリと同等に扱
うことができる。
【００３６】以上のシーケンシャル読み出し動作をまと
めると、図１７のフローチャートに示す通りとなる。
めると、図１７のフローチャートに示す通りとなる。
【００３７】なお、前述したように、本発明は、読み出
し専用半導体メモリ装置だけではなく、読み出し／書き
込み可能なシーケンシャルアクセス型半導体メモリ装置
に於いても同様に有効に実施することができるものであ
る。
し専用半導体メモリ装置だけではなく、読み出し／書き
込み可能なシーケンシャルアクセス型半導体メモリ装置
に於いても同様に有効に実施することができるものであ
る。
【００３８】
【発明の効果】以上詳細に説明したように、本発明のシ
ーケンシャルアクセス型半導体メモリ装置を複数個カス
ケード接続した半導体メモリシステムによれば、画像デ
ータや音楽データ等のまとまったデータが２つのメモリ
装置に分割格納されていても、ＣＰＵは、何ら特別な制
御動作を行うことなく、該データを連続的に読み出すこ
とができ、ユーザが必要としている大規模な容量のシー
ケンシャルアクセス型半導体メモリシステムを容易に実
現することができものである。更に、ＣＰＵの制御プロ
グラムが簡単化されるので、プログラム作成に於ける、
ユーザの負担も著しく軽減することができるという効果
を奏するものである。
ーケンシャルアクセス型半導体メモリ装置を複数個カス
ケード接続した半導体メモリシステムによれば、画像デ
ータや音楽データ等のまとまったデータが２つのメモリ
装置に分割格納されていても、ＣＰＵは、何ら特別な制
御動作を行うことなく、該データを連続的に読み出すこ
とができ、ユーザが必要としている大規模な容量のシー
ケンシャルアクセス型半導体メモリシステムを容易に実
現することができものである。更に、ＣＰＵの制御プロ
グラムが簡単化されるので、プログラム作成に於ける、
ユーザの負担も著しく軽減することができるという効果
を奏するものである。
【図１】本発明の一実施形態の読み出し専用シーケンシ
ャルアクセス型半導体メモリ装置のブロック図である。
ャルアクセス型半導体メモリ装置のブロック図である。
【図２】従来の読み出し専用シーケンシャルアクセス型
半導体メモリ装置のブロック図である。
半導体メモリ装置のブロック図である。
【図３】図１に示す本発明の一実施形態の読み出し専用
シーケンシャルアクセス型半導体メモリ装置に於けるス
タンバイ制御部の回路構成図である。
シーケンシャルアクセス型半導体メモリ装置に於けるス
タンバイ制御部の回路構成図である。
【図４】図１に示す本発明の一実施形態の読み出し専用
シーケンシャルアクセス型半導体メモリ装置に於けるコ
ンパレータの構成図である。
シーケンシャルアクセス型半導体メモリ装置に於けるコ
ンパレータの構成図である。
【図５】図１に示す本発明の一実施形態の読み出し専用
シーケンシャルアクセス型半導体メモリ装置に於ける最
終アドレス検知デコーダの構成図である。
シーケンシャルアクセス型半導体メモリ装置に於ける最
終アドレス検知デコーダの構成図である。
【図６】１ページのワードデータの格納例を示す図であ
る。
る。
【図７】図２に示す従来の読み出し専用シーケンシャル
アクセス型半導体メモリ装置に於ける、ページ１（図
６）のワードデータの読み出しタイミングを示すタイミ
ング図である。
アクセス型半導体メモリ装置に於ける、ページ１（図
６）のワードデータの読み出しタイミングを示すタイミ
ング図である。
【図８】図１に示す本発明の一実施形態の読み出し専用
シーケンシャルアクセス型半導体メモリ装置に於ける、
ページ１（図６）のワードデータの読み出しタイミング
を示すタイミング図である。
シーケンシャルアクセス型半導体メモリ装置に於ける、
ページ１（図６）のワードデータの読み出しタイミング
を示すタイミング図である。
【図９】図１に示す本発明の一実施形態の読み出し専用
シーケンシャルアクセス型半導体メモリ装置に於ける、
ページ２（図６）のワードデータのうち最下位部のｑ個
のワードデータの読み出しタイミングを示すタイミング
図である。
シーケンシャルアクセス型半導体メモリ装置に於ける、
ページ２（図６）のワードデータのうち最下位部のｑ個
のワードデータの読み出しタイミングを示すタイミング
図である。
【図１０】図１に示す本発明の一実施形態の読み出し専
用シーケンシャルアクセス型半導体メモリ装置に於け
る、ページ２（図６）のワードデータのうち最上位部の
（ｐ−ｑ）個のワードデータの読み出しタイミングを示
すタイミング図である。
用シーケンシャルアクセス型半導体メモリ装置に於け
る、ページ２（図６）のワードデータのうち最上位部の
（ｐ−ｑ）個のワードデータの読み出しタイミングを示
すタイミング図である。
【図１１】図１に示す本発明の一実施形態の読み出し専
用シーケンシャルアクセス型半導体メモリ装置を複数個
カスケード接続させた半導体メモリシステムの構成図で
ある。
用シーケンシャルアクセス型半導体メモリ装置を複数個
カスケード接続させた半導体メモリシステムの構成図で
ある。
【図１２】図２に示す従来の読み出し専用シーケンシャ
ルアクセス型半導体メモリ装置を複数個用いた半導体メ
モリシステムの構成図である。
ルアクセス型半導体メモリ装置を複数個用いた半導体メ
モリシステムの構成図である。
【図１３】図１２に示す従来の半導体メモリシステムに
於ける、ページ１（図６）のワードデータの読み出しタ
イミングを示すタイミング図である。
於ける、ページ１（図６）のワードデータの読み出しタ
イミングを示すタイミング図である。
【図１４】図１２に示す従来の半導体メモリシステムに
於ける、ページ２（図６）のワードデータの読み出しタ
イミングを示すタイミング図である。
於ける、ページ２（図６）のワードデータの読み出しタ
イミングを示すタイミング図である。
【図１５】図１１に示す本発明に係る半導体メモリシス
テムに於ける、ページ１（図６）のワードデータの読み
出しタイミングを示すタイミング図である。
テムに於ける、ページ１（図６）のワードデータの読み
出しタイミングを示すタイミング図である。
【図１６】図１１に示す本発明に係る半導体メモリシス
テムに於ける、ページ２（図６）のワードデータの読み
出しタイミングを示すタイミング図である。
テムに於ける、ページ２（図６）のワードデータの読み
出しタイミングを示すタイミング図である。
【図１７】図１１に示す本発明に係る半導体メモリシス
テムに於ける、ワードデータの読み出しのフローチャー
トである。
テムに於ける、ワードデータの読み出しのフローチャー
トである。
１ 入出力バッファ
２ アドレスレジスタ
３ アドレスカウンタ
４ アドレス発生部
５ 制御部
６ スタンバイ制御部
７ コンパレータ
８ 最終アドレス検知デ
コーダ ９ メモリアレイ １０ ＡＴＤ １１ タイミング回路 １２ アンドゲート １３ ノアゲート １４ センスアンプ ２１１、…、２１ｍ メモリチップ ２２ ＣＰＵ ２３ アドレスラッチデコ
ーダ
コーダ ９ メモリアレイ １０ ＡＴＤ １１ タイミング回路 １２ アンドゲート １３ ノアゲート １４ センスアンプ ２１１、…、２１ｍ メモリチップ ２２ ＣＰＵ ２３ アドレスラッチデコ
ーダ
フロントページの続き
(56)参考文献 特開 昭63−14397（ＪＰ，Ａ)
特開 平３−268296（ＪＰ，Ａ)
特開 昭59−56276（ＪＰ，Ａ)
特開 平７−44669（ＪＰ，Ａ)
特開 平７−325754（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/419
G06F 12/06
Claims (7)
- 【請求項１】 複数個のシーケンシャルアクセス型半導
体メモリ装置から成る半導体メモリシステムに於いて用
いられるシーケンシャルアクセス型半導体メモリ装置に
於いて、 各半導体メモリ装置間のカスケード接続用の入出力端子
を備えて成り、 上記カスケード接続用入出力端子は、 次段半導体メモリ装置への活性化要求信号を出力する活
性化要求信号出力端子と、当該半導体メモリ装置に於け
るアクセス終了信号を出力するアクセス終了信号出力端
子と、前段半導体メモリ装置からの活性化要求信号が入
力される活性化要求信号入力端子と、前段半導体メモリ
装置からアクセス終了信号が入力されるアクセス終了信
号入力端子とを含み、 上記活性化要求信号は、次段の半導体メモリ装置の読み
出し開始にあたり、予め、上記次段の半導体メモリ装置
をセットアップさせておくための信号である ことを特徴
とするシーケンシャルアクセス型半導体メモリ装置。 - 【請求項２】 当該半導体メモリ装置に於いては、入力
されたアクセス開始アドレスから、当該半導体メモリ装
置の最終アドレスまでの間に、１ページ分のデータアク
セスができないことを検出する第１の検出回路を備え、
該検出回路よりの検出出力信号を、上記次段半導体メモ
リ装置への活性化要求信号として、上記次段半導体メモ
リ装置への活性化要求信号出力端子より出力させること
を特徴とする、請求項１に記載のシーケンシャルアクセ
ス型半導体メモリ装置。 - 【請求項３】 当該半導体メモリ装置に於けるアクセス
終了を検出する第２の検出回路を備え、該検出回路より
のアクセス終了信号を、上記アクセス終了信号出力端子
より出力させることを特徴とする、請求項１に記載のシ
ーケンシャルアクセス型半導体メモリ装置。 - 【請求項４】 上記アクセス終了信号に基づいて、当該
半導体メモリ装置を非アクティブとするスタンバイ制御
回路を備えて成ることを特徴とする、請求項３に記載の
シーケンシャルアクセス型半導体メモリ装置。 - 【請求項５】 上記前段半導体メモリ装置よりの上記活
性化要求信号入力端子より入力された、上記前段半導体
メモリ装置よりの上記活性化要求信号に基づいて、当該
半導体メモリ装置を、先頭アドレスアクセス可能状態に
設定するセットアップ回路を備えて成ることを特徴とす
る、請求項１に記載のシーケンシャルアクセス型半導体
メモリ装置。 - 【請求項６】 上記前段半導体メモリ装置よりの上記ア
クセス終了信号入力端子より入力された前段半導体メモ
リ装置のアクセス終了信号に基づいて、当該半導体メモ
リ装置をアクティブ状態とする制御回路を備えて成るこ
とを特徴とする、請求項１に記載のシーケンシャルアク
セス型半導体メモリ装置。 - 【請求項７】 請求項１乃至６のいずれか１つに記載の
シーケンシャルアクセス型半導体メモリ装置を複数個カ
スケード接続することによって構成され、２個のメモリ
装置に亙るアクセスを連続的に実行可能としたことを特
徴とするシーケンシャルアクセス型半導体メモリシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33539797A JP3441944B2 (ja) | 1997-12-05 | 1997-12-05 | シーケンシャルアクセス型半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33539797A JP3441944B2 (ja) | 1997-12-05 | 1997-12-05 | シーケンシャルアクセス型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176165A JPH11176165A (ja) | 1999-07-02 |
| JP3441944B2 true JP3441944B2 (ja) | 2003-09-02 |
Family
ID=18288095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33539797A Expired - Fee Related JP3441944B2 (ja) | 1997-12-05 | 1997-12-05 | シーケンシャルアクセス型半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3441944B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6982127B2 (ja) * | 2020-04-20 | 2021-12-17 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
-
1997
- 1997-12-05 JP JP33539797A patent/JP3441944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11176165A (ja) | 1999-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5280594A (en) | Architecture for high speed contiguous sequential access memories | |
| JP3532932B2 (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
| US7386657B2 (en) | Random access interface in a serial memory device | |
| JP2001357684A (ja) | 半導体記憶装置 | |
| WO1998044511A1 (en) | Combined program and data nonvolatile memory with concurrent program-read/data write capability | |
| JPH0746507B2 (ja) | 二重ポート読出し／書込みメモリー | |
| JP3656876B2 (ja) | マクロ命令機能を有する同期式半導体メモリ装置とマクロ命令の格納及び実行方法 | |
| US6484244B1 (en) | Method and system for storing and processing multiple memory commands | |
| JP3441944B2 (ja) | シーケンシャルアクセス型半導体メモリ装置 | |
| WO1991007754A1 (en) | Read-while-write-memory | |
| JP3324666B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0887441A (ja) | フラッシュメモリアクセス方式 | |
| JP3222647B2 (ja) | メモリバンク自動切替システム | |
| JP3544678B2 (ja) | 半導体記憶装置 | |
| EP0568329A1 (en) | Peripheral memory buffer apparatus and method of using same | |
| JPH1153338A (ja) | 半導体集積回路およびその半導体集積回路における外部バスモード選択方法 | |
| JP3568384B2 (ja) | メモリアクセス回路 | |
| JPH08221994A (ja) | 電気的に消去および書込み可能な不揮発性半導体メモリ | |
| JPS6321276B2 (ja) | ||
| JPH0660632A (ja) | 半導体記憶回路 | |
| JPS6126700B2 (ja) | ||
| JP3048762B2 (ja) | 半導体集積回路装置 | |
| JPS617954A (ja) | 主メモリの読み出し方式 | |
| JPH0520179A (ja) | メモリの初期値書込み機構 | |
| JPH02208896A (ja) | 半導体メモリ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090620 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100620 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |