JPH0660632A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は半導体記憶回路に関し、小規模な回
路構成で高速に動作する半導体記憶回路を提供すること
を目的としている。 【構成】 複数のワード線及びビット線の交点に対応し
て形成するメモリセルを複数配置してなるメモリセルア
レイを有する半導体記憶回路において、外部から入力さ
れるアドレス情報の一部フィールド情報に基づいて前記
複数のワード線中の任意のワード線を選択する第一デコ
ード手段と、該第一デコード手段により選択された該ワ
ード線に接続するすべてのメモリセルに格納された情報
を保持する情報保持手段と、該第一デコード手段で利用
される該アドレス情報の他の一部フィールド情報に基づ
いて該情報保持手段に保持された１ワード線分の情報か
ら任意の情報を選択する第二デコード手段とを備え、同
一のワード線において連続して情報を読み出す場合、前
記情報保持手段に保持された情報を読み出すように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶回路に係
り、詳しくは、例えば、ＲＡＭ（Random Access Memor
y）やＲＯＭ（Read Only Memory）等の半導体メモリの
分野に用いて好適な、読み出し動作を高速化する半導体
記憶回路に関する。 ［発明の背景］近年、例えば、コンピュータ、ワードプ
ロセッサ等に代表される情報処理装置の情報記憶容量は
ますます大容量化が図られ、これに伴い、大容量の半導
体記憶回路が数多く提供されている。

【０００２】このような半導体記憶回路においては、近
時における情報処理装置の高速化に伴い、さらに装置の
高速化が求められており、また、回路の実装上の問題か
ら、できる限り小さな回路量に抑えることが要求され
る。特に、シングルチップマイクロコントローラ等のよ
うにチップ内に搭載可能な回路量に制限のある半導体装
置では、一定規模の回路量に対するパフォーマンスの要
求度合が大きい。

【０００３】そこで、これからの半導体記憶回路では、
回路規模を増加することなく、高速化を図ることが必要
となる。

【０００４】

【従来の技術】従来のこの種の半導体記憶回路として
は、例えば、図７に示すようなものがある。図７はＲＡ
Ｍの一般的なブロック構成を示す図である。この半導体
記憶回路は、情報を記憶するメモリセルＣの集合体であ
るメモリセルアレイ５１、書き込み／読み出しするアド
レス情報をラッチするアドレスバッファ５２ａ，５２
ｂ、アドレスバッファ５２ａ，５２ｂの情報から所定の
メモリセルＣを選択するためのロウデコーダ５３ａ及び
コラムデコーダ５３ｂ、メモリセルＣを駆動するワード
ドライバ５４、書き込み／読み出し信号の信号路を決定
するマルチプレクサ５５、読み出し時にメモリセルＣか
らの信号を検出・増幅するセンスアンプ５６、書込信号
をラッチするデータ入力バッファ５７、メモリセルＣか
らの読出信号をラッチするとともに、外部に出力するデ
ータ出力バッファ５８、読み出し／書き込み命令や各種
クロック等を各ブロックに供給する制御回路５９から構
成されている。

【０００５】以上の構成において、まず、読み出し動作
について説明する。外部からのアドレス入力によりアド
レスバッファ５２ａ，５２ｂにアドレス情報がラッチさ
れ、このアドレス情報に基づいてロウデコーダ５３ａ及
びコラムデコーダ５３ｂによってワードドライバ５４が
活性化され、ワードドライバ５４によって所定のメモリ
セル列が駆動される。

【０００６】このとき、メモリセルＣに記憶されていた
情報がビット線を介してマルチプレクサ５５に送られ、
マルチプレクサ５５によって所定のビット線がセンスア
ンプ５６に接続されるとともに、読み出すべきメモリセ
ルＣの情報がセンスアンプ５６に送られ、センスアンプ
５６によって増幅された信号がデータ出力バッファ５８
を介して外部に出力される。

【０００７】一方、書き込み動作は、ワードドライバ５
４が活性化され、マルチプレクサ５５によって所定のビ
ット線が選択された状態で、データ入力バッファ５７に
ラッチされた信号に基づいてメモリセルＣの状態を強制
的に書き換えることにより行われる。なお、上記説明は
ＲＡＭについて述べているが、書き込み動作を除く部分
は、ＲＯＭとほぼ同一である。

【０００８】ところで、シングルチップマイクロコント
ローラにおいては、通常、プログラムメモリとしてチッ
プ内部にＲＯＭを内蔵している。これは、チップ内部に
設けられたメモリ（以下、内部メモリという）は、チッ
プ外部に設けられたメモリ（以下、外部メモリという）
よりも一般に読み出しが高速であるため、ノーウェイト
によるアクセスが可能であったためである。

【０００９】しかし、近時におけるＣＰＵ（Central Pr
ocessing Unit ）の動作速度の向上により、内部メモリ
に対してのノーウェイトによるアクセスは、実現が難し
くなってきており、内部メモリが、例えば、ＥＰＲＯＭ
（Erasable Programmable Read Only Memory）等のよう
に比較的遅いデバイスである場合、ＣＰＵの高速化にア
クセス速度が追いつかなくなるといった事態も予測され
る。

【００１０】このような問題に対して、従来の半導体記
憶回路の場合、 内部メモリに対するアクセス時に、ＣＰＵに対してウ
ェイトを挿入する。 マイクロコントローラにキャッシュメモリを設け、見
かけ上のの動作速度を向上させる。といった対応が考え
られる。

【００１１】

【発明が解決しようとする課題】しかしながら、内部メ
モリに対するアクセス時に、ＣＰＵに対してウェイトを
挿入するという前者の半導体記憶回路にあっては、ＣＰ
Ｕに対してウェイトを挿入するため、挿入したウェイト
分だけ内部メモリに対するアクセス速度が低下し、内部
メモリの高速性が生かされないという問題点があった。

【００１２】また、マイクロコントローラにキャッシュ
メモリを設けるという後者の半導体記憶回路にあって
は、キャッシュメモリとして高速なＲＡＭを設けるため
に、デバイス面積が増大し、シングルチップマイクロコ
ントローラ等に内蔵することは実用的でないという問題
点があった。 ［目的］そこで本発明は、小規模な回路構成で高速に動
作する半導体記憶回路を提供することを目的としてい
る。

【００１３】

【課題を解決するための手段】本発明による半導体記憶
回路は上記目的達成のため、その原理図を図１に示すよ
うに、マトリクス状に配線される複数のワード線ＷＬ及
びビット線ＢＬの交点に対応して形成するメモリセルＣ
を、アレイ状に複数配置してなるメモリセルアレイ１を
有する半導体記憶回路において、外部から入力されるア
ドレス情報の一部フィールド情報に基づいて前記複数の
ワード線ＷＬ中の任意のワード線ＷＬを選択する第一デ
コード手段２と、該第一デコード手段２により選択され
た該ワード線ＷＬに接続するすべてのメモリセルＣに格
納された情報を保持する情報保持手段３と、該第一デコ
ード手段２で利用される該アドレス情報の他の一部フィ
ールド情報に基づいて該情報保持手段３に保持された１
ワード線分の情報から任意の情報を選択する第二デコー
ド手段４とを備え、同一のワード線ＷＬにおいて連続し
て情報を読み出す場合、前記情報保持手段３に保持され
た情報を読み出すように構成している。

【００１４】なお、この場合、前記ワード線ＷＬを選択
する際の前記アドレス情報の一部フィールド情報をイン
クリメントするインクリメント手段５を備え、前記第一
デコード手段２により選択されたワード線ＷＬの読み出
し後に、次ワード線ＷＬの読み出しを行うように構成す
ることが有効である。

【００１５】

【作用】本発明では、第一デコード手段によって選択さ
れたワード線に接続するすべてのメモリセルに格納され
た情報が情報保持手段によって保持され、第二デコード
手段により該情報保持手段に保持された１ワード線分の
情報から任意の情報が選択されて、情報が読み出され
る。

【００１６】すなわち、同一のワード線において連続し
て情報を読み出す場合、情報保持手段に保持された情報
が読み出されることにより、高速な読み出しが行える。
したがって、キャッシュメモリ等の規模の大きな回路の
組み込みがないため、小規模な回路構成で高速な動作が
行われる。

【００１７】

【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係る半導体記憶回路の一実施例を示す
図であり、図２はシングルチップマイクロコントローラ
のブロック図、図３はその要部構成を示すブロック図で
ある。

【００１８】本実施例では、読み出し専用メモリ（ＲＯ
Ｍ）に適用した場合を例に採り、その構成を説明する。
なお、図３において、図１に示す原理図に付された番号
と同一番号は同一部分を示す。本実施例のシングルチッ
プマイクロコントローラは、ＣＰＵ、ＲＯＭ、ＲＡＭ、
タイマ、Ａ／Ｄコンバータ、ＵＡＲＴ（シリアルインタ
ーフェース）からなり、シングルチップマイクロコント
ローラ内のＲＯＭは、８ＫＢ（５１２×１６×８キロバ
イト）の容量を有するメモリセルアレイ１、第一デコー
ド手段である第一デコーダ２、情報保持手段であるバッ
ファ３ａ，３ｂ、第二デコード手段である第二デコーダ
４、インクリメント手段であるインクリメンタ５、バッ
ファ６、比較回路７、セレクタ８，９，１０から構成さ
れている。

【００１９】なお、Ａは外部から入力される１３ビット
のアドレス信号であり、このアドレス信号Ａは、上位９
ビットの上位フィールド情報と、下位４ビットの下位フ
ィールド情報とからなる。上位フィールド情報は、ワー
ド線ＷＬの選択に使用される情報であり、下位フィール
ド情報は、ビット線ＢＬの選択に使用される情報であ
る。

【００２０】第一デコーダ２は、アドレス信号Ａの上位
フィールド情報に基づいてメモリセルアレイ１中のワー
ド線ＷＬを選択するものである。バッファ３ａ，３ｂ
は、メモリセルアレイ１から読み出された１ワード線Ｗ
Ｌ分のメモリセルＣの情報（この場合、１２８ビット）
をそれぞれ保持するものである。

【００２１】第二デコーダ４は、バッファ３ａ，３ｂの
出力からビット線ＢＬの選択をするものである。インク
リメンタ５は、アドレス信号Ａの上位フィールド情報を
インクリメントするものである。バッファ６は、前回ア
クセス時のアドレス信号Ａの上位フィールド情報を一時
保持するものである。

【００２２】比較回路７は、インクリメンタ５によって
インクリメントされた上位フィールド情報、またはバッ
ファ６に保持された情報と、現在の上位フィールド情報
とを比較するものであり、比較結果は制御回路（図示せ
ず）に送られる。セレクタ８，９は、制御回路（図示せ
ず）によってバッファ３ａ，３ｂのいずれのバッファを
使用するかどうかを選択するものであり、セレクタ１０
は、第二デコーダ４からの情報に基づいてセレクタ９に
よって選択されたバッファの出力（１２８ビット）から
任意の情報を選択して所望の８ビットデータを出力する
ものである。

【００２３】図４は図３の出力部分の回路の詳細を示
す。本実施例の出力部分はメモリアレイ１からの１２８
ビットの信号線を１６ビットずつ８組に分け、さらに、
１６ビットの信号線を１ビット毎に処理するものであ
る。なお、図４中、３_a1、３_b1はバッファ３ａ、３ｂの
１ビット分のラッチであり、同様に、９’はセレクタ９
の１ビット分、１０’はセレクタ１０の１ビット分を示
す。

【００２４】図３におけるメモリセルアレイ１の出力
（信号（ｄ））は、ラッチ３_a1および３_b1の入力に接続
されており、バッファＡ書込信号（Ａ）及びバッファＢ
書込信号（Ｂ）は、図３における比較回路７により生成
される。バッファＡ書込信号（Ａ）とバッファＢ書込信
号（Ｂ）とのどちらか一方がアクティブになることによ
り、信号（ｄ）はラッチ３_a1、またはラッチ３_b1のいず
れかに保持され、この機構が、図３におけるセレクタ８
の役割を果たしている。

【００２５】ラッチ３_a1及びラッチ３_b1の内容は、セレ
クタ９’によりどちらか一方が選択され、信号（Ｅ）と
して出力される。そして、両者を選択するための信号で
あるＡＢ選択信号（Ｃ）は、図３における比較回路７に
より生成される。信号（Ｅ）は、１６本分まとめてセレ
クタ１０’に供給され、セレクタ１０’は、この１６本
の中から１本を選んで信号（Ｇ）として出力する。この
選択は、第二デコーダ４によりつくられたセレクト信号
（Ｆ）に基づいて行われる。

【００２６】上記のメカニズムが８本分あり、全部を合
わせることで８ビットのＲＯＭデータが構成されてい
る。選択された信号（Ｇ）は、タイミング回路（図示せ
ず）を介してバスに出力される。図５は図３の入力部分
の回路の詳細を示す。なお、図中、１１〜１３はラッ
チ、１４は加算器、１５，１６は比較器、１７は制御信
号発生用ロジック、１８はセレクタである。

【００２７】ラッチ１１は、ＣＰＵからメモリに対して
アクセスをしたときのアドレスの上位側ビットを保持す
るものである（以下、この内容を「新アドレス」とい
う）。ラッチ１２，１３は前回のアクセスにおけるアド
レス１の上位側ビットを保持するものである（以下、こ
の内容を「旧アドレス」という）。加算器１４は、ラッ
チ１３に保持された旧アドレスに対し、＋１の加算を行
うものである。

【００２８】比較器１５は、新アドレスと旧アドレスと
を比較し、一致するかどうかを検出するものであり、比
較器１６は、新アドレスと（旧アドレス＋１）とを比較
し、一致するかどうかを検出するものである。制御信号
発生用ロジック１７は、比較器１５，１６からの出力に
基づいて各種制御信号を発生する回路であり、第一デコ
ーダ２に入力するアドレス情報の選択信号や、図４に示
す各信号（Ａ），（Ｂ），（Ｃ）等を生成するものであ
る。

【００２９】また、図では省略されているが、ラッチ１
２、１３への書込信号の発生もここで行う。セレクタ１
８は、第一デコーダ２へ供給するアドレスとして新アド
レスと（旧アドレス＋１）とのいずれかを選択するもの
である。次に、図６に基づいて作用を説明する。

【００３０】メモリアクセスにおいて、最も時間を要す
るのはメモリセルアレイ１からデータを読み出す処理の
部分であり、この処理に要する動作時間を短縮できれ
ば、処理が高速化される。すなわち、本実施例では、外
部からの読出し動作に対して、以下のように動作する。

【００３１】〔最初の読み出し動作（図６中、［１］参
照）〕入力されたアドレス信号Ａの上位フィールド情報
が、インクリメンタ５、バッファ６の値と比較され、い
ずれの値とも異なる場合（すなわち、比較器１５，１６
の比較結果がともに不一致である場合）に最初の読み出
し動作が行われ、この動作は比較回路７によって検出さ
れ、図示しない制御回路にて制御が行われる。

【００３２】まず、アドレス信号Ａの上位フィールド情
報が、第一デコーダ２、インクリメンタ５、及びバッフ
ァ６に入力され、第一デコーダ２によってメモリセルア
レイ１の中の一つのワードラインを選択する。ここで、
本実施例では、メモリセルアレイ１からの読み出し動作
は遅いため、システムクロックの２サイクルを要して読
み出し動作が行われるとすると、このとき、制御回路が
外部に対してレディ（Ｒｅａｄｙ）信号を制御して、読
み出し動作を起動したプロセッサが待機状態とされてい
る。

【００３３】メモリセルアレイ１から読み出されたデー
タは、セレクタ８を介してバッファ３ａに転送され保持
されるとともに、バッファ３ａに送られたデータがその
ままセレクタ９を介してセレクタ１１に出力される。ち
なみに、セレクタ１１に送られるデータは、連続したア
ドレスの１６バイト分のデータ（全部で１２８ビット）
である。

【００３４】次に、アドレス信号Ａの下位フィールド情
報が、第二デコーダ４に入力され、第二デコーダ４の出
力指定に基づいて、セレクタ１０によって１６バイトの
中から１バイトが選択され、この結果、入力されたアド
レス信号Ａに対応するデータ８が出力される。 〔最初の読み出しの次の動作（図６中、［２］参照）〕
まず、図６中［１］に示すアクセスの次のアクセスの入
力アドレス信号Ａの上位フィールド情報が、バッファ６
内に保持された情報と一致する場合（すなわち、比較器
１５の比較結果が一致する場合）、アドレス信号に対す
るメモリセルアレイ１へのアクセスは行われず、バッフ
ァ３ａに保持されたデータが、セレクタ９を介してセレ
クタ１０に出力される。

【００３５】以下、前述の最初の読み出し時と同様に、
アドレス信号Ａの下位フィールド情報が、第二デコーダ
４に入力され、第二デコーダ４の出力指定に基づいて、
セレクタ１０によって１６バイトの中から１バイトを選
択され、この結果、入力されたアドレス信号Ａに対応す
るデータ８が出力される。このとき、上記動作に並行し
て以下の動作が自動的に行われる。

【００３６】すなわち、インクリメンタ５の出力（上位
フィールド情報に＋１加算した値）が、第一デコーダ２
に入力され、第一デコーダ２によってメモリセルアレイ
１中の１ワード線ＷＬが選択される。ここで、メモリセ
ルアレイ１から読み出されたデータは、セレクタ８を介
してバッファ３ｂに転送され保持される。

【００３７】つまり、外部的に、あるアドレスがアクセ
スされている間に、内部的に、次の１６バイトのデータ
が先読みされる。 〔連続したアドレスの読み出し動作（図６中、［３］参
照）〕前述の動作処理の後、上位フィールド情報が共通
である連続したアドレスをアクセスする場合（すなわ
ち、比較器１５の比較結果が一致する場合）、まず、バ
ッファ３ａに保持されたデータが、セレクタ９を介して
セレクタ１０に出力され、アドレス信号Ａの下位フィー
ルド情報が、第二デコーダ４に入力され、第二デコーダ
４の出力指定に基づいて、セレクタ１０によって１６バ
イトの中から１バイトが選択され、この結果、入力され
たアドレス信号Ａに対応するデータ８が出力される。

【００３８】〔上位フィールドがインクリメントされる
時の動作（図６中、［４］参照）〕連続したアドレスに
対するアクセスが続き、上位フィールド情報がインクリ
メンタ５の出力（以前の値に＋１加算した値）と一致し
た場合（すなわち、比較器１６の比較結果が一致する場
合）、セレクタ９により選択されるバッファが切り替わ
り、バッファ３ｂに保持されたデータがセレクタ１０に
出力される。

【００３９】次に、アドレス信号Ａの下位フィールド情
報が、第二デコーダ４に入力され、第二デコーダ４の出
力指定に基づいて、セレクタ１０によって１６バイトの
中から１バイトが選択され、この結果、入力されたアド
レス信号Ａに対応するデータ８が出力される。ここで、
図６中、［２］に示す前述した読み出し済のデータを使
用するため、メモリセルアレイ１へのアクセスをするこ
となくデータが読み出されるため、外部に対してウェイ
トをかけることなくデータが読み出される。

【００４０】このとき、上記動作に並行して以下の動作
が自動的に行われる。すなわち、アドレス信号Ａの上位
フィールド情報が、インクリメンタ５、バッファ６に入
力され、インクリメンタ５の出力（上位フィールド情報
に＋１加算した値）が、第一デコーダ２に入力され、第
一デコーダ２によってメモリセルアレイ１中の１ワード
線ＷＬが選択される。

【００４１】ここで、メモリセルアレイ１から読み出さ
れたデータは、セレクタ８を介してバッファ３ａに転送
され保持される。つまり、外部的に、あるアドレスがア
クセスされている間に、内部的に、次の１６バイトのデ
ータが先読みされ、バッファ３ａに保持される。そし
て、連続したアドレスに対する読み出し動作が続く場
合、バッファ３ａ，３ｂが交互に入れ替えられ、図６
中、［３］，［４］に対応する前述の処理が繰り返し実
行される。

【００４２】このように本実施例では、連続したアドレ
スに対するアクセスの場合、見掛け上、メモリセル１へ
のアクセスに要するよりも短い時間での読み出し動作が
可能となるため、メモリアクセスの高速化が実現でき
る。また、ＣＰＵ（Central Processing Unit ）からメ
モリに対するアクセスの中で、プログラムフェッチの頻
度は高く、基本的にプログラムフェッチは連続したアド
レスに対するアクセスであるため、本発明はＣＰＵの動
作速度向上に寄与するところは大きい。

【００４３】すなわち、通常のキャッシュであれば、た
とえ連続したアドレスに対する処理であっても、最初の
アクセス時には必ずキャッシュミスとなるため、アクセ
ス速度が高速化されないのに対し、本発明では、連続し
たアドレスであれば、初めてアクセスするアドレスであ
っても必ず高速化できる。さらに、本発明で要する情報
保持手段であるバッファ３ａ，３ｂの容量は、通常のキ
ャッシュメモリよりも少なくて済むため、デバイスの面
積の縮小化に寄与するところも大きい。

【００４４】なお、上記実施例は半導体記憶回路として
ＲＯＭに適用した場合を例に採って説明したが、これに
かぎらず、例えば、ＥＰＲＯＭ（Erasable Programmabl
e Read Only Memory）やＥＥＰＲＯＭ（Electrically E
rasable Programmable ReadOnly Memory ）に適用して
も良く、さらに、ＲＡＭの読み出し回路に対して適用し
てもよい。

【００４５】

【発明の効果】本発明では、第一デコード手段によって
選択されたワード線に接続するすべてのメモリセルに格
納された情報を情報保持手段によって保持するととも
に、第二デコード手段によって情報保持手段に保持され
る１ワード線分の情報から任意の情報を選択することに
より情報を読み出すことができ、同一のワード線におい
て連続して情報を読み出す場合、情報保持手段に保持さ
れた情報を読み出すことにより、高速な読み出しができ
る。

【００４６】したがって、キャッシュメモリ等の規模の
大きな回路を組み込むことなく、小規模な回路構成で高
速に動作する半導体記憶回路が提供できる。

【図面の簡単な説明】

【図１】本発明の半導体記憶回路の原理図である。

【図２】シングルチップマイクロコントローラのブロッ
ク図である。

【図３】本実施例の要部構成を示すブロック図である。

【図４】図３の出力部分の詳細回路図である。

【図５】図３の入力部分の詳細回路図である。

【図６】本実施例の動作例を説明するためのタイミング
チャートである。

【図７】従来の半導体記憶回路としてＲＡＭの概略構成
を示すブロック図である。

【符号の説明】

１ メモリセルアレイ ２ 第一デコーダ（第一デコード手段） ３ａ，３ｂ バッファ（情報保持手段） ４ 第二デコーダ（第二デコード手段） ５ インクリメンタ（インクリメント手段） ６ バッファ ７ 比較回路 ８〜１０ セレクタ １１〜１３ ラッチ １４ 加算器 １５，１６ 比較器 １７ 制御信号発生用ロジック １８ セレクタ ５１ メモリセルアレイ ５２ａ アドレスバッファ ５２ｂ アドレスバッファ ５３ａ ロウデコーダ ５３ｂ コラムデコーダ ５４ ワードドライバ ５５ マルチプレクサ ５６ センスアンプ ５７ データ入力バッファ ５８ データ出力バッファ ５９ 制御回路 ＷＬ ワード線 ＢＬ ビット線 Ｃ メモリセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配線される複数のワード線
   及びビット線の交点に対応して形成するメモリセルを、
   アレイ状に複数配置してなるメモリセルアレイを有する
   半導体記憶回路において、 外部から入力されるアドレス情報の一部フィールド情報
   に基づいて前記複数のワード線中の任意のワード線を選
   択する第一デコード手段と、 該第一デコード手段により選択された該ワード線に接続
   するすべてのメモリセルに格納された情報を保持する情
   報保持手段と、 該第一デコード手段で利用される該アドレス情報の他の
   一部フィールド情報に基づいて該情報保持手段に保持さ
   れた１ワード線分の情報から任意の情報を選択する第二
   デコード手段と、 を備え、 同一のワード線において連続して情報を読み出す場合、
   前記情報保持手段に保持された情報を読み出すことを特
   徴とする半導体記憶回路。
2. 【請求項２】前記ワード線を選択する際の前記アドレス
   情報の一部フィールド情報をインクリメントするインク
   リメント手段を備え、 前記第一デコード手段により選択されたワード線の読み
   出し後に、次ワード線の読み出しを行うことを特徴とす
   る請求項１記載の半導体記憶回路。