JPH1055311A - インターリーブ式キャッシュ - Google Patents
インターリーブ式キャッシュInfo
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- JPH1055311A JPH1055311A JP9100619A JP10061997A JPH1055311A JP H1055311 A JPH1055311 A JP H1055311A JP 9100619 A JP9100619 A JP 9100619A JP 10061997 A JP10061997 A JP 10061997A JP H1055311 A JPH1055311 A JP H1055311A
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- G—PHYSICS
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
Abstract
(57)【要約】
【課題】 単一サイクル複数アクセス機能を有するイン
ターリーブ式キャッシュ・メモリを提供する。 【解決手段】 このインターリーブ式キャッシュ・メモ
リは、複数のメモリ・セルからなる複数のサブアレイ
と、これらのサブアレイへの複数の入力アドレスを受け
取るためのアービトレーション論理回路と、これらのサ
ブアレイに複数の入力アドレスを印加するためのアドレ
ス入力回路とを含む。各サブアレイは、偶数データ・セ
クションおよび奇数データ・セクションと、３つの内容
アドレス可能メモリに格納されたタグと比較するために
複数の入力アドレスを受け取るための３つの内容アドレ
ス可能メモリとを含む。３つの内容アドレス可能メモリ
のうちの第１のメモリは偶数データ・セクションに関連
付けられ、３つの内容アドレス可能メモリのうちの第２
のメモリは奇数データ・セクションに関連付けられてい
る。
ターリーブ式キャッシュ・メモリを提供する。 【解決手段】 このインターリーブ式キャッシュ・メモ
リは、複数のメモリ・セルからなる複数のサブアレイ
と、これらのサブアレイへの複数の入力アドレスを受け
取るためのアービトレーション論理回路と、これらのサ
ブアレイに複数の入力アドレスを印加するためのアドレ
ス入力回路とを含む。各サブアレイは、偶数データ・セ
クションおよび奇数データ・セクションと、３つの内容
アドレス可能メモリに格納されたタグと比較するために
複数の入力アドレスを受け取るための３つの内容アドレ
ス可能メモリとを含む。３つの内容アドレス可能メモリ
のうちの第１のメモリは偶数データ・セクションに関連
付けられ、３つの内容アドレス可能メモリのうちの第２
のメモリは奇数データ・セクションに関連付けられてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にデータ処理
システムに関し、具体的には高速データ処理システム内
で使用するためのキャッシュ・メモリに関する。より具
体的には、本発明は、単一プロセッサ・サイクル内に複
数の入力アドレスによってアクセス可能なキャッシュ・
メモリに関する。
システムに関し、具体的には高速データ処理システム内
で使用するためのキャッシュ・メモリに関する。より具
体的には、本発明は、単一プロセッサ・サイクル内に複
数の入力アドレスによってアクセス可能なキャッシュ・
メモリに関する。
【０００２】
【従来の技術】多くの高性能データ処理システムは、シ
ステム・メモリとキャッシュ・メモリの両方を含む。キ
ャッシュ・メモリとは、システム・メモリの１つまたは
複数の部分にも格納される情報のコピーを格納する比較
的高速のメモリである。キャッシュ・メモリは、データ
処理システムのプロセッサ装置内に統合するか、または
データ処理システムのプロセッサ装置とは別個の状態を
維持することができる。
ステム・メモリとキャッシュ・メモリの両方を含む。キ
ャッシュ・メモリとは、システム・メモリの１つまたは
複数の部分にも格納される情報のコピーを格納する比較
的高速のメモリである。キャッシュ・メモリは、データ
処理システムのプロセッサ装置内に統合するか、または
データ処理システムのプロセッサ装置とは別個の状態を
維持することができる。
【０００３】単一プロセッサ・サイクル中に複数の命令
を実行できるスーパースカラＲＩＳＣプロセッサなどの
高速プロセッサ装置の場合、キャッシュ・メモリへの同
時複数アクセスの必要性が高まっている。プロセッサ装
置は、単一プロセッサ・サイクル内にキャッシュ・メモ
リの複数の有効アドレスまたは実アドレスあるいはその
両方にアクセスする必要がある場合もある。このため、
単一サイクル複数アクセス機能を達成するために、キャ
ッシュ・メモリが複数のサブアレイに区分される（すな
わち、インターリーブされる）場合が多い。インターリ
ーブ式キャッシュ・メモリは、複数のアドレスによって
アクセスされ、単一プロセッサ・サイクル中に複数のデ
ータ出力を生成する潜在能力を備えている。
を実行できるスーパースカラＲＩＳＣプロセッサなどの
高速プロセッサ装置の場合、キャッシュ・メモリへの同
時複数アクセスの必要性が高まっている。プロセッサ装
置は、単一プロセッサ・サイクル内にキャッシュ・メモ
リの複数の有効アドレスまたは実アドレスあるいはその
両方にアクセスする必要がある場合もある。このため、
単一サイクル複数アクセス機能を達成するために、キャ
ッシュ・メモリが複数のサブアレイに区分される（すな
わち、インターリーブされる）場合が多い。インターリ
ーブ式キャッシュ・メモリは、複数のアドレスによって
アクセスされ、単一プロセッサ・サイクル中に複数のデ
ータ出力を生成する潜在能力を備えている。
【０００４】様々な構成のサブアレイにより、キャッシ
ュ・メモリへの同時複数アクセスが可能になるが、依然
としてそれぞれのアクセスは、そのキャッシュ・メモリ
の個別のサブアレイ内で行わなければならない。これ
は、単一サブアレイ内で一度にワード線ドライバ回路に
よって駆動できるキャッシュ線が１本に限られているか
らである。このため、単一サブアレイ内のキャッシュ線
に対して複数のアクセスが試行された場合、キャッシュ
・メモリのアービトレーション論理回路により、１つの
アクセスを残りのアクセスより先に続行できるようにな
る。これにより、実際には、インターリーブ要因が小さ
すぎる（サブアレイ３つ以下）ためにすべての並列アク
セスが同一サブアレイ内で発生する傾向があるようなと
きは特に、インターリーブ式キャッシュの単一サイクル
複数アクセス機能の有効性が低減される。
ュ・メモリへの同時複数アクセスが可能になるが、依然
としてそれぞれのアクセスは、そのキャッシュ・メモリ
の個別のサブアレイ内で行わなければならない。これ
は、単一サブアレイ内で一度にワード線ドライバ回路に
よって駆動できるキャッシュ線が１本に限られているか
らである。このため、単一サブアレイ内のキャッシュ線
に対して複数のアクセスが試行された場合、キャッシュ
・メモリのアービトレーション論理回路により、１つの
アクセスを残りのアクセスより先に続行できるようにな
る。これにより、実際には、インターリーブ要因が小さ
すぎる（サブアレイ３つ以下）ためにすべての並列アク
セスが同一サブアレイ内で発生する傾向があるようなと
きは特に、インターリーブ式キャッシュの単一サイクル
複数アクセス機能の有効性が低減される。
【０００５】キャッシュ・メモリのインターリーブ要因
を高めると、その単一サイクル複数アクセス機能も確か
に高まるはずである。しかし、キャッシュ・メモリ内の
サブアレイの数を増加するかまたは２重ポート式キャッ
シュ・メモリ・アレイを使用するという先行技術の解決
策は、必要なチップ面積の点で極めて不利になり、設計
上の複雑さも増すため、非常に高価なものになる傾向が
ある。その結果、チップ内の必要な物理配置面積を最小
限にしながらインターリーブ要因を最大にするような改
良されたキャッシュ・メモリ構成とともに、同時複数ア
クセス能力を非常に高めることができるようにこのキャ
ッシュ・メモリにアクセスするための関連方法を提供す
ることが望ましいものと思われる。
を高めると、その単一サイクル複数アクセス機能も確か
に高まるはずである。しかし、キャッシュ・メモリ内の
サブアレイの数を増加するかまたは２重ポート式キャッ
シュ・メモリ・アレイを使用するという先行技術の解決
策は、必要なチップ面積の点で極めて不利になり、設計
上の複雑さも増すため、非常に高価なものになる傾向が
ある。その結果、チップ内の必要な物理配置面積を最小
限にしながらインターリーブ要因を最大にするような改
良されたキャッシュ・メモリ構成とともに、同時複数ア
クセス能力を非常に高めることができるようにこのキャ
ッシュ・メモリにアクセスするための関連方法を提供す
ることが望ましいものと思われる。
【０００６】
【発明が解決しようとする課題】したがって、上記の点
を考慮すると、本発明の一目的は、高速データ処理シス
テム用の改良されたキャッシュ・メモリを提供すること
にある。
を考慮すると、本発明の一目的は、高速データ処理シス
テム用の改良されたキャッシュ・メモリを提供すること
にある。
【０００７】本発明の他の目的は、単一プロセッサ・サ
イクル中に複数アクセスを可能にするような改良された
キャッシュ・メモリを提供することにある。
イクル中に複数アクセスを可能にするような改良された
キャッシュ・メモリを提供することにある。
【０００８】本発明の他の目的は、単一サイクル複数ア
クセス機能を高めることができるような最大限のインタ
ーリーブ要因と最小限の必要物理面積とを有する改良さ
れたキャッシュ・メモリを提供することにある。
クセス機能を高めることができるような最大限のインタ
ーリーブ要因と最小限の必要物理面積とを有する改良さ
れたキャッシュ・メモリを提供することにある。
【０００９】
【課題を解決するための手段】本発明の方法およびシス
テムにより、複数のメモリ・セルからなる複数のサブア
レイと、これらのサブアレイへの複数の入力アドレスを
受け取るためのアービトレーション論理回路と、これら
のサブアレイに複数の入力アドレスを出力するためのア
ドレス入力回路とを含む、インターリーブ式キャッシュ
・メモリが提供される。各サブアレイは、偶数データ・
セクションおよび奇数データ・セクションと、３つの内
容アドレス可能メモリに格納されたタグと比較するため
に複数の入力アドレスを受け取るための３つの内容アド
レス可能メモリとを含む。３つの内容アドレス可能メモ
リのうちの第１のメモリは偶数データ・セクションに関
連付けられ、３つの内容アドレス可能メモリのうちの第
２のメモリは奇数データ・セクションに関連付けられて
いる。次に、複数の入力アドレスのうち、複数の入力ア
ドレスが同一サブアレイの同一データ・セクションへの
アクセスを試みた場合に続行すべき１つの入力アドレス
を選択するために、アービトレーション論理回路を使用
する。
テムにより、複数のメモリ・セルからなる複数のサブア
レイと、これらのサブアレイへの複数の入力アドレスを
受け取るためのアービトレーション論理回路と、これら
のサブアレイに複数の入力アドレスを出力するためのア
ドレス入力回路とを含む、インターリーブ式キャッシュ
・メモリが提供される。各サブアレイは、偶数データ・
セクションおよび奇数データ・セクションと、３つの内
容アドレス可能メモリに格納されたタグと比較するため
に複数の入力アドレスを受け取るための３つの内容アド
レス可能メモリとを含む。３つの内容アドレス可能メモ
リのうちの第１のメモリは偶数データ・セクションに関
連付けられ、３つの内容アドレス可能メモリのうちの第
２のメモリは奇数データ・セクションに関連付けられて
いる。次に、複数の入力アドレスのうち、複数の入力ア
ドレスが同一サブアレイの同一データ・セクションへの
アクセスを試みた場合に続行すべき１つの入力アドレス
を選択するために、アービトレーション論理回路を使用
する。
【００１０】
【発明の実施の形態】本発明は、キャッシュベースのデ
ータ処理システムで実施することができる。また、本発
明の特徴は、内容アドレス可能メモリが有用であるかま
たは複数メモリ・アクセスが要求されるような、１次キ
ャッシュ、２次キャッシュ、変換バッファなどの様々な
データ処理システムで適用可能であることにも留意され
たい。
ータ処理システムで実施することができる。また、本発
明の特徴は、内容アドレス可能メモリが有用であるかま
たは複数メモリ・アクセスが要求されるような、１次キ
ャッシュ、２次キャッシュ、変換バッファなどの様々な
データ処理システムで適用可能であることにも留意され
たい。
【００１１】次に、添付図面、特に図１を参照すると、
同図には、本発明の好ましい実施例によるキャッシュ・
メモリを取り入れることができる、典型的なデータ処理
システムのブロック図が示されている。図１には単一プ
ロセッサ１０４しか示されていないが、本発明の特徴は
マルチプロセッサ・システムでも有用である。プロセッ
サ１０４は、スーパースカラＲＩＳＣタイプにすること
ができるＣＰＵ１０６を有し、オンチップ命令キャッシ
ュ１０７とデータ・キャッシュ１０８とを含む単一チッ
プ装置として構築されている。どちらのキャッシュ１０
７、１０８も、ローカル・バス構造内の別個の経路によ
りＣＰＵ１０６に接続されている。命令キャッシュ１０
７はキャッシュ制御装置１０９ａを介してローカル・バ
ス１０５に接続され、データ・キャッシュ１０８はキャ
ッシュ制御装置１０９ｂを介してローカル・バス１０５
に接続されている。２次キャッシュ１１０もキャッシュ
制御装置１１１を介してローカル・バス１０５に接続さ
れている。通常、２次キャッシュ１１０は、命令キャッ
シュ１０７またはデータ・キャッシュ１０８よりかなり
大きいので、２次キャッシュ１１０へのアクセスは、命
令キャッシュ１０７またはデータ・キャッシュ１０８へ
のアクセスよりいくらか遅くなる。また、ＣＰＵ１０６
はバス・インタフェース１１２を介してシステム・バス
１１３にも接続され、そのインタフェースでは、ローカ
ル・バス１０５とシステム・バス１１３とのタイミング
および制御変換が行われている。さらに、メイン・メモ
リ１１５とディスク記憶装置１１６がシステム・バス１
１３に結合されている。
同図には、本発明の好ましい実施例によるキャッシュ・
メモリを取り入れることができる、典型的なデータ処理
システムのブロック図が示されている。図１には単一プ
ロセッサ１０４しか示されていないが、本発明の特徴は
マルチプロセッサ・システムでも有用である。プロセッ
サ１０４は、スーパースカラＲＩＳＣタイプにすること
ができるＣＰＵ１０６を有し、オンチップ命令キャッシ
ュ１０７とデータ・キャッシュ１０８とを含む単一チッ
プ装置として構築されている。どちらのキャッシュ１０
７、１０８も、ローカル・バス構造内の別個の経路によ
りＣＰＵ１０６に接続されている。命令キャッシュ１０
７はキャッシュ制御装置１０９ａを介してローカル・バ
ス１０５に接続され、データ・キャッシュ１０８はキャ
ッシュ制御装置１０９ｂを介してローカル・バス１０５
に接続されている。２次キャッシュ１１０もキャッシュ
制御装置１１１を介してローカル・バス１０５に接続さ
れている。通常、２次キャッシュ１１０は、命令キャッ
シュ１０７またはデータ・キャッシュ１０８よりかなり
大きいので、２次キャッシュ１１０へのアクセスは、命
令キャッシュ１０７またはデータ・キャッシュ１０８へ
のアクセスよりいくらか遅くなる。また、ＣＰＵ１０６
はバス・インタフェース１１２を介してシステム・バス
１１３にも接続され、そのインタフェースでは、ローカ
ル・バス１０５とシステム・バス１１３とのタイミング
および制御変換が行われている。さらに、メイン・メモ
リ１１５とディスク記憶装置１１６がシステム・バス１
１３に結合されている。
【００１２】命令キャッシュ１０７とデータ・キャッシ
ュ１０８は、有効（すなわち、未変換）アドレスならび
に実（すなわち、物理）アドレスによってアドレス指定
することができる。したがって、プロセッサ１０４内の
ローカル・バス１０５は、有効アドレス・バス、実アド
レス・バス、命令アドレス・バスを含む、いくつかのア
ドレス・バスを備えている。これに対して、２次キャッ
シュ１１０は、通常、実アドレスのみによってアドレス
指定される。
ュ１０８は、有効（すなわち、未変換）アドレスならび
に実（すなわち、物理）アドレスによってアドレス指定
することができる。したがって、プロセッサ１０４内の
ローカル・バス１０５は、有効アドレス・バス、実アド
レス・バス、命令アドレス・バスを含む、いくつかのア
ドレス・バスを備えている。これに対して、２次キャッ
シュ１１０は、通常、実アドレスのみによってアドレス
指定される。
【００１３】メモリ階層は、最高速から最低速へ、最小
から最大へ、ビット当たり最高価格からビット当たり最
低価格へとなり、キャッシュ１０７、１０８から、２次
キャッシュ１１０、メイン・メモリ１１５、ディスク記
憶装置１１６へという順番になっている。通常、メイン
・メモリ１１５はディスク記憶装置１１６の内容のサブ
セットを含み、２次キャッシュ１１０はメイン・メモリ
１１５の内容のサブセットを含み、各キャッシュ１０
７、１０８は２次キャッシュ１１０の内容のサブセット
を含んでいる。ＣＰＵ１０６は１つのプロセッサ・サイ
クル内にキャッシュ１０７、１０８にアクセスすること
ができるが、２次キャッシュ１１０へのアクセスには数
プロセッサ・サイクルを要する場合がある。キャッシュ
１０７、１０８と２次キャッシュ１１０でキャッシュ
「ミス」が発生した場合、キャッシュ線充填操作−−−
アドレス指定したデータを含む、メイン・メモリ１１５
からの同等ビット部分でキャッシュ線を置換すること−
−−を実行するためにメイン・メモリ１１５がアクセス
される。このキャッシュ線充填操作は、キャッシュ「ミ
ス」が発生したキャッシュ・アクセス試行を満足するた
めに行う必要がある。キャッシュ線充填操作が試行され
る位置がメイン・メモリ１１５に含まれていない場合、
キャッシュ線充填操作を完了できるように、このデータ
を含むページがディスク記憶装置１１６から獲得され
る。ディスク記憶装置１１６からページを獲得し、それ
をメイン・メモリ１１５に書き込むための時間は、通
常、何千ものプロセッサ・サイクルを必要とし、その間
に別のタスクを実行するようにＣＰＵ１０６を切り替え
るか、または要求を満足するためのデータを待つために
ＣＰＵ１０６を停止することができる。
から最大へ、ビット当たり最高価格からビット当たり最
低価格へとなり、キャッシュ１０７、１０８から、２次
キャッシュ１１０、メイン・メモリ１１５、ディスク記
憶装置１１６へという順番になっている。通常、メイン
・メモリ１１５はディスク記憶装置１１６の内容のサブ
セットを含み、２次キャッシュ１１０はメイン・メモリ
１１５の内容のサブセットを含み、各キャッシュ１０
７、１０８は２次キャッシュ１１０の内容のサブセット
を含んでいる。ＣＰＵ１０６は１つのプロセッサ・サイ
クル内にキャッシュ１０７、１０８にアクセスすること
ができるが、２次キャッシュ１１０へのアクセスには数
プロセッサ・サイクルを要する場合がある。キャッシュ
１０７、１０８と２次キャッシュ１１０でキャッシュ
「ミス」が発生した場合、キャッシュ線充填操作−−−
アドレス指定したデータを含む、メイン・メモリ１１５
からの同等ビット部分でキャッシュ線を置換すること−
−−を実行するためにメイン・メモリ１１５がアクセス
される。このキャッシュ線充填操作は、キャッシュ「ミ
ス」が発生したキャッシュ・アクセス試行を満足するた
めに行う必要がある。キャッシュ線充填操作が試行され
る位置がメイン・メモリ１１５に含まれていない場合、
キャッシュ線充填操作を完了できるように、このデータ
を含むページがディスク記憶装置１１６から獲得され
る。ディスク記憶装置１１６からページを獲得し、それ
をメイン・メモリ１１５に書き込むための時間は、通
常、何千ものプロセッサ・サイクルを必要とし、その間
に別のタスクを実行するようにＣＰＵ１０６を切り替え
るか、または要求を満足するためのデータを待つために
ＣＰＵ１０６を停止することができる。
【００１４】次に図２を参照すると、同図には、本発明
の特徴を取り入れることができるデータ・キャッシュ１
０８のブロック図が示されている。好ましい実施例によ
れば、データ・キャッシュ１０８は、内容アドレス可能
メモリ（ＣＡＭ）エレメントとして構成されたアドレス
比較回路を有するスタティック・ランダム・アクセス・
メモリ（ＲＡＭ）デバイスである。データ・キャッシュ
１０８へは、４つの外部アドレス・ポートがある。ＥＡ
０ ２４とＥＡ１ ２５は有効アドレス用であり、ＲＡ
２６は実アドレス用である。ミスＥＡ ２９は、キャ
ッシュ「ミス」論理回路（すなわち、キャッシュ線充填
操作）によって処理される線の有効アドレス用であるこ
とが好ましいが、ミスＥＡ ２９は他のタイプの入力ア
クセスにも使用することができる。本発明の好ましい実
施例によれば、データ・キャッシュ１０８は、サブアレ
イ１１、サブアレイ１２、サブアレイ１３、サブアレイ
１４という４つのサブアレイに物理的に分割されてい
る。図２に示すように、サブアレイ１１〜１４と、デー
タ・セル・アレイ１５、１６など、各サブアレイ１１〜
１４内のデータ・セル・アレイは、ワイヤ長とチップ面
積を低減するために最適な配置になっている。すべての
サブアレイ１１、１２、１３、１４は同一構造になって
いるので、本発明の開示のためにサブアレイ１１につい
てのみ、詳細に説明する。
の特徴を取り入れることができるデータ・キャッシュ１
０８のブロック図が示されている。好ましい実施例によ
れば、データ・キャッシュ１０８は、内容アドレス可能
メモリ（ＣＡＭ）エレメントとして構成されたアドレス
比較回路を有するスタティック・ランダム・アクセス・
メモリ（ＲＡＭ）デバイスである。データ・キャッシュ
１０８へは、４つの外部アドレス・ポートがある。ＥＡ
０ ２４とＥＡ１ ２５は有効アドレス用であり、ＲＡ
２６は実アドレス用である。ミスＥＡ ２９は、キャ
ッシュ「ミス」論理回路（すなわち、キャッシュ線充填
操作）によって処理される線の有効アドレス用であるこ
とが好ましいが、ミスＥＡ ２９は他のタイプの入力ア
クセスにも使用することができる。本発明の好ましい実
施例によれば、データ・キャッシュ１０８は、サブアレ
イ１１、サブアレイ１２、サブアレイ１３、サブアレイ
１４という４つのサブアレイに物理的に分割されてい
る。図２に示すように、サブアレイ１１〜１４と、デー
タ・セル・アレイ１５、１６など、各サブアレイ１１〜
１４内のデータ・セル・アレイは、ワイヤ長とチップ面
積を低減するために最適な配置になっている。すべての
サブアレイ１１、１２、１３、１４は同一構造になって
いるので、本発明の開示のためにサブアレイ１１につい
てのみ、詳細に説明する。
【００１５】サブアレイ１１は１２８本のキャッシュ線
を含んでいる。この１２８本のキャッシュ線のそれぞれ
は、奇数ダブルワード・セクションと偶数ダブルワード
・セクションという２つのセクションに物理的に分割さ
れているが、論理的にはどちらのセクションもキャッシ
ュ線に属している。奇数ダブルワード・セクションはデ
ータ・セル・アレイ１５内に位置し、偶数ダブルワード
・セクションはデータ・セル・アレイ１６内に位置す
る。各ダブルワード・セクションは５１２ビット幅であ
る。したがって、サブアレイ１１は、５１２＋５１２＝
１０２４ビット幅で、１２８ビットの深さであり、合わ
せて１６Ｋバイトになる。１つのダブルワード（ＤＷ）
が６４ビット（または８バイト）に等しいと定義する
と、各データ・セル・アレイ１５、１６は８ＤＷの幅に
なる。各キャッシュ線は、１０２４ビットのデータ・フ
ィールドに加え、１２８ビットのパリティ・フィールド
と、３１ビットの奇数ＲＣＡＭフィールド１７ａ、１２
ビットの偶数ＥＣＡＭフィールド１８ａ、１２ビットの
奇数ＥＣＡＭフィールド１８ｂ、３ビットの偶数ＭＥＳ
Ｉフィールド１９ａ、３ビットの奇数ＭＥＳＩフィール
ド１９ｂ、２８ビットの偶数ＲＴＡＧフィールド１７ｂ
など、様々な制御フィールドとを含むことが好ましい。
したがって、各キャッシュ線上のビット数は１２００ビ
ットを上回ることになる。
を含んでいる。この１２８本のキャッシュ線のそれぞれ
は、奇数ダブルワード・セクションと偶数ダブルワード
・セクションという２つのセクションに物理的に分割さ
れているが、論理的にはどちらのセクションもキャッシ
ュ線に属している。奇数ダブルワード・セクションはデ
ータ・セル・アレイ１５内に位置し、偶数ダブルワード
・セクションはデータ・セル・アレイ１６内に位置す
る。各ダブルワード・セクションは５１２ビット幅であ
る。したがって、サブアレイ１１は、５１２＋５１２＝
１０２４ビット幅で、１２８ビットの深さであり、合わ
せて１６Ｋバイトになる。１つのダブルワード（ＤＷ）
が６４ビット（または８バイト）に等しいと定義する
と、各データ・セル・アレイ１５、１６は８ＤＷの幅に
なる。各キャッシュ線は、１０２４ビットのデータ・フ
ィールドに加え、１２８ビットのパリティ・フィールド
と、３１ビットの奇数ＲＣＡＭフィールド１７ａ、１２
ビットの偶数ＥＣＡＭフィールド１８ａ、１２ビットの
奇数ＥＣＡＭフィールド１８ｂ、３ビットの偶数ＭＥＳ
Ｉフィールド１９ａ、３ビットの奇数ＭＥＳＩフィール
ド１９ｂ、２８ビットの偶数ＲＴＡＧフィールド１７ｂ
など、様々な制御フィールドとを含むことが好ましい。
したがって、各キャッシュ線上のビット数は１２００ビ
ットを上回ることになる。
【００１６】図２に示すように、サブアレイ１１は、デ
ータ・セル・アレイ１５および１６用の割振りバッファ
２０も含んでいる。さらに、各ビット線対からの出力信
号を増幅するために、センス・アンプ２２が設けられて
いる。データは、データ（０）２７とデータ（１）２８
という２つの出力上で同時に生成することができる。す
なわち、データ・キャッシュ１０８は、複数のアドレス
によって同時にアクセスすることができ、同一プロセッ
サ・サイクル内で複数のデータを出力することもでき
る。
ータ・セル・アレイ１５および１６用の割振りバッファ
２０も含んでいる。さらに、各ビット線対からの出力信
号を増幅するために、センス・アンプ２２が設けられて
いる。データは、データ（０）２７とデータ（１）２８
という２つの出力上で同時に生成することができる。す
なわち、データ・キャッシュ１０８は、複数のアドレス
によって同時にアクセスすることができ、同一プロセッ
サ・サイクル内で複数のデータを出力することもでき
る。
【００１７】次に図３を参照すると、同図には、本発明
の好ましい実施例により、データ・キャッシュ１０８を
アドレス指定するために使用可能なアドレス指定方式の
図が示されている。それぞれ図２の入力線ＥＡ０ ２４
およびＥＡ１ ２５からの有効アドレス３１および３２
内のフィールド割振りは互いに同一である。それぞれの
有効アドレス３１および３２は６４ビットであることが
好ましい。図示の通り、フィールド３６のビット０〜４
２は本発明では使用しない。フィールド３４のビット５
５〜５６はデータ・キャッシュ１０８内の４つのサブア
レイ１１〜１４のうちの１つを選択するために使用す
る。フィールド３３のビット５７〜６３は有効アドレス
３１、３２の線オフセットを表す。具体的には、ビット
６０は奇数データ・アレイ１５または偶数データ・アレ
イ１６からキャッシュ線を選択するために使用し、ビッ
ト５７〜５９は指定のキャッシュ線内の８つのＤＷのう
ちの１つを選択するために使用し、ビット６１〜６３は
使用しない。最後に、フィールド３５のビット４３〜５
４は、本明細書で「ＥＣＡＭタグ」と呼ぶ内容アドレス
可能メモリ・フィールドと比較するためのタグを形成す
るが、このフィールドはデータ・セル・アレイ１６およ
びデータ・セル・アレイ１５それぞれの偶数ＥＣＡＭ１
８ａおよび奇数ＥＣＡＭ１８ｂ内に存在する。入力線ミ
スＥＡ２９用の有効アドレスの好ましい形式は、ＥＡ０
２４およびＥＡ１ ２５の両方と同一である。
の好ましい実施例により、データ・キャッシュ１０８を
アドレス指定するために使用可能なアドレス指定方式の
図が示されている。それぞれ図２の入力線ＥＡ０ ２４
およびＥＡ１ ２５からの有効アドレス３１および３２
内のフィールド割振りは互いに同一である。それぞれの
有効アドレス３１および３２は６４ビットであることが
好ましい。図示の通り、フィールド３６のビット０〜４
２は本発明では使用しない。フィールド３４のビット５
５〜５６はデータ・キャッシュ１０８内の４つのサブア
レイ１１〜１４のうちの１つを選択するために使用す
る。フィールド３３のビット５７〜６３は有効アドレス
３１、３２の線オフセットを表す。具体的には、ビット
６０は奇数データ・アレイ１５または偶数データ・アレ
イ１６からキャッシュ線を選択するために使用し、ビッ
ト５７〜５９は指定のキャッシュ線内の８つのＤＷのう
ちの１つを選択するために使用し、ビット６１〜６３は
使用しない。最後に、フィールド３５のビット４３〜５
４は、本明細書で「ＥＣＡＭタグ」と呼ぶ内容アドレス
可能メモリ・フィールドと比較するためのタグを形成す
るが、このフィールドはデータ・セル・アレイ１６およ
びデータ・セル・アレイ１５それぞれの偶数ＥＣＡＭ１
８ａおよび奇数ＥＣＡＭ１８ｂ内に存在する。入力線ミ
スＥＡ２９用の有効アドレスの好ましい形式は、ＥＡ０
２４およびＥＡ１ ２５の両方と同一である。
【００１８】図３には、本発明で使用可能な４０ビット
実アドレス３８の好ましい実施例も示されている。有効
アドレスと同様、フィールド４０のビット３１〜３２は
データ・キャッシュ１０８内の４つのサブアレイ１１〜
１４のうちの１つを選択するために使用する。フィール
ド３９のビット３３〜３９は実アドレスの線オフセット
用である。具体的には、ビット３６は奇数データ・アレ
イ１５または偶数データ・アレイ１６からキャッシュ線
を選択するために使用し、ビット３３〜３５は指定のキ
ャッシュ線内の８つのＤＷのうちの１つを選択するため
に使用し、ビット３７〜３９は使用しない。最後に、フ
ィールド４１のビット０〜３０は、本明細書で「ＲＣＡ
Ｍタグ」と呼ぶ、ＲＣＡＭ１７ａの第２の内容アドレス
可能フィールド内に格納される関連情報ブロック用であ
る。
実アドレス３８の好ましい実施例も示されている。有効
アドレスと同様、フィールド４０のビット３１〜３２は
データ・キャッシュ１０８内の４つのサブアレイ１１〜
１４のうちの１つを選択するために使用する。フィール
ド３９のビット３３〜３９は実アドレスの線オフセット
用である。具体的には、ビット３６は奇数データ・アレ
イ１５または偶数データ・アレイ１６からキャッシュ線
を選択するために使用し、ビット３３〜３５は指定のキ
ャッシュ線内の８つのＤＷのうちの１つを選択するため
に使用し、ビット３７〜３９は使用しない。最後に、フ
ィールド４１のビット０〜３０は、本明細書で「ＲＣＡ
Ｍタグ」と呼ぶ、ＲＣＡＭ１７ａの第２の内容アドレス
可能フィールド内に格納される関連情報ブロック用であ
る。
【００１９】したがって、図３に示すアドレス指定方式
によれば、本発明のデータ・キャッシュ１０８を取り入
れたデータ処理システム内の各情報ブロックは、１つの
サブアレイ１１〜１４内の１ブロック分の情報を選択す
るために有効アドレス３１、３２または実アドレス３８
とともに使用可能な、少なくとも１つの個別の内容アド
レス可能フィールドを含むことになる。
によれば、本発明のデータ・キャッシュ１０８を取り入
れたデータ処理システム内の各情報ブロックは、１つの
サブアレイ１１〜１４内の１ブロック分の情報を選択す
るために有効アドレス３１、３２または実アドレス３８
とともに使用可能な、少なくとも１つの個別の内容アド
レス可能フィールドを含むことになる。
【００２０】次に図４を参照すると、同図には、サブア
レイ１１のより詳細な図が示されている。前述のよう
に、サブアレイ１１のデータ・セクションは、奇数デー
タ・アレイ１５と偶数データ・アレイ１６という２つの
個別のセクションに分割されている。サブアレイ１１内
の各キャッシュ線は１０２４ビット幅であり、キャッシ
ュ線の半分が奇数データ・アレイ１５に含まれ、半分が
偶数データ・アレイ１６に含まれることが好ましい。し
たがって、ＥＡ０ ２４とＥＡ１ ２６（またはその他
の２つのアドレスの組合せ）は、それぞれが別々のデー
タ・アレイ１５または１６に向けられている限り、両方
同時にサブアレイ１１にアクセスすることができる。サ
ブアレイ１１のこの構成により、４サブアレイ・データ
・キャッシュ１０８の全インターリーブ要因が効果的に
増加されるように同一サブアレイ内でのダブルワード・
インターリーブが可能になる。
レイ１１のより詳細な図が示されている。前述のよう
に、サブアレイ１１のデータ・セクションは、奇数デー
タ・アレイ１５と偶数データ・アレイ１６という２つの
個別のセクションに分割されている。サブアレイ１１内
の各キャッシュ線は１０２４ビット幅であり、キャッシ
ュ線の半分が奇数データ・アレイ１５に含まれ、半分が
偶数データ・アレイ１６に含まれることが好ましい。し
たがって、ＥＡ０ ２４とＥＡ１ ２６（またはその他
の２つのアドレスの組合せ）は、それぞれが別々のデー
タ・アレイ１５または１６に向けられている限り、両方
同時にサブアレイ１１にアクセスすることができる。サ
ブアレイ１１のこの構成により、４サブアレイ・データ
・キャッシュ１０８の全インターリーブ要因が効果的に
増加されるように同一サブアレイ内でのダブルワード・
インターリーブが可能になる。
【００２１】データ・アレイ１５および１６に加え、Ｍ
ＥＳＩとＥＣＡＭもそれぞれ偶数セクションと奇数セク
ションの両方に分割されている。ＭＥＳＩフィールド１
９ａ、１９ｂは、変更済み、排他、共用、無効を意味す
るためにデータ・キャッシュ内で一般に使用される制御
ビットを含んでいる。したがって、データ・キャッシュ
１０８内の特定のキャッシュ線用のデータの状況は、Ｍ
ＥＳＩフィールド１９ａまたは１９ｂ内のこのようなＭ
ＥＳＩビットの状況を問い合わせることによって迅速か
つ効率よく判定することができる。同様に、特定のキャ
ッシュ線用のデータの状況は、ＭＥＳＩフィールド１９
ａまたは１９ｂに異なるビットを書き込むことによって
変更することができる。
ＥＳＩとＥＣＡＭもそれぞれ偶数セクションと奇数セク
ションの両方に分割されている。ＭＥＳＩフィールド１
９ａ、１９ｂは、変更済み、排他、共用、無効を意味す
るためにデータ・キャッシュ内で一般に使用される制御
ビットを含んでいる。したがって、データ・キャッシュ
１０８内の特定のキャッシュ線用のデータの状況は、Ｍ
ＥＳＩフィールド１９ａまたは１９ｂ内のこのようなＭ
ＥＳＩビットの状況を問い合わせることによって迅速か
つ効率よく判定することができる。同様に、特定のキャ
ッシュ線用のデータの状況は、ＭＥＳＩフィールド１９
ａまたは１９ｂに異なるビットを書き込むことによって
変更することができる。
【００２２】ＥＣＡＭ１８ａ、１８ｂはどちらも、関連
データ用の有効アドレス・ディレクトリ情報を含んでい
る。ライン・インターリーブ設計では、偶数ＥＣＡＭ１
８ａは偶数データ・アレイ１６用であり、奇数ＥＣＡＭ
１８ｂは奇数データ・アレイ１５用である。本発明の好
ましい実施例としては、アドレス・アービトレーション
論理回路により、偶数データ・アドレスが偶数ＥＣＡＭ
１８ａにアクセスしているのと同じサイクル中に奇数デ
ータ・アドレスが奇数ＥＣＡＭ１８ｂにアクセスできる
ようになる。いずれかのＥＣＡＭ１８ａ、１８ｂでキャ
ッシュ「ヒット」が発生すると、「ヒット」を確認する
ために実アドレスを出力するように、関連ＲＣＡＭ１７
ａ（またはＲＴＡＧ）へのキャッシュ線に警報が出され
る。
データ用の有効アドレス・ディレクトリ情報を含んでい
る。ライン・インターリーブ設計では、偶数ＥＣＡＭ１
８ａは偶数データ・アレイ１６用であり、奇数ＥＣＡＭ
１８ｂは奇数データ・アレイ１５用である。本発明の好
ましい実施例としては、アドレス・アービトレーション
論理回路により、偶数データ・アドレスが偶数ＥＣＡＭ
１８ａにアクセスしているのと同じサイクル中に奇数デ
ータ・アドレスが奇数ＥＣＡＭ１８ｂにアクセスできる
ようになる。いずれかのＥＣＡＭ１８ａ、１８ｂでキャ
ッシュ「ヒット」が発生すると、「ヒット」を確認する
ために実アドレスを出力するように、関連ＲＣＡＭ１７
ａ（またはＲＴＡＧ）へのキャッシュ線に警報が出され
る。
【００２３】ＰＬＲＵ２３は、キャッシュ線充填操作中
にデータを廃棄すべきキャッシュ線を決定するために、
最低使用頻度（ＬＲＵ）（またはこの実施例では擬似Ｌ
ＲＵであることが好ましい）と呼ばれるアルゴリズムを
実行するために使用する。ワード線２１ａとワード線２
１ｂは、それぞれ偶数データ・アレイ１６および奇数デ
ータ・アレイ１５内のグローバル・ワード線を励起する
ためのドライバ回路である。
にデータを廃棄すべきキャッシュ線を決定するために、
最低使用頻度（ＬＲＵ）（またはこの実施例では擬似Ｌ
ＲＵであることが好ましい）と呼ばれるアルゴリズムを
実行するために使用する。ワード線２１ａとワード線２
１ｂは、それぞれ偶数データ・アレイ１６および奇数デ
ータ・アレイ１５内のグローバル・ワード線を励起する
ためのドライバ回路である。
【００２４】次に図５を参照すると、同図には、データ
・キャッシュ１０８のサブアレイ１１内のデータの流れ
を示す機能ブロック図が示されている。データ・キャッ
シュ１０８は、ＥＡ０ ２４、ＥＡ１ ２５、ミスＥＡ
２９上のそれぞれで３つの有効アドレスを、ＲＡ ２６
上で１つの実アドレスを同時に受け取ることができる。
しかし、２つまたはそれ以上のアドレスが同一サブアレ
イの同一データ・セクションにアクセスしようとした場
合、アービトレーション論理回路８０は、マルチプレク
サ８１ａおよび８１ｂにより、どちらのアドレスにアク
セスできるかを決定する。
・キャッシュ１０８のサブアレイ１１内のデータの流れ
を示す機能ブロック図が示されている。データ・キャッ
シュ１０８は、ＥＡ０ ２４、ＥＡ１ ２５、ミスＥＡ
２９上のそれぞれで３つの有効アドレスを、ＲＡ ２６
上で１つの実アドレスを同時に受け取ることができる。
しかし、２つまたはそれ以上のアドレスが同一サブアレ
イの同一データ・セクションにアクセスしようとした場
合、アービトレーション論理回路８０は、マルチプレク
サ８１ａおよび８１ｂにより、どちらのアドレスにアク
セスできるかを決定する。
【００２５】いくつかの効率のよいシーケンスでデータ
にアクセスできるようにするために、サブアレイ１１内
には、ＲＣＡＭ１７ａ、偶数ＥＣＡＭ１８ａ、奇数ＥＣ
ＡＭ１８ｂという３つの別個の内容アドレス可能メモリ
が設けられている。一致があるかどうかを判定するため
に、ＲＡ ２６はＲＣＡＭ１７ａに出力され、ＥＡ０２
４、ＥＡ１ ２５、ミスＥＡ２９はサブアレイ１１のＥ
ＣＡＭ１８ａ、１８ｂ（および他のそれぞれのＲＣＡＭ
と、他の各サブアレイ１２〜１４用のＥＣＡＭ）に出力
される。ＥＣＡＭ１８ａまたは１８ｂあるいはその両方
に一致が存在する場合は、ematch_line５０ａまたは５
０ｂあるいはその両方がそれぞれ引き出される。ＲＣＡ
Ｍ１７ａに一致が存在する場合は、rmatch_line５１が
引き出される。グローバル・ワード線を励起するために
ematch_line５０ａとrmatch_line５１との間で選択を行
うため、マルチプレクサ８２ａとともにアービトレーシ
ョン回路８０を使用する。同様に、グローバル・ワード
線を励起するためにematch_line５０ｂとrmatch_line５
１との間で選択を行うため、マルチプレクサ８２ｂとと
もにアービトレーション回路８０を使用する。ワード線
２１ａまたは２１ｂ内のドライバは、データ・アレイ１
５または１６内のグローバル・ワード線の励起を担当す
る。
にアクセスできるようにするために、サブアレイ１１内
には、ＲＣＡＭ１７ａ、偶数ＥＣＡＭ１８ａ、奇数ＥＣ
ＡＭ１８ｂという３つの別個の内容アドレス可能メモリ
が設けられている。一致があるかどうかを判定するため
に、ＲＡ ２６はＲＣＡＭ１７ａに出力され、ＥＡ０２
４、ＥＡ１ ２５、ミスＥＡ２９はサブアレイ１１のＥ
ＣＡＭ１８ａ、１８ｂ（および他のそれぞれのＲＣＡＭ
と、他の各サブアレイ１２〜１４用のＥＣＡＭ）に出力
される。ＥＣＡＭ１８ａまたは１８ｂあるいはその両方
に一致が存在する場合は、ematch_line５０ａまたは５
０ｂあるいはその両方がそれぞれ引き出される。ＲＣＡ
Ｍ１７ａに一致が存在する場合は、rmatch_line５１が
引き出される。グローバル・ワード線を励起するために
ematch_line５０ａとrmatch_line５１との間で選択を行
うため、マルチプレクサ８２ａとともにアービトレーシ
ョン回路８０を使用する。同様に、グローバル・ワード
線を励起するためにematch_line５０ｂとrmatch_line５
１との間で選択を行うため、マルチプレクサ８２ｂとと
もにアービトレーション回路８０を使用する。ワード線
２１ａまたは２１ｂ内のドライバは、データ・アレイ１
５または１６内のグローバル・ワード線の励起を担当す
る。
【００２６】ＥＡ０ ２４、ＥＡ１ ２５、またはミス
ＥＡ２９のいずれかの場合、データはデータ（０）２７
またはデータ（１）２８のいずれかから供給され、それ
ぞれのタグ出力はＲＴＡＧ１７ａまたは１７ｂのいずれ
かから供給される。ＲＴＡＧ１７ａまたは１７ｂからの
タグ出力は、キャッシュ「ヒット」を確認するためにメ
モリ管理ユニットからの実タグ出力と比較しなければな
らない。しかし、ＲＡ２６の場合、データ（０）２７ま
たはデータ（１）２８からのデータは、タグ確認なしで
データ・アレイ１５または１６から直接獲得することが
できる。
ＥＡ２９のいずれかの場合、データはデータ（０）２７
またはデータ（１）２８のいずれかから供給され、それ
ぞれのタグ出力はＲＴＡＧ１７ａまたは１７ｂのいずれ
かから供給される。ＲＴＡＧ１７ａまたは１７ｂからの
タグ出力は、キャッシュ「ヒット」を確認するためにメ
モリ管理ユニットからの実タグ出力と比較しなければな
らない。しかし、ＲＡ２６の場合、データ（０）２７ま
たはデータ（１）２８からのデータは、タグ確認なしで
データ・アレイ１５または１６から直接獲得することが
できる。
【００２７】本発明の重要な特徴は、出力データのアー
ビトレーションと選択が順次ではなく並列で進行する間
に、タグを突き合わせ、データ・セルのアレイをアドレ
ス指定し、潜在的に使用可能なデータを生成するプロセ
スを続行することができ、そのために速度が上がること
である。競合アドレスのどれを続行すべきかをアービト
レーション論理回路８０が判定する間に、一致があるか
どうかを判定する並列プロセスが独立して実行されてい
る。
ビトレーションと選択が順次ではなく並列で進行する間
に、タグを突き合わせ、データ・セルのアレイをアドレ
ス指定し、潜在的に使用可能なデータを生成するプロセ
スを続行することができ、そのために速度が上がること
である。競合アドレスのどれを続行すべきかをアービト
レーション論理回路８０が判定する間に、一致があるか
どうかを判定する並列プロセスが独立して実行されてい
る。
【００２８】ロード操作とストア操作の両方をデータ・
キャッシュ１０８内で並列実行することができる。実ア
ドレスによるストア要求とともに有効アドレスによるロ
ード要求を示す例は、以下の通りである。ロード要求の
場合、ＥＡ０ ２４、ＥＡ１２５、ミスＥＡ２９のいず
れかからの有効アドレスは、マルチプレクサ８１ａおよ
び８１ｂによって選択することができる。選択した有効
アドレスは次に比較のためにＥＣＡＭ１８ａなどに送ら
れる。次に、ワード線マルチプレクサ８２ａは、rmatch
_line５１ではなくematch_line５０ａを選択し、グロー
バル・ワード線を励起する。最後に、データは偶数デー
タ・アレイ１６から読み出され、そのＲＴＡＧとＭＥＳ
ＩはＲＴＡＧ１７ｂから読み出される。ストア要求の場
合、比較のために実アドレス２６がＲＣＡＭ１７ａに入
る。たとえば、ワード線マルチプレクサ８２ｂは、奇数
データ・アレイ１５にデータを格納するためのグローバ
ル・ワード線を励起するためにrmatch_line５１を選択
する。同時に、rmatch_line５１は、ＲＣＡＭワード線
５１ａおよび５１ｂも励起し、ＲＣＡＭ／ＭＥＳＩ１７
ａおよび１７ｂ内の第２のポートを介してＲＣＡＭ／Ｍ
ＥＳＩ１７ａおよび１７ｂをそれぞれ更新する。
キャッシュ１０８内で並列実行することができる。実ア
ドレスによるストア要求とともに有効アドレスによるロ
ード要求を示す例は、以下の通りである。ロード要求の
場合、ＥＡ０ ２４、ＥＡ１２５、ミスＥＡ２９のいず
れかからの有効アドレスは、マルチプレクサ８１ａおよ
び８１ｂによって選択することができる。選択した有効
アドレスは次に比較のためにＥＣＡＭ１８ａなどに送ら
れる。次に、ワード線マルチプレクサ８２ａは、rmatch
_line５１ではなくematch_line５０ａを選択し、グロー
バル・ワード線を励起する。最後に、データは偶数デー
タ・アレイ１６から読み出され、そのＲＴＡＧとＭＥＳ
ＩはＲＴＡＧ１７ｂから読み出される。ストア要求の場
合、比較のために実アドレス２６がＲＣＡＭ１７ａに入
る。たとえば、ワード線マルチプレクサ８２ｂは、奇数
データ・アレイ１５にデータを格納するためのグローバ
ル・ワード線を励起するためにrmatch_line５１を選択
する。同時に、rmatch_line５１は、ＲＣＡＭワード線
５１ａおよび５１ｂも励起し、ＲＣＡＭ／ＭＥＳＩ１７
ａおよび１７ｂ内の第２のポートを介してＲＣＡＭ／Ｍ
ＥＳＩ１７ａおよび１７ｂをそれぞれ更新する。
【００２９】前述のように、本発明は、インターリーブ
要因を最大限にすると同時にチップの物理的配置を最小
限にするような改良されたキャッシュ構成とともに、同
時複数アクセス機能を大幅に強化できるようにこのキャ
ッシュ・メモリにアクセスするための関連方法を提供す
る。
要因を最大限にすると同時にチップの物理的配置を最小
限にするような改良されたキャッシュ構成とともに、同
時複数アクセス機能を大幅に強化できるようにこのキャ
ッシュ・メモリにアクセスするための関連方法を提供す
る。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）複数のメモリ・セルからなる複数の
サブアレイであって、前記複数のサブアレイのそれぞれ
が偶数データ・セクションと奇数データ・セクションと
をそれぞれ含む複数のサブアレイと、単一プロセッサ・
サイクル中に前記複数のサブアレイに複数の入力アドレ
スを出力する手段と、前記複数のサブアレイのそれぞれ
の少なくとも３つの内容アドレス可能メモリであって、
前記少なくとも３つの内容アドレス可能メモリ内に格納
されたタグと比較するために前記複数の入力アドレスを
受け取り、前記少なくとも３つの内容アドレス可能メモ
リのうちの第１のメモリが前記偶数データ・セクション
に関連付けられ、前記少なくとも３つの内容アドレス可
能メモリのうちの第２のメモリが前記奇数データ・セク
ションに関連付けられている少なくとも３つの内容アド
レス可能メモリと、前記複数の入力アドレスのうちの複
数が前記複数のサブアレイのうちのいずれかのサブアレ
イ内の同一データ・セクションにアクセスしようと試み
た場合に前記複数のアドレスのうちの１つを選択するア
ービトレーション手段とを含むことを特徴とする、イン
ターリーブ式キャッシュ・メモリ。 （２）前記少なくとも３つの内容アドレス可能メモリの
うちの第３のメモリが前記偶数データ・セクションと前
記奇数セクションの両方に関連付けられていることを特
徴とする、上記（１）に記載のインターリーブ式キャッ
シュ・メモリ。 （３）前記複数の入力アドレスが３つの有効アドレスと
１つの実アドレスとを含むことを特徴とする、上記
（１）に記載のインターリーブ式キャッシュ・メモリ。 （４）２つまたはそれ以上のサブアレイに同時にアクセ
スするために前記複数の入力アドレスに応答する手段を
さらに含むことを特徴とする、上記（１）に記載のイン
ターリーブ式キャッシュ・メモリ。 （５）２つまたはそれ以上のデータ・セクションに同時
にアクセスするために前記複数の入力アドレスに応答す
る手段をさらに含むことを特徴とする、上記（１）に記
載のインターリーブ式キャッシュ・メモリ。 （６）複数のＭＥＳＩフィールドをさらに含み、各ＭＥ
ＳＩフィールドが前記少なくとも３つの内容アドレス可
能メモリのうちの１つによってアクセスされる少なくと
も２つのポートを含むことを特徴とする、上記（１）に
記載のインターリーブ式キャッシュ・メモリ。 （７）単一サイクル複数アクセス可能メモリ・キャッシ
ュ機能を有するデータ処理システムにおいて、前記デー
タ処理が、キャッシュ・メモリを含み、前記キャッシュ
・メモリが、複数のメモリ・セル・サブアレイであっ
て、前記複数のメモリ・セル・サブアレイのそれぞれが
偶数データ・セクションと奇数データ・セクションとを
さらに含む複数のメモリ・セル・サブアレイと、単一プ
ロセッサ・サイクル中に前記複数のサブアレイに複数の
入力アドレスを出力する手段と、前記複数のサブアレイ
のそれぞれの少なくとも３つの内容アドレス可能メモリ
であって、前記少なくとも３つの内容アドレス可能メモ
リ内に格納されたタグと比較するために前記複数の入力
アドレスを受け取り、前記少なくとも３つの内容アドレ
ス可能メモリのうちの第１のメモリが前記偶数データ・
セクションに関連付けられ、前記少なくとも３つの内容
アドレス可能メモリのうちの第２のメモリが前記奇数デ
ータ・セクションに関連付けられている少なくとも３つ
の内容アドレス可能メモリと、前記複数の入力アドレス
のうちの複数が前記複数のサブアレイのうちのいずれか
のサブアレイ内の同一データ・セクションにアクセスし
ようと試みた場合に前記複数のアドレスのうちの１つを
選択するアービトレーション手段とを含むことを特徴と
する、データ処理システム。 （８）前記少なくとも３つの内容アドレス可能メモリの
うちの第３のメモリが前記偶数データ・セクションと前
記奇数セクションの両方に関連付けられていることを特
徴とする、上記（７）に記載のデータ処理システム。 （９）前記複数の入力アドレスが３つの有効アドレスと
１つの実アドレスとを含むことを特徴とする、上記
（７）に記載のデータ処理システム。 （１０）前記キャッシュ・メモリが、２つまたはそれ以
上のサブアレイに同時にアクセスするために前記複数の
入力アドレスに応答する手段をさらに含むことを特徴と
する、上記（７）に記載のデータ処理システム。 （１１）前記キャッシュ・メモリが、２つまたはそれ以
上のデータ・セクションに同時にアクセスするために前
記複数の入力アドレスに応答する手段をさらに含むこと
を特徴とする、上記（７）に記載のデータ処理システ
ム。 （１２）前記キャッシュ・メモリが複数のＭＥＳＩフィ
ールドをさらに含み、各ＭＥＳＩフィールドが前記少な
くとも３つの内容アドレス可能メモリのうちの１つによ
ってアクセスされる少なくとも２つのポートを含むこと
を特徴とする、上記（７）に記載のデータ処理システ
ム。 （１３）複数のメモリ・セルからなる複数のサブアレイ
を有するキャッシュ・メモリを操作する方法において、
各サブアレイが複数のキャッシュ線を含み、前記方法
が、前記複数のサブアレイのそれぞれを偶数データ・ア
レイと奇数データ・アレイに分離するステップと、３つ
の内容アドレス可能アレイを前記複数のサブアレイのそ
れぞれに関連付けるステップであって、前記３つの内容
アドレス可能アレイのうちの第１のアレイが前記偶数デ
ータ・アレイに関連付けられ、前記３つの内容アドレス
可能アレイのうちの第２のアレイが前記奇数データ・ア
レイに関連付けられるステップと、少なくとも２つのタ
イプのアドレスについて、前記３つの内容アドレス可能
アレイのそれぞれにタグを格納するステップと、単一プ
ロセッサ・サイクル中に前記複数のサブアレイに複数の
入力アドレスを出力するステップと、前記少なくとも３
つの内容アドレス可能メモリ内に格納されたタグと比較
するために前記複数の入力アドレスを受け取るステップ
と、前記複数の入力アドレスのうちの複数が前記複数の
サブアレイのうちのいずれかのサブアレイ内の同一デー
タ・セクションにアクセスしようと試みた場合に前記複
数のアドレスのうちの１つを選択し、アービトレーショ
ンを行うステップとを含むことを特徴とする方法。 （１４）同一サブアレイの同一データ・セクションのた
めに１つのグローバル・ワード線信号を生成するために
複数の一致線のアービトレーションを行うステップをさ
らに含むことを特徴とする、上記（１３）に記載の複数
のメモリ・セルからなる複数のサブアレイを有するキャ
ッシュ・メモリを操作する方法。 （１５）前記受取りステップと前記アービトレーション
・ステップが前記複数のそれぞれで同時に行われること
を特徴とする、上記（１３）に記載の複数のメモリ・セ
ルからなる複数のサブアレイを有するキャッシュ・メモ
リを操作する方法。
サブアレイであって、前記複数のサブアレイのそれぞれ
が偶数データ・セクションと奇数データ・セクションと
をそれぞれ含む複数のサブアレイと、単一プロセッサ・
サイクル中に前記複数のサブアレイに複数の入力アドレ
スを出力する手段と、前記複数のサブアレイのそれぞれ
の少なくとも３つの内容アドレス可能メモリであって、
前記少なくとも３つの内容アドレス可能メモリ内に格納
されたタグと比較するために前記複数の入力アドレスを
受け取り、前記少なくとも３つの内容アドレス可能メモ
リのうちの第１のメモリが前記偶数データ・セクション
に関連付けられ、前記少なくとも３つの内容アドレス可
能メモリのうちの第２のメモリが前記奇数データ・セク
ションに関連付けられている少なくとも３つの内容アド
レス可能メモリと、前記複数の入力アドレスのうちの複
数が前記複数のサブアレイのうちのいずれかのサブアレ
イ内の同一データ・セクションにアクセスしようと試み
た場合に前記複数のアドレスのうちの１つを選択するア
ービトレーション手段とを含むことを特徴とする、イン
ターリーブ式キャッシュ・メモリ。 （２）前記少なくとも３つの内容アドレス可能メモリの
うちの第３のメモリが前記偶数データ・セクションと前
記奇数セクションの両方に関連付けられていることを特
徴とする、上記（１）に記載のインターリーブ式キャッ
シュ・メモリ。 （３）前記複数の入力アドレスが３つの有効アドレスと
１つの実アドレスとを含むことを特徴とする、上記
（１）に記載のインターリーブ式キャッシュ・メモリ。 （４）２つまたはそれ以上のサブアレイに同時にアクセ
スするために前記複数の入力アドレスに応答する手段を
さらに含むことを特徴とする、上記（１）に記載のイン
ターリーブ式キャッシュ・メモリ。 （５）２つまたはそれ以上のデータ・セクションに同時
にアクセスするために前記複数の入力アドレスに応答す
る手段をさらに含むことを特徴とする、上記（１）に記
載のインターリーブ式キャッシュ・メモリ。 （６）複数のＭＥＳＩフィールドをさらに含み、各ＭＥ
ＳＩフィールドが前記少なくとも３つの内容アドレス可
能メモリのうちの１つによってアクセスされる少なくと
も２つのポートを含むことを特徴とする、上記（１）に
記載のインターリーブ式キャッシュ・メモリ。 （７）単一サイクル複数アクセス可能メモリ・キャッシ
ュ機能を有するデータ処理システムにおいて、前記デー
タ処理が、キャッシュ・メモリを含み、前記キャッシュ
・メモリが、複数のメモリ・セル・サブアレイであっ
て、前記複数のメモリ・セル・サブアレイのそれぞれが
偶数データ・セクションと奇数データ・セクションとを
さらに含む複数のメモリ・セル・サブアレイと、単一プ
ロセッサ・サイクル中に前記複数のサブアレイに複数の
入力アドレスを出力する手段と、前記複数のサブアレイ
のそれぞれの少なくとも３つの内容アドレス可能メモリ
であって、前記少なくとも３つの内容アドレス可能メモ
リ内に格納されたタグと比較するために前記複数の入力
アドレスを受け取り、前記少なくとも３つの内容アドレ
ス可能メモリのうちの第１のメモリが前記偶数データ・
セクションに関連付けられ、前記少なくとも３つの内容
アドレス可能メモリのうちの第２のメモリが前記奇数デ
ータ・セクションに関連付けられている少なくとも３つ
の内容アドレス可能メモリと、前記複数の入力アドレス
のうちの複数が前記複数のサブアレイのうちのいずれか
のサブアレイ内の同一データ・セクションにアクセスし
ようと試みた場合に前記複数のアドレスのうちの１つを
選択するアービトレーション手段とを含むことを特徴と
する、データ処理システム。 （８）前記少なくとも３つの内容アドレス可能メモリの
うちの第３のメモリが前記偶数データ・セクションと前
記奇数セクションの両方に関連付けられていることを特
徴とする、上記（７）に記載のデータ処理システム。 （９）前記複数の入力アドレスが３つの有効アドレスと
１つの実アドレスとを含むことを特徴とする、上記
（７）に記載のデータ処理システム。 （１０）前記キャッシュ・メモリが、２つまたはそれ以
上のサブアレイに同時にアクセスするために前記複数の
入力アドレスに応答する手段をさらに含むことを特徴と
する、上記（７）に記載のデータ処理システム。 （１１）前記キャッシュ・メモリが、２つまたはそれ以
上のデータ・セクションに同時にアクセスするために前
記複数の入力アドレスに応答する手段をさらに含むこと
を特徴とする、上記（７）に記載のデータ処理システ
ム。 （１２）前記キャッシュ・メモリが複数のＭＥＳＩフィ
ールドをさらに含み、各ＭＥＳＩフィールドが前記少な
くとも３つの内容アドレス可能メモリのうちの１つによ
ってアクセスされる少なくとも２つのポートを含むこと
を特徴とする、上記（７）に記載のデータ処理システ
ム。 （１３）複数のメモリ・セルからなる複数のサブアレイ
を有するキャッシュ・メモリを操作する方法において、
各サブアレイが複数のキャッシュ線を含み、前記方法
が、前記複数のサブアレイのそれぞれを偶数データ・ア
レイと奇数データ・アレイに分離するステップと、３つ
の内容アドレス可能アレイを前記複数のサブアレイのそ
れぞれに関連付けるステップであって、前記３つの内容
アドレス可能アレイのうちの第１のアレイが前記偶数デ
ータ・アレイに関連付けられ、前記３つの内容アドレス
可能アレイのうちの第２のアレイが前記奇数データ・ア
レイに関連付けられるステップと、少なくとも２つのタ
イプのアドレスについて、前記３つの内容アドレス可能
アレイのそれぞれにタグを格納するステップと、単一プ
ロセッサ・サイクル中に前記複数のサブアレイに複数の
入力アドレスを出力するステップと、前記少なくとも３
つの内容アドレス可能メモリ内に格納されたタグと比較
するために前記複数の入力アドレスを受け取るステップ
と、前記複数の入力アドレスのうちの複数が前記複数の
サブアレイのうちのいずれかのサブアレイ内の同一デー
タ・セクションにアクセスしようと試みた場合に前記複
数のアドレスのうちの１つを選択し、アービトレーショ
ンを行うステップとを含むことを特徴とする方法。 （１４）同一サブアレイの同一データ・セクションのた
めに１つのグローバル・ワード線信号を生成するために
複数の一致線のアービトレーションを行うステップをさ
らに含むことを特徴とする、上記（１３）に記載の複数
のメモリ・セルからなる複数のサブアレイを有するキャ
ッシュ・メモリを操作する方法。 （１５）前記受取りステップと前記アービトレーション
・ステップが前記複数のそれぞれで同時に行われること
を特徴とする、上記（１３）に記載の複数のメモリ・セ
ルからなる複数のサブアレイを有するキャッシュ・メモ
リを操作する方法。
【図１】本発明の好ましい実施例によるキャッシュ・メ
モリを有するデータ処理システムのブロック図である。
モリを有するデータ処理システムのブロック図である。
【図２】本発明の好ましい実施例により４つのサブアレ
イを有するキャッシュ・メモリのブロック図である。
イを有するキャッシュ・メモリのブロック図である。
【図３】図２のキャッシュ・メモリに適用可能なアドレ
スの好ましいフォーマットを示す図である。
スの好ましいフォーマットを示す図である。
【図４】図２のキャッシュ・メモリのサブアレイの１つ
を示す詳細図である。
を示す詳細図である。
【図５】図２のキャッシュ・メモリのサブアレイ内のデ
ータの流れを示すブロック図である。
ータの流れを示すブロック図である。
１０４ プロセッサ １０５ ローカル・バス １０６ ＣＰＵ １０７ 命令キャッシュ １０８ データ・キャッシュ １０９ａ キャッシュ制御装置 １０９ｂ キャッシュ制御装置 １１０ ２次キャッシュ １１１ キャッシュ制御装置 １１２ バス・インタフェース １１３ システム・バス １１５ メイン・メモリ １１６ ディスク記憶装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジンデル・ポール・シング アメリカ合衆国78717 テキサス州オース チン エフライム・ロード 8403
Claims (15)
- 【請求項１】複数のメモリ・セルからなる複数のサブア
レイであって、前記複数のサブアレイのそれぞれが偶数
データ・セクションと奇数データ・セクションとをそれ
ぞれ含む複数のサブアレイと、 単一プロセッサ・サイクル中に前記複数のサブアレイに
複数の入力アドレスを出力する手段と、 前記複数のサブアレイのそれぞれの少なくとも３つの内
容アドレス可能メモリであって、前記少なくとも３つの
内容アドレス可能メモリ内に格納されたタグと比較する
ために前記複数の入力アドレスを受け取り、前記少なく
とも３つの内容アドレス可能メモリのうちの第１のメモ
リが前記偶数データ・セクションに関連付けられ、前記
少なくとも３つの内容アドレス可能メモリのうちの第２
のメモリが前記奇数データ・セクションに関連付けられ
ている少なくとも３つの内容アドレス可能メモリと、 前記複数の入力アドレスのうちの複数が前記複数のサブ
アレイのうちのいずれかのサブアレイ内の同一データ・
セクションにアクセスしようと試みた場合に前記複数の
アドレスのうちの１つを選択するアービトレーション手
段とを含むことを特徴とする、インターリーブ式キャッ
シュ・メモリ。 - 【請求項２】前記少なくとも３つの内容アドレス可能メ
モリのうちの第３のメモリが前記偶数データ・セクショ
ンと前記奇数セクションの両方に関連付けられているこ
とを特徴とする、請求項１に記載のインターリーブ式キ
ャッシュ・メモリ。 - 【請求項３】前記複数の入力アドレスが３つの有効アド
レスと１つの実アドレスとを含むことを特徴とする、請
求項１に記載のインターリーブ式キャッシュ・メモリ。 - 【請求項４】２つまたはそれ以上のサブアレイに同時に
アクセスするために前記複数の入力アドレスに応答する
手段をさらに含むことを特徴とする、請求項１に記載の
インターリーブ式キャッシュ・メモリ。 - 【請求項５】２つまたはそれ以上のデータ・セクション
に同時にアクセスするために前記複数の入力アドレスに
応答する手段をさらに含むことを特徴とする、請求項１
に記載のインターリーブ式キャッシュ・メモリ。 - 【請求項６】複数のＭＥＳＩフィールドをさらに含み、
各ＭＥＳＩフィールドが前記少なくとも３つの内容アド
レス可能メモリのうちの１つによってアクセスされる少
なくとも２つのポートを含むことを特徴とする、請求項
１に記載のインターリーブ式キャッシュ・メモリ。 - 【請求項７】単一サイクル複数アクセス可能メモリ・キ
ャッシュ機能を有するデータ処理システムにおいて、前
記データ処理が、 キャッシュ・メモリを含み、前記キャッシュ・メモリ
が、 複数のメモリ・セル・サブアレイであって、前記複数の
メモリ・セル・サブアレイのそれぞれが偶数データ・セ
クションと奇数データ・セクションとをさらに含む複数
のメモリ・セル・サブアレイと、 単一プロセッサ・サイクル中に前記複数のサブアレイに
複数の入力アドレスを出力する手段と、 前記複数のサブアレイのそれぞれの少なくとも３つの内
容アドレス可能メモリであって、前記少なくとも３つの
内容アドレス可能メモリ内に格納されたタグと比較する
ために前記複数の入力アドレスを受け取り、前記少なく
とも３つの内容アドレス可能メモリのうちの第１のメモ
リが前記偶数データ・セクションに関連付けられ、前記
少なくとも３つの内容アドレス可能メモリのうちの第２
のメモリが前記奇数データ・セクションに関連付けられ
ている少なくとも３つの内容アドレス可能メモリと、 前記複数の入力アドレスのうちの複数が前記複数のサブ
アレイのうちのいずれかのサブアレイ内の同一データ・
セクションにアクセスしようと試みた場合に前記複数の
アドレスのうちの１つを選択するアービトレーション手
段とを含むことを特徴とする、データ処理システム。 - 【請求項８】前記少なくとも３つの内容アドレス可能メ
モリのうちの第３のメモリが前記偶数データ・セクショ
ンと前記奇数セクションの両方に関連付けられているこ
とを特徴とする、請求項７に記載のデータ処理システ
ム。 - 【請求項９】前記複数の入力アドレスが３つの有効アド
レスと１つの実アドレスとを含むことを特徴とする、請
求項７に記載のデータ処理システム。 - 【請求項１０】前記キャッシュ・メモリが、２つまたは
それ以上のサブアレイに同時にアクセスするために前記
複数の入力アドレスに応答する手段をさらに含むことを
特徴とする、請求項７に記載のデータ処理システム。 - 【請求項１１】前記キャッシュ・メモリが、２つまたは
それ以上のデータ・セクションに同時にアクセスするた
めに前記複数の入力アドレスに応答する手段をさらに含
むことを特徴とする、請求項７に記載のデータ処理シス
テム。 - 【請求項１２】前記キャッシュ・メモリが複数のＭＥＳ
Ｉフィールドをさらに含み、各ＭＥＳＩフィールドが前
記少なくとも３つの内容アドレス可能メモリのうちの１
つによってアクセスされる少なくとも２つのポートを含
むことを特徴とする、請求項７に記載のデータ処理シス
テム。 - 【請求項１３】複数のメモリ・セルからなる複数のサブ
アレイを有するキャッシュ・メモリを操作する方法にお
いて、各サブアレイが複数のキャッシュ線を含み、前記
方法が、 前記複数のサブアレイのそれぞれを偶数データ・アレイ
と奇数データ・アレイに分離するステップと、 ３つの内容アドレス可能アレイを前記複数のサブアレイ
のそれぞれに関連付けるステップであって、前記３つの
内容アドレス可能アレイのうちの第１のアレイが前記偶
数データ・アレイに関連付けられ、前記３つの内容アド
レス可能アレイのうちの第２のアレイが前記奇数データ
・アレイに関連付けられるステップと、 少なくとも２つのタイプのアドレスについて、前記３つ
の内容アドレス可能アレイのそれぞれにタグを格納する
ステップと、 単一プロセッサ・サイクル中に前記複数のサブアレイに
複数の入力アドレスを出力するステップと、 前記少なくとも３つの内容アドレス可能メモリ内に格納
されたタグと比較するために前記複数の入力アドレスを
受け取るステップと、 前記複数の入力アドレスのうちの複数が前記複数のサブ
アレイのうちのいずれかのサブアレイ内の同一データ・
セクションにアクセスしようと試みた場合に前記複数の
アドレスのうちの１つを選択し、アービトレーションを
行うステップとを含むことを特徴とする方法。 - 【請求項１４】同一サブアレイの同一データ・セクショ
ンのために１つのグローバル・ワード線信号を生成する
ために複数の一致線のアービトレーションを行うステッ
プをさらに含むことを特徴とする、請求項１３に記載の
複数のメモリ・セルからなる複数のサブアレイを有する
キャッシュ・メモリを操作する方法。 - 【請求項１５】前記受取りステップと前記アービトレー
ション・ステップが前記複数のそれぞれで同時に行われ
ることを特徴とする、請求項１３に記載の複数のメモリ
・セルからなる複数のサブアレイを有するキャッシュ・
メモリを操作する方法。
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