JPH11212864A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH11212864A JPH11212864A JP10016931A JP1693198A JPH11212864A JP H11212864 A JPH11212864 A JP H11212864A JP 10016931 A JP10016931 A JP 10016931A JP 1693198 A JP1693198 A JP 1693198A JP H11212864 A JPH11212864 A JP H11212864A
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- JP
- Japan
- Prior art keywords
- memory
- data
- memories
- processing
- divided
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K13/00—Conveying record carriers from one station to another, e.g. from stack to punching mechanism
- G06K13/02—Conveying record carriers from one station to another, e.g. from stack to punching mechanism the record carrier having longitudinal dimension comparable with transverse dimension, e.g. punched card
- G06K13/06—Guiding cards; Checking correct operation of card-conveying mechanisms
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリの容量を小さくする。
【解決手段】 ９つの複数のメモリ１０ａ〜１０ｉを設
け、この中の５つを現在の処理のためのメモリとする。
一方、残りの４つを処理中に入力されてくるデータを受
け入れ記憶するメモリにする。そして、１サウンドグル
ープ（ＳＧ）の期間毎に入力されてくる入力データを受
け入れたメモリ１０ａ〜１０ｉを処理用に切り替え、処
理用であったメモリ１０ａ〜１０ｉを入力データ受け入
れ用とするが、処理用のメモリの中の一番新しいデータ
を記憶していたメモリ１０ａ〜１０ｉを処理用に残す。
け、この中の５つを現在の処理のためのメモリとする。
一方、残りの４つを処理中に入力されてくるデータを受
け入れ記憶するメモリにする。そして、１サウンドグル
ープ（ＳＧ）の期間毎に入力されてくる入力データを受
け入れたメモリ１０ａ〜１０ｉを処理用に切り替え、処
理用であったメモリ１０ａ〜１０ｉを入力データ受け入
れ用とするが、処理用のメモリの中の一番新しいデータ
を記憶していたメモリ１０ａ〜１０ｉを処理用に残す。
Description
【０００１】
【発明の属する技術分野】本発明は、前段からのデータ
が書き込まれ、後段の処理状況に応じて読み出されるメ
モリ装置、特に必要なメモリ容量を複数の分割メモリに
分割して利用するメモリ装置に関する。
が書き込まれ、後段の処理状況に応じて読み出されるメ
モリ装置、特に必要なメモリ容量を複数の分割メモリに
分割して利用するメモリ装置に関する。
【０００２】
【従来の技術】従来より、オーディオデータや画像デー
タなどの記録や送信においては、符号化・圧縮処理が行
われ、再生や受信においては伸張・復号化処理が行われ
ている。
タなどの記録や送信においては、符号化・圧縮処理が行
われ、再生や受信においては伸張・復号化処理が行われ
ている。
【０００３】例えば、ＭＤ（ミニ・ディスク）の記録に
おいては、音声信号をデジタルデータに変換（Ａ／Ｄ変
換）した後、ＱＭＦ（Ｑｕａｄｒａｔｕｒｅ Ｍｉｒｒ
ｏｒＦｉｌｔｅｒ）と称されるデジタルフィルタにより
低域、中域、高域３つの帯域（周波数帯域）毎に分割し
た後、ＭＤＣＴ（Ｍｏｄｉｆｉｅｄ Ｄｉｓｃｒｅｔｅ
Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）処理、量子化処
理などが行われ、得られたデータがＭＤに書き込まれ
る。そこで、再生の際には、逆量子化、ＩＭＤＣＴ（Ｉ
ｎｖｅｒｓｅ ＭＤＣＴ）処理、ＩＱＭＦ（Ｉｎｖｅｒ
ｓｅ ＱＭＦ）による逆フィルタ処理、Ｄ／Ａ変換など
の逆の処理が行われる。
おいては、音声信号をデジタルデータに変換（Ａ／Ｄ変
換）した後、ＱＭＦ（Ｑｕａｄｒａｔｕｒｅ Ｍｉｒｒ
ｏｒＦｉｌｔｅｒ）と称されるデジタルフィルタにより
低域、中域、高域３つの帯域（周波数帯域）毎に分割し
た後、ＭＤＣＴ（Ｍｏｄｉｆｉｅｄ Ｄｉｓｃｒｅｔｅ
Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）処理、量子化処
理などが行われ、得られたデータがＭＤに書き込まれ
る。そこで、再生の際には、逆量子化、ＩＭＤＣＴ（Ｉ
ｎｖｅｒｓｅ ＭＤＣＴ）処理、ＩＱＭＦ（Ｉｎｖｅｒ
ｓｅ ＱＭＦ）による逆フィルタ処理、Ｄ／Ａ変換など
の逆の処理が行われる。
【０００４】このような処理を行う場合、処理の過程に
おいて、処理途中のデータを蓄積するメモリが必要とな
る。例えば、ＭＤＣＴ処理を行う場合には、前段のＱＭ
Ｆから送られてくるデータを処理するが、ＱＭＦからは
ＬチャンネルのデータとＲチャンネルのデータが交互に
時系列で送られてくる。一方、ＭＤＣＴ処理は、Ｌチャ
ンネルとＲチャンネルのデータを別々に処理する。
おいて、処理途中のデータを蓄積するメモリが必要とな
る。例えば、ＭＤＣＴ処理を行う場合には、前段のＱＭ
Ｆから送られてくるデータを処理するが、ＱＭＦからは
ＬチャンネルのデータとＲチャンネルのデータが交互に
時系列で送られてくる。一方、ＭＤＣＴ処理は、Ｌチャ
ンネルとＲチャンネルのデータを別々に処理する。
【０００５】従って、処理に必要なデータを蓄積してお
き、処理対象となるデータがそろった段階で、処理を開
始することになる。そこで、処理対象となるデータを記
憶するとともに、その処理を行っている間に入力されて
くるデータを記憶するメモリが必要になる。さらに、Ｍ
ＤＣＴの計算は、繰り返し演算であり、処理途中のデー
タを記憶するためのメモリも必要になる。
き、処理対象となるデータがそろった段階で、処理を開
始することになる。そこで、処理対象となるデータを記
憶するとともに、その処理を行っている間に入力されて
くるデータを記憶するメモリが必要になる。さらに、Ｍ
ＤＣＴの計算は、繰り返し演算であり、処理途中のデー
タを記憶するためのメモリも必要になる。
【０００６】
【発明が解決しようとする課題】このように、ＭＤＣＴ
の処理のためには、大量のデータを記憶する必要があ
り、大容量のメモリ（通常ＳＲＡＭ）が必要になるとい
う問題点があった。
の処理のためには、大量のデータを記憶する必要があ
り、大容量のメモリ（通常ＳＲＡＭ）が必要になるとい
う問題点があった。
【０００７】また、ＭＤＣＴにおいては、データを１
１．６ｍｓｅｃ毎の１ＳＧ（サウンド・グループ）に分
割して処理を行う。そして、ＳＧ同士の境目において
は、データを若干重複して利用する。このため、この重
複するデータは、２ＳＧに対するＭＤＣＴにおいて利用
される。そこで、この２回利用するデータについては、
次のデータによって、オーバーライトされるのを防止し
なければならない。
１．６ｍｓｅｃ毎の１ＳＧ（サウンド・グループ）に分
割して処理を行う。そして、ＳＧ同士の境目において
は、データを若干重複して利用する。このため、この重
複するデータは、２ＳＧに対するＭＤＣＴにおいて利用
される。そこで、この２回利用するデータについては、
次のデータによって、オーバーライトされるのを防止し
なければならない。
【０００８】本発明は、上記課題に鑑みなされたもので
あり、効率的な利用が行えるメモリ装置を提供すること
を目的とする。
あり、効率的な利用が行えるメモリ装置を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明は、所定量のデー
タの処理に必要なメモリ容量を複数の分割メモリに分割
して利用するメモリ装置において、上記複数の分割メモ
リは、所定の処理期間中に処理されるデータを記憶して
いる第１のメモリグループと、この処理期間中に入力さ
れてくるデータを書き込んで記憶する第２のメモリグル
ープと、を所定の処理期間が経過した時点で、少なくと
も１つの分割メモリを除いて交互に切り換えることを特
徴とする。このように、一部を残しながらメモリの役割
を切り替えるため、入力されてくるデータを受け入れる
と共に、処理に利用するデータを効率的に保持すること
ができる。従って、メモリ容量を小さくして処理が可能
となる。
タの処理に必要なメモリ容量を複数の分割メモリに分割
して利用するメモリ装置において、上記複数の分割メモ
リは、所定の処理期間中に処理されるデータを記憶して
いる第１のメモリグループと、この処理期間中に入力さ
れてくるデータを書き込んで記憶する第２のメモリグル
ープと、を所定の処理期間が経過した時点で、少なくと
も１つの分割メモリを除いて交互に切り換えることを特
徴とする。このように、一部を残しながらメモリの役割
を切り替えるため、入力されてくるデータを受け入れる
と共に、処理に利用するデータを効率的に保持すること
ができる。従って、メモリ容量を小さくして処理が可能
となる。
【００１０】本発明の好適な態様においては、上記第１
のメモリグループが、上記第２のメモリグループよりも
上記分割メモリが多く割り当てられるものである。
のメモリグループが、上記第２のメモリグループよりも
上記分割メモリが多く割り当てられるものである。
【００１１】また、他の好適な態様は、上記第２のメモ
リグループに対して多く設定される上記第１のメモリグ
ループの分割メモリが、所定の処理期間が経過した後も
継続してデータを保持するものである。
リグループに対して多く設定される上記第１のメモリグ
ループの分割メモリが、所定の処理期間が経過した後も
継続してデータを保持するものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。
実施形態という）について、図面に基づいて説明する。
【００１３】図１は、本実施形態のメモリ装置の構成を
示す図であり、それぞれ２５６ワードの容量の９つのメ
モリ１０ａ〜１０ｉを有している。そして、このメモリ
１０ａ〜１０ｉには、ロジック回路１２を介し、信号が
入出力される。すなわち、このロジック回路１２には、
クロック信号ＣＫ、アドレス信号ａｄ、入力データｉ
ｎ、出力データｏｕｔ、セレクト信号ｓｅｌについての
５つのラインが接続されている。そして、ロジック回路
１２からはクロック信号ＣＫ、アドレス信号ａｄ、入力
データｉｎ、出力データｏｕｔの信号ラインが各メモリ
１０ａ〜１０ｉに接続されている。
示す図であり、それぞれ２５６ワードの容量の９つのメ
モリ１０ａ〜１０ｉを有している。そして、このメモリ
１０ａ〜１０ｉには、ロジック回路１２を介し、信号が
入出力される。すなわち、このロジック回路１２には、
クロック信号ＣＫ、アドレス信号ａｄ、入力データｉ
ｎ、出力データｏｕｔ、セレクト信号ｓｅｌについての
５つのラインが接続されている。そして、ロジック回路
１２からはクロック信号ＣＫ、アドレス信号ａｄ、入力
データｉｎ、出力データｏｕｔの信号ラインが各メモリ
１０ａ〜１０ｉに接続されている。
【００１４】ここで、セレクト信号ｓｅｌは、メモリ１
０ａ〜１０ｉのいずれをアクセスするかを示す信号であ
り、メモリアドレスの上位ビットに対応する。そして、
このセレクト信号ｓｅｌによって指定されたメモリ１０
ａ〜１０ｉの中の１つにクロック信号ＣＫ、アドレス信
号ａｄが供給され、入力データｉｎが書き込まれるかま
たはこここから出力データｏｕｔが出力される。なお、
書き込みか読み出しかは、コントロール信号として各メ
モリ１０ａ〜１０ｉに供給されているライトイネーブル
信号及びリードイネーブル信号によって制御される。
０ａ〜１０ｉのいずれをアクセスするかを示す信号であ
り、メモリアドレスの上位ビットに対応する。そして、
このセレクト信号ｓｅｌによって指定されたメモリ１０
ａ〜１０ｉの中の１つにクロック信号ＣＫ、アドレス信
号ａｄが供給され、入力データｉｎが書き込まれるかま
たはこここから出力データｏｕｔが出力される。なお、
書き込みか読み出しかは、コントロール信号として各メ
モリ１０ａ〜１０ｉに供給されているライトイネーブル
信号及びリードイネーブル信号によって制御される。
【００１５】そこで、セレクト信号ｓｅｌ及びアドレス
信号ａｄによって指定されたメモリ１０ａ〜１０ｉのい
ずれか１つの特定アドレスにデータが書き込まれるか、
またはその特定アドレスからデータが読み出される。
信号ａｄによって指定されたメモリ１０ａ〜１０ｉのい
ずれか１つの特定アドレスにデータが書き込まれるか、
またはその特定アドレスからデータが読み出される。
【００１６】なお、各メモリ１０ａ〜１０ｉは、２５６
ワード（１ワード：２６ビット）で構成されている。そ
こで、メモリアドレスは、例えば０〜２３０３である。
そして、上位４ビットがセレクト信号、下位８ビットが
アドレス信号となる。
ワード（１ワード：２６ビット）で構成されている。そ
こで、メモリアドレスは、例えば０〜２３０３である。
そして、上位４ビットがセレクト信号、下位８ビットが
アドレス信号となる。
【００１７】そして、本実施形態のメモリ装置は、ＭＤ
へのデータ記録時におけるＭＤＣＴ処理に利用される。
ＱＭＦからの出力は、メモリ１０ａ〜１０ｉに記憶さ
れ、ここから読み出されたデータがＭＤＣＴ処理を受け
る。また、ＭＤＣＴ処理の途中において発生するデータ
及び処理後のデータもこのメモリ１０ａ〜１０ｉに記憶
される。
へのデータ記録時におけるＭＤＣＴ処理に利用される。
ＱＭＦからの出力は、メモリ１０ａ〜１０ｉに記憶さ
れ、ここから読み出されたデータがＭＤＣＴ処理を受け
る。また、ＭＤＣＴ処理の途中において発生するデータ
及び処理後のデータもこのメモリ１０ａ〜１０ｉに記憶
される。
【００１８】ここで、ＱＭＦは、Ｌチャンネル及びＲチ
ャンネルのデータを交互に時系列で出力する。ＭＤＣＴ
は、１ＳＧ毎にＬチャンネル、Ｒチャンネルに分けて計
算を行う。１ＳＧは、Ｌチャンネル、Ｒチャンネル共に
５１２サンプルから構成される。従って、１ＳＧの期間
に１０２４サンプルのデータがＱＭＦから出力される。
ャンネルのデータを交互に時系列で出力する。ＭＤＣＴ
は、１ＳＧ毎にＬチャンネル、Ｒチャンネルに分けて計
算を行う。１ＳＧは、Ｌチャンネル、Ｒチャンネル共に
５１２サンプルから構成される。従って、１ＳＧの期間
に１０２４サンプルのデータがＱＭＦから出力される。
【００１９】一方、ＭＤＣＴでは、ＳＧの境目におい
て、データを若干ダブらせて処理を行う。すなわち、
Ｌ，Ｒチャンネルのそれぞれにおいて、１ＳＧの期間の
５１２サンプルのデータに前の期間の９６サンプルのデ
ータを加えたデータを処理対象とする。
て、データを若干ダブらせて処理を行う。すなわち、
Ｌ，Ｒチャンネルのそれぞれにおいて、１ＳＧの期間の
５１２サンプルのデータに前の期間の９６サンプルのデ
ータを加えたデータを処理対象とする。
【００２０】ここで、１ＳＧの期間の処理対象となる
（５１２＋９６）×２サンプルのデータを記憶するとと
もに、この演算処理中のデータを記憶するメモリを第１
のメモリグループＲＡＭ１とし、この演算期間中に入力
されてくる５１２×２サンプルのデータを記憶するメモ
リを第２のメモリグループＲＡＭ２と表す。この場合
に、本実施形態では、１ＳＧ毎に、メモリ１０ａ〜１０
ｉをこのＲＡＭ１と、ＲＡＭ２に切り替えて利用する。
（５１２＋９６）×２サンプルのデータを記憶するとと
もに、この演算処理中のデータを記憶するメモリを第１
のメモリグループＲＡＭ１とし、この演算期間中に入力
されてくる５１２×２サンプルのデータを記憶するメモ
リを第２のメモリグループＲＡＭ２と表す。この場合
に、本実施形態では、１ＳＧ毎に、メモリ１０ａ〜１０
ｉをこのＲＡＭ１と、ＲＡＭ２に切り替えて利用する。
【００２１】すなわち、各メモリ１０ａ〜１０ｉの９つ
のメモリをＡ〜Ｉと表した場合、図２に示すように、最
初の１ＳＧにおいてはＡ〜ＥをＲＡＭ１として利用し、
Ｆ〜ＩをＲＡＭ２として利用する。次の１ＳＧでは、４
つずれてＥ〜ＩをＲＡＭ１として利用し、Ａ〜ＤをＲＡ
Ｍ２として利用する。このとき、ＥのみをＲＡＭ１のま
ま利用する。さらに、次の１ＳＧではさらに４つずれて
Ｉ，Ａ〜ＤをＲＡＭ１、Ｅ〜ＨをＲＡＭ２として利用す
る。このように、ＲＡＭ１として利用したＲＡＭの中の
一番後のデータを記憶しているＲＡＭを次のＳＧにおい
て、そのままＲＡＭ１として利用し、残りのＲＡＭにつ
いて、ＲＡＭ２とＲＡＭ１とを置き換えるようにする。
のメモリをＡ〜Ｉと表した場合、図２に示すように、最
初の１ＳＧにおいてはＡ〜ＥをＲＡＭ１として利用し、
Ｆ〜ＩをＲＡＭ２として利用する。次の１ＳＧでは、４
つずれてＥ〜ＩをＲＡＭ１として利用し、Ａ〜ＤをＲＡ
Ｍ２として利用する。このとき、ＥのみをＲＡＭ１のま
ま利用する。さらに、次の１ＳＧではさらに４つずれて
Ｉ，Ａ〜ＤをＲＡＭ１、Ｅ〜ＨをＲＡＭ２として利用す
る。このように、ＲＡＭ１として利用したＲＡＭの中の
一番後のデータを記憶しているＲＡＭを次のＳＧにおい
て、そのままＲＡＭ１として利用し、残りのＲＡＭにつ
いて、ＲＡＭ２とＲＡＭ１とを置き換えるようにする。
【００２２】ここで、実際の演算の際の動作を説明する
と、図２における上から２番目の１ＳＧにおいては、前
のＳＧ期間においてデータが蓄積されたメモリＦ〜Ｉに
記憶されているデータとその前のＳＧ期間において蓄積
され前のＳＧ期間において処理に利用されたメモリＥに
記憶されているデータが処理対象となる。そして、メモ
リＡ〜Ｄが新たに入力されてくるデータを受け入れ蓄積
するメモリとして機能する。
と、図２における上から２番目の１ＳＧにおいては、前
のＳＧ期間においてデータが蓄積されたメモリＦ〜Ｉに
記憶されているデータとその前のＳＧ期間において蓄積
され前のＳＧ期間において処理に利用されたメモリＥに
記憶されているデータが処理対象となる。そして、メモ
リＡ〜Ｄが新たに入力されてくるデータを受け入れ蓄積
するメモリとして機能する。
【００２３】ＭＤＣＴ処理を行う時には、メモリＥ〜Ｈ
及びＩからデータを読み出して処理を開始し、処理途中
のデータは、メモリＥ〜Ｈに書き込むことで、メモリＩ
のデータはそのまま維持しておく。そこで、次のＳＧに
おいて、メモリＩのデータをもう一度利用することがで
きる。なお、２度目の利用においては、メモリＩに記憶
されているデータ全てではなく、その中の１９２サンプ
ルのデータのみである。
及びＩからデータを読み出して処理を開始し、処理途中
のデータは、メモリＥ〜Ｈに書き込むことで、メモリＩ
のデータはそのまま維持しておく。そこで、次のＳＧに
おいて、メモリＩのデータをもう一度利用することがで
きる。なお、２度目の利用においては、メモリＩに記憶
されているデータ全てではなく、その中の１９２サンプ
ルのデータのみである。
【００２４】なお、この例において、１ワードは２６ビ
ットであり、１サンプルが１ワードに対応するようにな
っている。
ットであり、１サンプルが１ワードに対応するようにな
っている。
【００２５】このように、本実施形態によれば、メモリ
の役割を１ＳＧ毎に切り替えて利用する。従って、メモ
リの有効利用を図ることができ、メモリ容量を小さくし
てＭＤＣＴ処理に用いることができる。また、メモリＡ
〜Ｉ（１０ａ〜１０ｉ）をアクセスする回路も特別な回
路は必要なく、簡単な回路で実現できる。また、本実施
形態において、メモリ１０ａ〜１０ｉを独立したメモリ
で構成することにより、アクセスする際には、各メモリ
毎に独立してアクセスが行われる。従って、アクセス対
象となるメモリは１つに限定され、１回のアクセスで流
れる電流を小さくすることができ、小消費電力のメモリ
装置を得ることができる。
の役割を１ＳＧ毎に切り替えて利用する。従って、メモ
リの有効利用を図ることができ、メモリ容量を小さくし
てＭＤＣＴ処理に用いることができる。また、メモリＡ
〜Ｉ（１０ａ〜１０ｉ）をアクセスする回路も特別な回
路は必要なく、簡単な回路で実現できる。また、本実施
形態において、メモリ１０ａ〜１０ｉを独立したメモリ
で構成することにより、アクセスする際には、各メモリ
毎に独立してアクセスが行われる。従って、アクセス対
象となるメモリは１つに限定され、１回のアクセスで流
れる電流を小さくすることができ、小消費電力のメモリ
装置を得ることができる。
【００２６】なお、上述の例では、メモリ９つの個別の
メモリを利用したが、１つのメモリの中を９つのブロッ
クに分け、上述と同様の処理を行うことも可能である。
メモリを利用したが、１つのメモリの中を９つのブロッ
クに分け、上述と同様の処理を行うことも可能である。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
メモリを切り替えて利用し、かつ一部を切り替えずにそ
のまま利用するため、メモリの有効利用を図ることがで
きる。
メモリを切り替えて利用し、かつ一部を切り替えずにそ
のまま利用するため、メモリの有効利用を図ることがで
きる。
【図１】 実施形態の構成を示す図である。
【図２】 メモリの切替状態を示す図である。
１０ メモリ、１２ ロジック回路。
Claims (3)
- 【請求項１】 所定量のデータの処理に必要なメモリ容
量を複数の分割メモリに分割して利用するメモリ装置に
おいて、 上記複数の分割メモリは、所定の処理期間中に処理され
るデータを記憶している第１のメモリグループと、この
処理期間中に入力されてくるデータを書き込んで記憶す
る第２のメモリグループと、を所定の処理期間が経過し
た時点で、少なくとも１つの分割メモリを除いて交互に
切り換えることを特徴とするメモリ装置。 - 【請求項２】 上記第１のメモリグループは、上記第２
のメモリグループよりも上記分割メモリが多く割り当て
られることを特徴とする請求項１に記載のメモリ装置。 - 【請求項３】 上記第２のメモリグループに対して多く
設定される上記第１のメモリグループの分割メモリは、
所定の処理期間が経過した後も継続してデータを保持す
ることを特徴とする請求項２に記載のメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016931A JPH11212864A (ja) | 1998-01-29 | 1998-01-29 | メモリ装置 |
| US09/235,842 US6260122B1 (en) | 1998-01-29 | 1999-01-22 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10016931A JPH11212864A (ja) | 1998-01-29 | 1998-01-29 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212864A true JPH11212864A (ja) | 1999-08-06 |
Family
ID=11929879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10016931A Pending JPH11212864A (ja) | 1998-01-29 | 1998-01-29 | メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6260122B1 (ja) |
| JP (1) | JPH11212864A (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057090B2 (ja) * | 1980-09-19 | 1985-12-13 | 株式会社日立製作所 | データ記憶装置およびそれを用いた処理装置 |
| JP3299564B2 (ja) * | 1992-05-11 | 2002-07-08 | 松下電器産業株式会社 | メモリ装置 |
| US5689680A (en) * | 1993-07-15 | 1997-11-18 | Unisys Corp. | Cache memory system and method for accessing a coincident cache with a bit-sliced architecture |
| US5805855A (en) * | 1994-10-05 | 1998-09-08 | International Business Machines Corporation | Data cache array having multiple content addressable fields per cache line |
| US5761695A (en) * | 1995-09-19 | 1998-06-02 | Hitachi, Ltd. | Cache memory control method and apparatus, and method and apparatus for controlling memory capable of interleave control |
| US5828671A (en) * | 1996-04-10 | 1998-10-27 | Motorola, Inc. | Method and apparatus for deinterleaving an interleaved data stream |
| US5761714A (en) * | 1996-04-26 | 1998-06-02 | International Business Machines Corporation | Single-cycle multi-accessible interleaved cache |
| US5761732A (en) * | 1996-06-28 | 1998-06-02 | Intel Corporation | Interleaving for memory cards |
| US5960462A (en) * | 1996-09-26 | 1999-09-28 | Intel Corporation | Method and apparatus for analyzing a main memory configuration to program a memory controller |
| US5924117A (en) * | 1996-12-16 | 1999-07-13 | International Business Machines Corporation | Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto |
| US6049855A (en) * | 1997-07-02 | 2000-04-11 | Micron Electronics, Inc. | Segmented memory system employing different interleaving scheme for each different memory segment |
-
1998
- 1998-01-29 JP JP10016931A patent/JPH11212864A/ja active Pending
-
1999
- 1999-01-22 US US09/235,842 patent/US6260122B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6260122B1 (en) | 2001-07-10 |
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