KR100255965B1 - 에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치 - Google Patents

에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치 Download PDF

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Abstract

본 발명은 에이치디 디지털 비디오 카세트(HD DVC:High Definition Digital Video Cassette)에 있어서, 양자화 번호의 결정을 위해 초기 배율된 DCT(Discrete Cosine Transform) 계수를 지연시키기 위한 DCT 계수 지연 메모리 장치에 관한 것이다.
본 발명은 입력되는 제1 및 제2출력 인에이블 신호에 따라 입력되는 읽기 및 쓰기 어드레스 신호 중에서 하나를 선택하여 출력하는 제1 및 제2어드레스 선택 수단, 핑퐁 형태로 이루어져 상기 제1 및 제2출력 인에이블 신호에 따라 인에이블되고 상기 제1 및 제2어드레스 선택수단으로부터 출력되는 어드레스에 따라 입력되는 DCT 계수를 1세그먼트 구간 동안 지연시키는 제1 및 제2메모리 수단, 상기 제1 및 제2출력 인에이블 신호와 입력되는 다수의 쓰기 선택 신호와 클럭에 따라 상기 제1 및 제2메모리 수단의 쓰기 동작을 제어하는 제1 및 제2쓰기 인에이블 선택 수단, 및 상기 제1 및 제2메모리 수단으로부터 출력되는 DCT 계수를 선택하여 출력하는 출력 선택 수단으로 구성된다.

Description

에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치
본 발명은 에이치디 디지털 비디오 카세트(HD DVC:High Definition Digital Video Cassette)에 있어서, 양자화 번호의 결정을 위해 초기 배율된 DCT(Discrete Cosine Transform) 계수를 지연시키기 위한 DCT 계수 지연 메모리 장치에 관한 것이다.
일반적으로 가중 DCT 계수는 9비트로 변형되어진다. 그때 변형된 9비트 데이터는 하나의 비디오 세그먼트안에 5개의 압축된 마크로 블록으로 구성되어지도록 데이터의 양을 제한하는 양자화 단계에 의해 양자화된다.
여기서, 가중 DCT 계수는 9비트의 DC 계수와 10비트의 AC 계수로 이루어진다.
한편, 양자화 단계를 선택하기 위해 각각의 DCT 블록은 4개의 클래스로 분류된다. 즉, DCT가 수행되는 단위인 DCT 블록은 제1도에 도시한 바와 같이 클래스 번호(c0,c1)에 따라 4개의 클래스로 분류되어지며, 양자화 단계를 선택하기 위해 사용된다.
제1도에 도시한 바와 같이 DCT 블록의 양자화 잡음과 AC 계수의 최대 절대값에 따라 클래스 번호를 결정하게 되는데, AC 계수의 최대 절대값이 255 이하이거나 그와 동등한 경우이면 클래스 0으로부터 3까지로 결정하고, 클래스 번호(c1,c0)를 ‘00’, ‘01’, ‘10’, ‘11’로 결정한다.
반면에 255를 초과하는 경우 클래스 3으로 결정하게 되지만 클래스 번호(c1,c0)는 결정하지 않게 된다.
이때, 상기 AC 계수의 절대값이 255이하이거나 그와 동등한 경우에는 세부적으로 양자화 잡음으로 결정하여 양자화 잡음이 볼 수 있는 정도(즉, 가시(visible))이면 클래스 0으로 클래스 번호를 ‘00’으로 하고, 양자화 잡음에 따라 클래스 1, 2, 3으로 결정하게 되는 것이다.
한편, 양자화 단계를 선택하기 위해 사용되는 영역 번호는 DCT 블록내의 AC 계수의 위치에 따라 4개로 나누어진다.
이와 같은 클래스 번호와 영역 번호는 양자화 번호와 함께 양자화 단계를 결정하는데 이용된다. 즉, 제2도에 도시한 바와 같이 양자화 단계는 양자화 번호와 클래스 번호와 영역 번호에 의해 결정된다.
이때 양자화 번호는 하나의 세그먼트안의 데이터 양이 5개의 마크로 블록을 넘지 않도록 제한하기 위해 선택되어진다.
그런데, 초기 배율된 9비트의 DCT 계수값을 실제로 양자화하기 위해 양자화 번호를 결정하는 동안에는 1세그먼트 기간만큼 지연시켜야 한다. 즉, 5개의 마크로 블록으로 이루어지는 세그먼트에서 양자화된 DCT 계수의 개수를 조절하여 하나의 세그먼트에 해당하는 양이 넘지 않도록 제한하기 위해 양자화 번호를 결정하기 때문에 미리 양자화를 수행하여 결정해야 한다.
그러나 종래에는 양자화 번호가 결정되는 1세그먼트의 기간 동안 초기 배율된 DCT 계수를 지연시키지 않고 곧바로 양자화를 행하게 됨으로써 양자화 번호의 결정이 이루어지지 않게 되어 이후 양자화 동작이 원활하게 이루어지지 못하게 된다.
이에 따라 재생되는 디지털 데이터의 올바른 재생이 이루어지지 못하는 문제점이 있었다.
따라서 본 발명은 초기 배율된 DCT 계수를 실제 양자화를 위한 양자화 번호가 결정될 때까지 1세그먼트 기간 동안 지연시키기 위한 에이치디 디지털 비디오 카세트의 DCT 계수 지연 메모리 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 입력되는 제1 및 제2출력 인에이블 신호에 따라 입력되는 읽기 및 쓰기 어드레스 신호 중에서 하나를 선택하여 출력하는 제1 및 제2어드레스 선택 수단, 핑퐁 형태로 이루어져 상기 제1 및 제2출력 인에이블 신호에 따라 인에이블되고 상기 제1 및 제2어드레스 선택 수단으로부터 출력되는 어드레스에 따라 입력되는 DCT 계수를 1세그먼트 구간 동안 지연시키는 제1 및 제2메모리 수단, 상기 제1 및 제2출력 인에이블 신호와 입력되는 다수의 쓰기 선택 신호와 클럭에 따라 상기 제1 및 제2메모리 수단의 쓰기 동작을 제어하는 제1 및 제2쓰기 인에이블 선택 수단, 및 상기 제1 및 제2메모리 수단으로부터 출력되는 DCT 계수를 선택하여 출력하는 출력 선택 수단으로 구성됨을 특징으로 하는 에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치를 제공한다.
제1도는 일반적인 클래스 번호의 결정 방법을 설명하기 위한 도면.
제2도는 일반적인 양자화 단계 결정 방법을 설명하기 위한 도면.
제3도는 본 발명에 의한 DCT 계수 지연 메모리 장치의 구성도.
* 도면의 주요부분에 대한 부호의 설명
100,200 : 어드레스 선택부 110,210 : 칩 선택부
120,220 : 쓰기 인에이블 선택부 130,230 : 메모리부
131,132,133,134,135,231,232,233,234,235 : 메모리
136,236 : 멀티플렉서
이하 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 의한 에이치디 디지털 비디오 카세트의 DCT 계수 지연 메모리 장치는 제3도에 도시한 바와 같이 어드레스 선택부(100,200), 메모리부(130,230), 쓰기 인에이블 선택부(120,220), 및 출력 선택부(300)로 구성된다.
상기 어드레스 선택부(100,200)는 입력되는 출력 인에이블 신호(OE1,OE2)에 따라 입력되는 읽기 및 쓰기 어드레스 신호(addr,addw) 중에서 하나를 선택하여 출력하는 것이다.
상기 메모리부(130,230)는 핑퐁 형태로 이루어져 상기 출력 인에이블 신호(OE1,OE2)에 따라 인에이블되고 상기 어드레스 선택부(100,200)로부터 출력되는 어드레스(add)에 따라 입력되는 DCT 계수(COEFF)를 1세그먼트 구간 동안 지연시키는 것으로, 상기 출력 인에이블 신호(OE1,OE2)에 따라 출력 인에이블되고 상기 쓰기 인에이블 선택부(120,220)로부터 출력되는 다수의 쓰기 인에이블 신호(web1 내지 web10)에 따라 쓰기 인에이블되어 상기 어드레스 선택부(100,200)로부터 출력되는 어드레스(add)에 따라 입력되는 DCT 계수(COEFF)를 1세그먼트 구간 동안 순차적으로 저장 및 출력하는 한쌍의 메모리(131,132,133,134,135,231,232,233,234,235), 및 상기 한 쌍의 메모리부(130,230) 중 하나를 선택하여 인에이블시키는 칩 선택 신호(csb1,csb2)를 발생하는 칩 선택부(110,210)로 구성된다.
여기서, 상기 다수의 메모리는 512 비트의 용량을 갖는 5개의 메모리로 이루어진다.
상기 쓰기 인에이블 선택부(120,220)는 상기 출력 인에이블 신호(OE1,OE2)와 입력되는 다수의 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5)와 클럭(clk)에 따라 상기 메모리부(130,230)의 쓰기 동작을 제어하는 것으로, 상기 출력 인에이블 신호(OE1,OE2)와 입력되는 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5)를 각각 논리곱하는 5개의 앤드 게이트(121,123,221,223), 및 상기 앤드 게이트(121,123,221,223)의 출력에 따라 ‘1’ 또는 클럭(CLK) 중에서 하나를 선택하여 다수의 쓰기 인에이블신호(web1 내지 web10)로 상기 각 메모리로 출력하는 5개의 멀티플렉서(122,124,222,224)로 구성된다.
상기 출력 선택부(300)는 상기 메모리부(130,230)로부터 출력되는 DCT 계수를 선택하여 출력하는 것이다.
이와 같이 구성되는 본 발명에 의한 에이치디 디지털 비디오 카세트의 DCT 계수 지연 메모리 장치의 동작을 설명한다.
초기 배율 후 9비트로 만들어진 DCT 계수값을 실제 양자화를 위한 양자화 번호가 결정되는 동안 1 세그먼트 만큼 지연시킨다. 이를 위해 모두 10개의 512 비트의 비동기 SRAM(131,132,133,134,135,231,232,233,234,235)이 5개씩 짝을 이루어 2개의 메모리 형태로 데이터를 처리한다. 즉, 메모리부(130)에 데이터를 쓸 때 메모리부(230)로부터는 이전에 쓰여진 데이터를 읽어내어 출력하게 된다.
1 세그먼트의 DCT 계수가 총 2560개로 이루어지므로 이 수만큼 메모리 엔트리(entry)가 필요하다. 따라서 가장 효율적으로 메모리를 구성하기 위해서 512개의 엔트리를 가진 메모리를 5개 사용하여 2560 엔트리를 구성하게 한다.
시스템 클럭을 메모리의 쓰기 인에이블 신호(web)로 사용할 때 어드레스 카운터 각 비트값의 전환 시점의 차로 인해 메모리 엔트리수를 2의 누승으로 사용하지 않으면 에러가 발생된다.
메모리 쓰기를 위한 어드레스는 초기 배율된 계수가 존재하는 2560 클럭 구간에서 연속적으로 ‘0’으로부터 ‘511’까지 증가한다. 또한, 메모리 읽기를 위한 어드레스는데이타 포맷팅 시 효율적인 데이타 처리를 위해 설정된 70클럭 사이클의 하나의 DCT 블럭 구간에서 ‘0’으로 부터 ‘63’까지 하위 비트 카운팅을 수행한다. 그렇게 해서 총 2800 클럭 구간 동안 ‘0’으로부터 ‘511’까지의 어드레스 카운팅을 계속한다.
메모리로 입력되는 읽기 및 쓰기 어드레스는 출력 인에이블 신호(OE1,OE2)에 따라서 선택된다. 또한, 1 세그먼트 구간을 5개 영역으로 나누어 해당하는 구간동안 5개 메모리 중에서 유효한 1개의 메모리에만 쓰기 인에이블 신호(web)를 인가한다.
이와 같이 선택적으로 메모리에 쓰여진 DCT 계수값은 다음 세그먼트 구간에서 모든 메모리에 공통적으로 인가되는 어드레스에 의해 메모리로부터 출력된다. 5개 메모리로부터 출력되는 이전 세그먼트 구간내에서 계수가 입력된 순서대로 최종출력으로 출력된다.
압축된 영상 신호는 전송될 때 27개 세그먼트 사이에 1 세그먼트 구간 동안에 보조 비트(AUX BIT)의 첨가를 위한 영역이 필요하다. 즉, 28개 세그먼트 구간이 1 트랙을 구성하게 되는데, 이 때문에 영상 신호 압축 과정이 불필요한 1 세그먼트 구간이 사이에 삽입된다. 전력 효율의 극대화를 위해 이 구간동안은 모든 메모리의 칩 선택 신호를 디스에이블 상태로 만든다.
이와 같이 하나의 메모리에 쓰면서 다른 메모리에 저장된 데이터를 읽어 출력하는 핑퐁 형태의 과정을 세부적으로 설명한다.
첫 번째 세그먼트에는 메모리부(130)에 입력되는 DCT 계수를 쓰고 메모리부(140)에 1세그먼트 이전에 쓰여진 DCT 계수를 읽어 출력하고, 두 번째 세그먼트에는 메모리부(130)에 1 세그먼트 구간 이전에 쓰여진 DCT 계수를 읽어 출력하고 메모리부(140)에 입력되는 DCT 계수를 쓰게 된다.
먼저 메모리부(130)에 입력되는 DCT 계수를 쓰는 과정을 설명한다.
쓰기 어드레스 신호(addw)가 64 클럭마다 증가되면서 발생되고 출력 인에이블 신호(OE1)에 의해 상기 발생된 쓰기 어드레스 신호(addw)가 상기 메모리(131,132,133,134,135)에 인가된다.
이때, 상기 쓰기 인에이블 선택부(120)에서 상기 출력 인에이블 신호(OE1)와 입력되는 다수의 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5)와 클럭(clk)에 따라 상기 메모리부(130)의 쓰기 동작을 제어하기 위해 쓰기 인에이블 신호(web1 내지 web5)를 발생한다.
즉, 상기 출력 인에이블 신호(OE1)와 입력되는 5개의 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5)를 상기 5개의 앤드 게이트(121,123)에서 각각 논리곱하고, 상기 5개의 앤드 게이트(121,123)의 각각의 출력은 상기 5개의 멀티플렉서(122,124)의 각 선택 단자에 입력되어 ‘1’ 또는 클럭(clk) 중에서 하나를 선택하여 출력하게 된다. 이때, 상기 5개의 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5) 중에서 하나만이 순차적으로 인에이블 상태가 된다.
따라서, 쓰기 선택 신호(WS1)가 선택되어 쓰기 인에이블 신호(we1)만이 하이 상태가 되어 메모리(131)가 선택되고 선택된 쓰기 어드레스(addw)에 따라 512 비트의 DCT 계수가 메모리(131)에 저장된다.
이와 같이 하나의 메모리(131)에 512 비트의 DCT 계수가 저장된 후에는 상기 쓰기 선택 신호(WS2)에 의해 메모리(132)에 512 비트의 DCT 계수가 저장된다. 이와 같은 방법으로 5개의 메모리(131,132,133,134,135)에 1 세그먼트의 DCT 계수가 모두 저장된다.
한편, 메모리(131,132,133,134,135)에 하나의 세그먼트의 DCT 계수가 저장되는 동안에 상기 메모리(231,232,233,234,235)에서는 이전 세그먼트에 저장된 DCT 계수가 읽혀져 출력하게 된다.
즉, 읽기 어드레스 신호(addr)가 70 클럭마다 증가되면서 발생되고 출력 인에이블 신호(OE2)에 의해 상기 발생된 읽기 어드레스 신호(addr)가 상기 메모리(231,232,233,234,235)에 인가되어 해당 어드레스에 저장된 데이터가 읽혀져 출력되게 된다.
이때, 상기 메모리(231,232,233,234,235)로부터 출력되는 데이터는 상기 멀티플렉서(236)에서 이전 세그먼트 구간 내에서 입력된 순서대로 선택되고, 선택된 9비트의 DCT 계수는 상기 멀티플렉서로 구성된 출력 선택부(300)에서 다시 선택된 후 출력된다.
이와 같이 메모리(131,132,133,134,135)에 DCT 계수를 저장하면서 메모리(231,232,233,234,235)에 이전 세그먼트 기간 동안 저장된 DCT 계수를 읽어 출력한다. 이후에는 다시 상기 메모리(131,132,133,134,135)에 이전의 세그먼트 기간 동안 저장된 DCT 계수를 읽어 출력하면서 메모리(231,232,233,234,235)에 입력되는 DCT 계수를 저장한다.
이와 같이 핑퐁 형태로 DCT 계수를 저장하면서 저장되어 1세그먼트 지연된 DCT 계수를 출력한다.
이상에서 설명한 바와 같이 본 발명에 의한 에이치디 디지털 비디오 카세트의 DCT 계수 지연 메모리 장치는 초기 배율된 DCT 계수를 양자화 번호를 결정하는 세그먼트 기간 동안 저장하여 지연시킴으로써 원활한 양자화가 이루어지게 되어 디지털 데이터의 원활한 재생이 이루어진다.
이에 따라 영상 또는 음성의 올바른 재생이 이루어지게 되는 효과가 있다.

Claims (3)

  1. 입력되는 제1 및 제2출력 인에이블 신호(OE1,OE2)에 따라 입력되는 읽기 및 쓰기 어드레스 신호(addr,addw) 중에서 하나를 선택하여 출력하는 제1 및 제2어드레스 선택 수단(100,200); 핑퐁 형태로 이루어져 상기 제1 및 제2출력 인에이블 신호(OE1,OE2)에 따라 인에이블되고 상기 제1 및 제2어드레스 선택 수단(100,200)으로부터 출력되는 어드레스(add)에 따라 입력되는 DCT 계수(COEFF)를 1세그먼트 구간 동안 저장시키는 제1 및 제2메모리 수단(130,230); 상기 제1 및 제2출력 인에이블 신호(OE1,OE2)와 입력되는 다수의 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5)와 클럭(clk)에 따라 상기 제1 및 제2메모리 수단(130,230)의 쓰기 동작을 제어하는 제1 및 제2쓰기 인에이블 선택 수단(120,220); 및 상기 제1 및 제2메모리 수단(130,230)으로 부터 출력되는 DCT 계수를 선택하여 출력하는 출력 선택 수단(300)으로 구성됨을 특징으로 하는 에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치.
  2. 제1항에 있어서, 상기 제1 및 제2메모리 수단(130,230)은 상기 제1 및 제2출력 인에이블 신호(OE1,OE2)에 따라 출력 인에이블되고 상기 제1 및 제2쓰기 인에이블 선택 수단(120,220)으로부터 출력되는 다수의 쓰기 인에이블 신호(web1 내지 web10)에 따라 쓰기 인에이블되어 상기 제1 및 제2어드레스 선택 수단(100,200)으로부터 출력되는 어드레스(add)에 따라 입력되는 DCT 계수(COEFF)를 1 세그먼트 구간 동안 순차적으로 저장 및 출력하는 다수의 메모리(131,132,133,134,135,231,232,233,234,235); 및 상기 제1 및 제2메모리 수단(130,230) 중 하나를 선택하여 인에이블시키는 칩 선택 신호(csb1,csb2)를 발생하는 칩 선택부(110,210)로 구성됨을 특징으로 하는 에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치.
  3. 제1항에 있어서, 상기 제1 및 제2쓰기 인에이블 선택 수단(120,220)은 상기 제1 및 제2출력 인에이블 신호(OE1,OE2)와 입력되는 쓰기 선택 신호(WS1,WS2,WS3,WS4,WS5)를 각각 논리곱하는 5개의 앤드 게이트(121,123,221,223); 및 상기 앤드 게이트(121,123,221,223)의 출력에 따라 ‘1’ 또는 클럭(CLK) 중에서 하나를 선택하여 다수의 쓰기 인에이블 신호(web1 내지 web10)로 상기 각 메모리로 출력하는 5개의 멀티플렉서(122,123,222,224)로 구성됨을 특징으로 하는 에이치디 디지털 비디오 카세트의 디씨티 계수 지연 메모리 장치.
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