JPH0686376A - デジタルトーン発生回路 - Google Patents

デジタルトーン発生回路

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JPH0686376A
JPH0686376A JP4231086A JP23108692A JPH0686376A JP H0686376 A JPH0686376 A JP H0686376A JP 4231086 A JP4231086 A JP 4231086A JP 23108692 A JP23108692 A JP 23108692A JP H0686376 A JPH0686376 A JP H0686376A
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JP4231086A
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Tatsuro Maruoka
達郎 丸岡
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Abstract

(57)【要約】 【目的】デジタル電子交換機に収容される可聴音発生回
路について、システムにおいて使用可能な可聴音の種類
を従来に比較して飛躍的に増加させる。 【構成】PCM信号化したトーン(可聴音),インター
バル(可聴音の断続),アレンジング(トーンとインタ
ーバルの組合せ)のそれぞれの情報をコード化し保持し
ているMEM1と、MEM1のアドレスを選択して出力
するSEL7と、MEM1から任意のアレンジング情報
を指定するためのRAMT5を含んで構成され、すべて
の回路は同期制御回路8により適切な動作タイミングを
制御される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデジタル電子交換機に収
容されるデジタルトーン発生回路に関する。
【0002】
【従来の技術】図6は従来のデジタルトーン発生回路の
一例を示すブロック図である。PCM信号化したトーン
(可聴音)データROM部(以下ROMT)63と、イ
ンターバル(可聴音の断続)データROM部(以下RO
MI)61と、アレンジング(トーンとインターバルの
組合せ)データROM部(以下ROMA)62と、セレ
クタ回路(以下SEL)64と、インターバルアドレス
カウンタ(以下IACT)65と、リードアドレスカウ
ンタ(以下RACT)66と、トーンアドレスカウンタ
(以下TACT)67とを備えている。
【0003】ROMA62の情報はRACT66および
ROMI61からのデータを組合せてROMT63の可
聴音出力チャネル(CH0〜CH31)のどこに出すか
を決定する。従ってROMA62のアドレスは可聴音出
力チャネル番号に対応する。
【0004】
【発明が解決しようとする課題】この従来のデジタルト
ーン発生回路では、アレンジングデータROM部のアド
レスが可聴音出力チャネル番号に対応しているので、使
用可能な可聴音(すなわちトーンとインターバルの組合
せ)の種類は可聴音出力チャネルの数により制限され
る。
【0005】従って可聴音の種類を多く持つためには、
トーンデータROM部,インターバルデータROM部お
よびアレンジングデータROM部について異なる内容の
ROMを多く持つ必要があり、その上個々のROMにつ
いて使用可能な可聴音の種類についての可聴音出力チャ
ネル数による制限は依然として存在するという問題点が
あった。
【0006】
【課題を解決するための手段】本発明のデジタルトーン
発生回路は、PCM信号化したトーン情報,インターバ
ル情報,アレンジング情報をそれぞれコード化して保持
するメモリ回路と、前記メモリ回路の複数の前記アレン
ジング情報から任意の情報を指定するためのタグRAM
回路と、前記メモリ回路の前記各トーン情報,インター
バル情報,アレンジング情報の格納領域に対応するアド
レス出力を選択するセレクタ回路と、前記トーン格納領
域に対して出力するアドレスをカウントアップするトー
ンアドレスカウンタ回路と、前記インターバル格納領域
に対して出力するアドレスをカウントアップするインタ
ーバルアドレスカウンタ回路と、時分割多重方式にて交
換動作をするためのスイッチメモリに対してPCMデー
タを一旦ラッチして適切なタイミングで出力するPCM
データ出力回路と、前記セレクタ回路に対してセレクト
信号を送出し、前記トーンアドレスカウンタ回路,前記
インターバルアドレスカウンタ回路に対してカウントア
ップ信号,カウントロード信号,カウントリセット信号
を送出し、前記PCMデータ出力回路に対してデータラ
ッチ信号や出力タイミング信号を作成しタイミングをコ
ントロールして分配する同期制御回路とを備えている。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明のデジタルトーン発生回路の一実施例
を示すブロック図である。
【0008】メモリ回路(以下MEM)1はPCM信号
化したトーン(可聴音)データを保持するROMT2
と、インターバル(可聴音の断続)データを保持するR
OMI3と、アレンジング(トーンとインターバルの組
合せ)データを保持するROMA4とから成る。
【0009】ROMA4の中から任意のアレンジング情
報を指定するためのタグRAM回路(以下RAMT)5
は出力トーンチャネル毎にデータを変更できる構成であ
り、CPUインタフェース回路(以下INF)6を経由
して上位制御装置によりデータ設定がなされる。
【0010】RAMT5のアドレスは出力トーンチャネ
ルに対応しており、タグRAMリードアドレスカウンタ
(以下TRCT)11により一定周期を持って順次アド
レスが出力され、RAMT5からデータが読み出され
る。
【0011】RAMT5から読み出されたデータはSE
L7を経由してMEM1のROMA4に対するアドレス
として出力され、ROMA4から読み出されたデータは
ROMT2およびROMI3から任意のトーンおよびイ
ンターバル情報を指定するものであり、このデータはト
ーンROMアドレスラッチ回路(以下ALT)9および
インターバルROMアドレスラッチ回路(以下ALI)
10にそれぞれ一旦保持される。
【0012】ALT9はトーンアドレスカウンタ(以下
TACT)12によりアドレスの下位ビット(トーンア
ドレス(T.ADR))を受け取り、SEL7を経由し
てMEM1のROMT2に対するアドレスを出力する。
同様に、ALI10はIACT13からアドレスの下位
ビット(ワード(WD))を受け取り、SEL7を経由
してMEM1のROMI3に対するアドレスを出力す
る。
【0013】MEM1からのデータは出力回路(以下O
T)14においてトーンデータ,インターバルデータ,
アレンジングデータをそれぞれ別々にラッチさせ、適切
なタイミングでトーンスイッチメモリ(以下TSM)1
7の対応する出力トーンチャネルにデジタルトーンデー
タとして書き込まれる。
【0014】TSM17のデータはトーンコントロール
メモリ(以下TCM)16で出力タイミングスロットを
カウントアップし、TCM16に対するアドレスを出力
するRACT15により時分割された任意のタイムスロ
ットに出力される。
【0015】同期制御回路(以下SYC)8はこれらの
動作が円滑に行われるようにメモリアドレスのカウント
アップ信号,カウントロード信号,カウントリセット信
号やPCMデータのラッチおよび出力タイミングを作成
して分配する。
【0016】図2は図1におけるトーンデータROM部
の一構成例を示す図である。図2の例ではトーンブロッ
ク(T.B)0〜7を持つ場合を示している。
【0017】1つのT.Bは16種類のトーン(可聴
音)をPCM化したコードで書き込み保持している。ア
ドレス(ADR)A13から上位でT.Bを指定し、AD
R A9 〜A12で最大16種類のトーン種類(T.N
o.)を指定する。1種類のトーンは最大511ワード
とし、最終データに全部“1”すなわち16進法で表記
すれば“FFH ”を書き込んでおくことにより、TAC
T12をそれぞれのトーンの開始アドレスに戻すことが
できる(ADR A0 〜A8 を全部“0”にする)。
【0018】図3は図1におけるインターバルデータR
OM部の一構成例を示す図である。図3の例ではインタ
ーバルブロック(I.B)0〜7を持つ場合を示してい
る。
【0019】1つのI.Bに着目したとき、1WDは2
5mS単位のトーンオン/オフ制御を行い、最大インタ
ーバルは25mS×2400ワード=60Sの設定とす
る(ROMのチップサイズによって2400ワード以上
として、最大インターバルを60S以上にすることも可
能であるが、本実施例では2400ワードを最大とす
る)。データD0 〜D7 までの8ビットのデータ幅を持
つROMチップを使用すれば、1つのI.Bについて最
大8種類のインターバルデータ(ID)1〜8の提供が
可能である。
【0020】図4(A),(B)は図1におけるタグR
AM回路の一構成例を示す図である。図4(A)に示す
ように本例のRAMT5はデータD0 〜D7 の8ビット
×32ワード(CH)の容量を持つ。
【0021】図5は図1におけるアレンジングデータR
OM部の一構成例を示す図である。ROMA4はNo.
0〜No.255までの最大256種類のアレンジング
(トーンとインターバルの組合せ:以下T&Iと記す)
データを持っており、ADRA2 〜A9 でアレンジング
データの番号(No.x)を指定し、ADR A0,A
1 で指定された番号のアレンジングデータのうち、第1
(1st),第2(2nd),第3(3rd)データを
区別する。
【0022】次に、本実施例の動作について図面を参照
して詳細に説明する。
【0023】まず、上位制御装置は図1におけるINF
6を経由してRAMT5に予めデータを書き込んでお
く。図4(B)に示すようにMEM1のROMA4は2
56種類のアレンジングデータを持っている。このN
o.0〜No.255までのアレンジングデータの中か
ら32チャンネル分を選択して8ビット×32ワードの
RAMT5にアレンジングデータの番号を設定する。R
AMT5のアドレスはCH0〜CH31までの出力トー
ンチャネルに対応し、RAMT5のデータはアレンジン
グデータの番号、つまりROMA4のADR A2 〜A
9 に対応する。
【0024】従って、RAMT5に任意のアレンジング
データ番号を予め書き込んでおくことにより出力トーン
チャネルに256種類の中から任意のデジタルトーンデ
ータを出力できる。例えば、図4(B)に示すようにR
AMT5のCHnにNo.xをデータとして設定したと
き、CH0〜CH31を1フレームとしてTRCT11
は周期的にRAMT5の各チャネル(アドレス)のデー
タを読み出すが、CHnにおいてROMA4のADR
2 〜A9 が出力されてNo.xのデータが読み出され
る。No.xのデータは1st,2nd,3rdの3バ
イトのデータを持っている。3バイトのデータはCHn
が指定されている間に順次読み出される。
【0025】1stデータはI.Bを指定するデータ
で、最初にこのデータがALI10にラッチされる。次
にIACT13の出力がROMI3のアドレスA0 〜A
11を決定し、SEL7を経由してROMI3のアドレス
を出力し、読み出されたインターバルデータ8ビットが
OT14に一旦ラッチされる。
【0026】2ndデータはT.Bを指定するデータ
で、このデータがALT9にラッチされる。
【0027】3rdデータは図5に示すように、インタ
ーバル指定の3ビットとトーン指定の4ビットで構成さ
れており、インターバル指定の3ビットによりOT14
にラッチされているインターバルデータ8ビットの中か
ら1ビットを選び出す。この1ビットがSEL7を経由
して再びROMA4のアドレスA10として出力される。
そして、更めてトーン指定4ビットをラッチし、トーン
指定4ビットによりT.B内の16種のトーンの中から
1つを選択する。但しアドレスA10が“1”のときはト
ーンオフとなり、トーン指定データ4ビットは無音(以
下NO Tと記す)を選択するものとする。従って16
種のトーンのうち最低1種類は無音を設定する必要があ
る。
【0028】こうして、ROMT2から出力されたデー
タはOT14にラッチされ、CHnの後半でTSM17
に書き込まれる。TSM17のアドレスはCH0〜CH
31までの出力トーンチャネルに対応しており、TRC
T11と同期してライトアドレスをTSM17に入力す
る。
【0029】TSM17に書き込まれたデータはTCM
16の指定により読み出され、時分割された任意のタイ
ムスロットに出力することが可能となる。
【0030】
【発明の効果】以上説明したように本発明は、タグRA
M回路を持つことにより、アレンジングデータを従来よ
り飛躍的に多く利用できるようになったので、今までは
各市場に合わせて作成していたいくつかのトーンデータ
ROM部,インターバルデータROM部,アレンジング
データROM部を1つにまとめることができるという効
果を有する。
【図面の簡単な説明】
【図1】本発明のデジタルトーン発生回路の一実施例を
示すブロック図である。
【図2】図1におけるトーンデータROM部の一構成例
を示す図である。
【図3】図1におけるインターバルデータROM部の一
構成例を示す図である。
【図4】(A),(B)は図1におけるタグRAM回路
の一構成例を示す図である。
【図5】図1におけるアレンジングデータROM部の一
構成例を示す図である。
【図6】従来のデジタルトーン発生回路の一例を示すブ
ロック図である。
【符号の説明】
1 メモリ回路(MEM) 2,63 トーンデータROM部(ROMT) 3,61 インターバルデータROM部(ROMI) 4,62 アレンジングデータROM部(ROMA) 5 タグRAM回路(RAMT) 6 CPUインタフェース回路(INF) 7,64 セレクタ回路(SEL) 8 同期制御回路(SYC) 9 トーンROMアドレスラッチ回路(ALT) 10 インターバルROMアドレスラッチ回路(AL
I) 11 タグRAMリードアドレスカウンタ(TRC
T) 12,67 トーンアドレスカウンタ(TACT) 13,65 インターバルアドレスカウンタ(IAC
T) 14 出力回路(OT) 15,66 リードアドレスカウンタ(RACT) 16 トーンコントロールメモリ(TCM) 17 トーンスイッチメモリ(TSM)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 PCM信号化したトーン情報,インター
    バル情報,アレンジング情報をそれぞれコード化して保
    持するメモリ回路と、前記メモリ回路の複数の前記アレ
    ンジング情報から任意の情報を指定するためのタグRA
    M回路と、前記メモリ回路の前記各トーン情報,インタ
    ーバル情報,アレンジング情報の格納領域に対応するア
    ドレス出力を選択するセレクタ回路と、前記トーン格納
    領域に対して出力するアドレスをカウントアップするト
    ーンアドレスカウンタ回路と、前記インターバル格納領
    域に対して出力するアドレスをカウントアップするイン
    ターバルアドレスカウンタ回路と、時分割多重方式にて
    交換動作をするためのスイッチメモリに対してPCMデ
    ータを一旦ラッチして適切なタイミングで出力するPC
    Mデータ出力回路と、前記セレクタ回路に対してセレク
    ト信号を送出し、前記トーンアドレスカウンタ回路,前
    記インターバルアドレスカウンタ回路に対してカウント
    アップ信号,カウントロード信号,カウントリセット信
    号を送出し、前記PCMデータ出力回路に対してデータ
    ラッチ信号や出力タイミング信号を作成しタイミングを
    コントロールして分配する同期制御回路とを備えること
    を特徴とするデジタルトーン発生回路。
JP4231086A 1992-08-31 1992-08-31 デジタルトーン発生回路 Expired - Lifetime JP2921286B2 (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744876B1 (en) 1999-05-27 2004-06-01 Nec Corporation Tone sending device of electronic private branch exchange
US8687377B2 (en) 2011-03-31 2014-04-01 Kabushiki Kaisha Toshiba Storage device, electronic device, and circuit board assembly
US9095051B2 (en) 2009-07-06 2015-07-28 Kabushiki Kaisha Toshiba Ceramic substrate for mounting a device, ceramic substrate for mounting an LED, LED lamp, headlight and electronic parts

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Effective date: 19990330