JPH09261786A - 時分割スイッチの制御方式 - Google Patents
時分割スイッチの制御方式Info
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- JPH09261786A JPH09261786A JP8093085A JP9308596A JPH09261786A JP H09261786 A JPH09261786 A JP H09261786A JP 8093085 A JP8093085 A JP 8093085A JP 9308596 A JP9308596 A JP 9308596A JP H09261786 A JPH09261786 A JP H09261786A
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Abstract
(57)【要約】
【課題】時分割スイッチの多重度が増加し音声/データ
を記憶する通話メモリの読み書きが高速化され、チャネ
ル制御情報を記憶する制御メモリの読み書きが高速化さ
れても外部制御装置から制御メモリへの読み出し及び書
き込みを低速化する。 【解決手段】通話メモリ100のチャネル交換情報を記
憶するN個に分割した制御メモリ群104と制御メモリ
から同時にチャネル制御情報を読み出しNチャネル分の
チャネル制御データを一時保持するラッチ回路103
と、Nチャネル分のチャネル制御データをN多重化し順
次通話メモリのアドレスデータとして供給する多重化回
路102と、N個のチャネル制御データが通話メモリの
アドレスデータとして使用される間外部制御装置112
が制御メモリを読み書きするためのセレクタ105、1
06とを設ける。
を記憶する通話メモリの読み書きが高速化され、チャネ
ル制御情報を記憶する制御メモリの読み書きが高速化さ
れても外部制御装置から制御メモリへの読み出し及び書
き込みを低速化する。 【解決手段】通話メモリ100のチャネル交換情報を記
憶するN個に分割した制御メモリ群104と制御メモリ
から同時にチャネル制御情報を読み出しNチャネル分の
チャネル制御データを一時保持するラッチ回路103
と、Nチャネル分のチャネル制御データをN多重化し順
次通話メモリのアドレスデータとして供給する多重化回
路102と、N個のチャネル制御データが通話メモリの
アドレスデータとして使用される間外部制御装置112
が制御メモリを読み書きするためのセレクタ105、1
06とを設ける。
Description
【0001】
【発明の属する技術分野】本発明は、交換機の時分割ス
イッチに関し、特に時分割スイッチの制御メモリの読み
書きの方式に関する。
イッチに関し、特に時分割スイッチの制御メモリの読み
書きの方式に関する。
【0002】
【従来の技術】従来の交換機の時分割スイッチは、図3
に示すように、通話メモリ300、第1のセレクタ30
1、制御メモリ302、第2のセレクタ303、第1の
アドレスカウンタ304、及び第2のアドレスカウンタ
305から構成されている。
に示すように、通話メモリ300、第1のセレクタ30
1、制御メモリ302、第2のセレクタ303、第1の
アドレスカウンタ304、及び第2のアドレスカウンタ
305から構成されている。
【0003】まず、第1のアドレスカウンタ304の出
力が第1のセレクタ301を経て通話メモリ300のア
ドレスとして伝えられ、音声/データ入力端子306か
ら入力された音声/データは、第1のアドレスカウンタ
304で指定された通話メモリ300のアドレスに書き
込まれる。
力が第1のセレクタ301を経て通話メモリ300のア
ドレスとして伝えられ、音声/データ入力端子306か
ら入力された音声/データは、第1のアドレスカウンタ
304で指定された通話メモリ300のアドレスに書き
込まれる。
【0004】そして、クロック入力端子308から入力
されたクロック信号で動作する第1のアドレスカウンタ
304にて指定された通話メモリ300のアドレスに、
入力した音声/データが書き込まれた後、第1のセレク
タ301の出力は、制御メモリ302から読み出された
アドレスデータに切り替わり、制御メモリ302からの
チャネル制御データ(入力端子306から入力された音
声/データのチャネルを入れ替えて音声/データ出力端
子307へ出力するために、通話メモリ300のアドレ
スデータとして使用されるチャネル入れ替え指定情報)
で指定されたアドレスに対応した通話メモリ300の音
声/データが読み出される。
されたクロック信号で動作する第1のアドレスカウンタ
304にて指定された通話メモリ300のアドレスに、
入力した音声/データが書き込まれた後、第1のセレク
タ301の出力は、制御メモリ302から読み出された
アドレスデータに切り替わり、制御メモリ302からの
チャネル制御データ(入力端子306から入力された音
声/データのチャネルを入れ替えて音声/データ出力端
子307へ出力するために、通話メモリ300のアドレ
スデータとして使用されるチャネル入れ替え指定情報)
で指定されたアドレスに対応した通話メモリ300の音
声/データが読み出される。
【0005】通話メモリ300から読み出される音声/
データが記憶されているアドレスを指定するチャネル制
御データが記憶されている制御メモリ302のアドレス
指定は、クロック入力端子308からのクロック信号で
動作する第2のアドレスカウンタ305の出力が、第2
のセレクタ303を経て制御メモリ302のアドレスへ
伝えられることにより行われる。
データが記憶されているアドレスを指定するチャネル制
御データが記憶されている制御メモリ302のアドレス
指定は、クロック入力端子308からのクロック信号で
動作する第2のアドレスカウンタ305の出力が、第2
のセレクタ303を経て制御メモリ302のアドレスへ
伝えられることにより行われる。
【0006】この通話メモリ300と制御メモリ302
の制御を繰り返しを行うことにより、通話メモリ300
の全データを読み書きする。
の制御を繰り返しを行うことにより、通話メモリ300
の全データを読み書きする。
【0007】一方、制御メモリ302へのデータ書き込
み、又は任意のアドレスの読み出しは、第2のセレクタ
303が、CPU等の外部制御装置309側を選択して
制御メモリ302のアドレスを外部制御装置309が指
定したときに可能になる(その際、外部制御装置309
からのアドレス信号は第2のセレクタ303を介して制
御メモリ302に供給され、例えば外部制御装置309
からの書込データが制御メモリ302の該アドレスに書
き込まれ、あるいは、チェックの為に制御メモリ302
のデータが外部制御装置309に読み出される)。
み、又は任意のアドレスの読み出しは、第2のセレクタ
303が、CPU等の外部制御装置309側を選択して
制御メモリ302のアドレスを外部制御装置309が指
定したときに可能になる(その際、外部制御装置309
からのアドレス信号は第2のセレクタ303を介して制
御メモリ302に供給され、例えば外部制御装置309
からの書込データが制御メモリ302の該アドレスに書
き込まれ、あるいは、チェックの為に制御メモリ302
のデータが外部制御装置309に読み出される)。
【0008】図3に示した従来の時分割スイッチの動作
を、図4に示すタイムチャートを用いて以下に説明す
る。
を、図4に示すタイムチャートを用いて以下に説明す
る。
【0009】音声/データの各チャネルに割り当てられ
た時間は一定の125/チャネル数(μS)とされ、4
00は音声/データ入力端子306の音声/データの入
力信号タイミング、401は音声/データ出力端子30
7の音声/データの出力信号タイミング、402は通話
メモリ300の書き込み(W)/読み出し(R)時間の
割り付けを示している。
た時間は一定の125/チャネル数(μS)とされ、4
00は音声/データ入力端子306の音声/データの入
力信号タイミング、401は音声/データ出力端子30
7の音声/データの出力信号タイミング、402は通話
メモリ300の書き込み(W)/読み出し(R)時間の
割り付けを示している。
【0010】また、403は402の割り付けで示され
た通話メモリ300を読み書きをするアドレスの発生元
と時間割付けを示し、アドレス発生元として「M」は制
御メモリ302、「C」は第1のアドレスカウンタ30
4を表している。
た通話メモリ300を読み書きをするアドレスの発生元
と時間割付けを示し、アドレス発生元として「M」は制
御メモリ302、「C」は第1のアドレスカウンタ30
4を表している。
【0011】そして、404は制御メモリ302に割り
当てられた第2のアドレスカウンタ305側と外部制御
装置309側とに割り当てられた時間割り付けを示し、
「A」は通話メモリ300へのアドレス情報出力、
「C」は外部制御装置309の割り当て時間を表してい
る。
当てられた第2のアドレスカウンタ305側と外部制御
装置309側とに割り当てられた時間割り付けを示し、
「A」は通話メモリ300へのアドレス情報出力、
「C」は外部制御装置309の割り当て時間を表してい
る。
【0012】図4において、400で示されたように、
音声/データの入力信号は1チャネルから順番に音声/
データ入力端子306に入力される。図4では、全チャ
ネル数が10チャネルの場合を示しており、チャネル1
と5、2と10、3と4、6と9、7と8の各チャネル
間で、通話が行われている場合を示している。
音声/データの入力信号は1チャネルから順番に音声/
データ入力端子306に入力される。図4では、全チャ
ネル数が10チャネルの場合を示しており、チャネル1
と5、2と10、3と4、6と9、7と8の各チャネル
間で、通話が行われている場合を示している。
【0013】これを成立させるために、通話メモリ30
0は、図4に、402で示すように、各チャネルの割り
当て時間の前半は読み出し(R)、後半は書き込み
(W)を行うことになる。
0は、図4に、402で示すように、各チャネルの割り
当て時間の前半は読み出し(R)、後半は書き込み
(W)を行うことになる。
【0014】通話メモリ300のアドレス情報として
は、図4に、403と404で示すタイミングにて、音
声/データ入力400における1チャネルの割当時間の
前半で、5チャネルを指定するデータを制御メモリ30
2から読み出し(通話メモリ300のアドレスデータ4
03の「M」参照)、後半で、1チャネルを指定するデ
ータを第1のアドレスカウンタ304からの出力(40
3の「C」参照)としている。
は、図4に、403と404で示すタイミングにて、音
声/データ入力400における1チャネルの割当時間の
前半で、5チャネルを指定するデータを制御メモリ30
2から読み出し(通話メモリ300のアドレスデータ4
03の「M」参照)、後半で、1チャネルを指定するデ
ータを第1のアドレスカウンタ304からの出力(40
3の「C」参照)としている。
【0015】同様にして、2〜10チャネルに対する動
作が行われる。
作が行われる。
【0016】通話メモリ300の読み出し/書き込みの
アドレス指定をするための情報について、通話メモリ3
00からの読み出し動作時のアドレス指定は、制御メモ
リ302から各チャネルの時間の前半に読み出され、第
1のセレクタ301を通して通話メモリ300のアドレ
スとし、通話メモリ300への音声/データ入力の書き
込み動作のアドレス指定は、第1のアドレスカウンタ3
04の出力を第1のセレクタ301を通して、各チャネ
ルの割当時間の後半に、通話メモリ300のアドレスと
して使用される。
アドレス指定をするための情報について、通話メモリ3
00からの読み出し動作時のアドレス指定は、制御メモ
リ302から各チャネルの時間の前半に読み出され、第
1のセレクタ301を通して通話メモリ300のアドレ
スとし、通話メモリ300への音声/データ入力の書き
込み動作のアドレス指定は、第1のアドレスカウンタ3
04の出力を第1のセレクタ301を通して、各チャネ
ルの割当時間の後半に、通話メモリ300のアドレスと
して使用される。
【0017】そして、時分割スイッチにおいて、チャネ
ルの交換先を決める制御メモリ302のデータの書き換
えは、制御メモリ302の動作タイミング404に示す
ように、各チャネルの後半の時間(404の「C」参
照)で外部制御装置309が行う。
ルの交換先を決める制御メモリ302のデータの書き換
えは、制御メモリ302の動作タイミング404に示す
ように、各チャネルの後半の時間(404の「C」参
照)で外部制御装置309が行う。
【0018】
【発明が解決しようとする課題】上記した従来の時分割
スイッチにおいて、時分割スイッチの多重度が高くなる
と、制御メモリ302からの読み出し周期が速くなるた
め、読み出し周期の半周期の時間単位(125/チャネ
ル数/2)で、制御メモリ302の読み出し、又は書き
込みを終えないといけない。例えば、8K(K=102
4)多重の場合は、僅か7.6nSの間に、書き込みま
たは読み出しの処理を外部制御装置309は実行しなく
てはならない。
スイッチにおいて、時分割スイッチの多重度が高くなる
と、制御メモリ302からの読み出し周期が速くなるた
め、読み出し周期の半周期の時間単位(125/チャネ
ル数/2)で、制御メモリ302の読み出し、又は書き
込みを終えないといけない。例えば、8K(K=102
4)多重の場合は、僅か7.6nSの間に、書き込みま
たは読み出しの処理を外部制御装置309は実行しなく
てはならない。
【0019】このため、外部制御装置309の処理速度
を上げなくてはならず、動作周波数の極めて高速な処理
装置等が要求されることになり、更なる多重度の増大に
伴い、外部制御装置309から制御メモリ302への読
み出し、又は書き込みを行うことは、外部制御装置30
9自体及び時分割スイッチとのインターフェース回路等
のタイミング設計の点からも、現実的に著しく困難とな
る。
を上げなくてはならず、動作周波数の極めて高速な処理
装置等が要求されることになり、更なる多重度の増大に
伴い、外部制御装置309から制御メモリ302への読
み出し、又は書き込みを行うことは、外部制御装置30
9自体及び時分割スイッチとのインターフェース回路等
のタイミング設計の点からも、現実的に著しく困難とな
る。
【0020】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、時分割スイッチの多重
度が増加し音声/データを記憶する通話メモリの読み書
きが高速化され、チャネル制御情報を記憶する制御メモ
リの読み出し及び書き込みが高速化されても、外部制御
装置から制御メモリへの読み書きを低速化するようにし
た時分割スイッチを提供することにある。
れたものであって、その目的は、時分割スイッチの多重
度が増加し音声/データを記憶する通話メモリの読み書
きが高速化され、チャネル制御情報を記憶する制御メモ
リの読み出し及び書き込みが高速化されても、外部制御
装置から制御メモリへの読み書きを低速化するようにし
た時分割スイッチを提供することにある。
【0021】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、時分割スイッチにおいて、通話スイッチ
のチャネル制御データを記憶するN個(但し、Nは所定
の整数)に分割してなる制御メモリと、前記N個の制御
メモリから同時にチャネル制御データを読み出し、Nチ
ャネル分のチャネル制御データを一時的に保持するラッ
チ回路と、Nチャネル分のチャネル制御データをN多重
化し、順次前記通話メモリのアドレスデータとして供給
する多重化回路と、N多重のチャネル制御データが、前
記通話メモリのアドレスデータとして供されている間、
外部制御回路が、前記制御メモリを読み出し及び/又は
書き込みするためのセレクタ回路と、を備えたことを特
徴とする時分割スイッチの制御方式を提供する。
め、本発明は、時分割スイッチにおいて、通話スイッチ
のチャネル制御データを記憶するN個(但し、Nは所定
の整数)に分割してなる制御メモリと、前記N個の制御
メモリから同時にチャネル制御データを読み出し、Nチ
ャネル分のチャネル制御データを一時的に保持するラッ
チ回路と、Nチャネル分のチャネル制御データをN多重
化し、順次前記通話メモリのアドレスデータとして供給
する多重化回路と、N多重のチャネル制御データが、前
記通話メモリのアドレスデータとして供されている間、
外部制御回路が、前記制御メモリを読み出し及び/又は
書き込みするためのセレクタ回路と、を備えたことを特
徴とする時分割スイッチの制御方式を提供する。
【0022】本発明の概要を以下に説明する。本発明に
おいては、入力された複数チャネルデータを格納する記
憶装置(通話メモリ)からのデータの読み出しの際のア
ドレスデータとして、チャネル交換情報を記憶する制御
メモリからのチャネル制御データが供給される、時分割
スイッチにおいて、制御メモリをN個に分割し、N個に
分割された制御メモリから同時に読み出して複数チャネ
ル分のアドレスデータをラッチ回路群にラッチさせ、ラ
ッチされたNチャネル分のアドレスデータをN多重化
し、順次、前記記憶装置にアドレスデータとして供給す
ることを特徴としたものであり、制御メモリ群からラッ
チ回路群へのチャネル制御データの転送が所定のタイミ
ングで同時に行われた後からNチャネル分の時間割当ま
での期間は、CPU等の外部制御装置が記制御メモリ群
にアクセス自在とされる。
おいては、入力された複数チャネルデータを格納する記
憶装置(通話メモリ)からのデータの読み出しの際のア
ドレスデータとして、チャネル交換情報を記憶する制御
メモリからのチャネル制御データが供給される、時分割
スイッチにおいて、制御メモリをN個に分割し、N個に
分割された制御メモリから同時に読み出して複数チャネ
ル分のアドレスデータをラッチ回路群にラッチさせ、ラ
ッチされたNチャネル分のアドレスデータをN多重化
し、順次、前記記憶装置にアドレスデータとして供給す
ることを特徴としたものであり、制御メモリ群からラッ
チ回路群へのチャネル制御データの転送が所定のタイミ
ングで同時に行われた後からNチャネル分の時間割当ま
での期間は、CPU等の外部制御装置が記制御メモリ群
にアクセス自在とされる。
【0023】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。図1を参照して、本発明の実施の
形態においては、通話メモリ100のチャネル交換情報
を記憶するN個に分割した制御メモリ群104と、この
制御メモリ群104から同時にチャネル制御情報を読み
出し、Nチャネル分のチャネル制御データを一時保持す
るN個のラッチ回路群103と、Nチャネル分のチャネ
ル制御データをN多重化し順次通話メモリ100のアド
レスデータとして使用する多重化回路102と、N個の
チャネル制御データが通話メモリ100のアドレスデー
タとして使用される間、外部制御装置112が制御メモ
リ群104を読み出し及び/又は書き込みするためのセ
レクタ105、106と、を備え、同時に複数のチャネ
ル分のアドレスデータが制御メモリ群104からラッチ
回路群103にラッチされ、これらラッチされた通話メ
モリ100のアドレスデータがセレクタからなる多重化
回路102を介して順次通話メモリ100の読み出しア
ドレスとして供給される。
して以下に説明する。図1を参照して、本発明の実施の
形態においては、通話メモリ100のチャネル交換情報
を記憶するN個に分割した制御メモリ群104と、この
制御メモリ群104から同時にチャネル制御情報を読み
出し、Nチャネル分のチャネル制御データを一時保持す
るN個のラッチ回路群103と、Nチャネル分のチャネ
ル制御データをN多重化し順次通話メモリ100のアド
レスデータとして使用する多重化回路102と、N個の
チャネル制御データが通話メモリ100のアドレスデー
タとして使用される間、外部制御装置112が制御メモ
リ群104を読み出し及び/又は書き込みするためのセ
レクタ105、106と、を備え、同時に複数のチャネ
ル分のアドレスデータが制御メモリ群104からラッチ
回路群103にラッチされ、これらラッチされた通話メ
モリ100のアドレスデータがセレクタからなる多重化
回路102を介して順次通話メモリ100の読み出しア
ドレスとして供給される。
【0024】これにより、例えば第1チャネルの時間割
当の前半で、第1〜Nチャネルまでの通話メモリ100
のアドレス情報が、制御メモリ群104から読み出され
ることになり、第1チャネルの時間の後半から第Nチャ
ネルまでの間、外部制御装置112から制御メモリ群1
04へのアクセスは自由に行えることになる。従って、
外部制御装置112には制御メモリ群104へのアクセ
スに際して十分な時間が割り当てられることになり、多
重度が増大しても、前記従来技術のような外部制御装置
112の高速処理は不要とされる。
当の前半で、第1〜Nチャネルまでの通話メモリ100
のアドレス情報が、制御メモリ群104から読み出され
ることになり、第1チャネルの時間の後半から第Nチャ
ネルまでの間、外部制御装置112から制御メモリ群1
04へのアクセスは自由に行えることになる。従って、
外部制御装置112には制御メモリ群104へのアクセ
スに際して十分な時間が割り当てられることになり、多
重度が増大しても、前記従来技術のような外部制御装置
112の高速処理は不要とされる。
【0025】
【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例を図面を参照して以下に詳細
に説明する。図1は、本発明の一実施例に係る時分割ス
イッチの構成をブロック図にて示したものである。
明すべく、本発明の実施例を図面を参照して以下に詳細
に説明する。図1は、本発明の一実施例に係る時分割ス
イッチの構成をブロック図にて示したものである。
【0026】図1を参照して、本発明の実施例は、通話
メモリ100と、第1のセレクタ101と、第2のセレ
クタ102と、通話メモリのチャネル制御データを一時
記憶する複数(N個)のデータラッチ回路からなるデー
タラッチ群103と、複数のデータラッチ回路に対応し
て設けられたN個の制御メモリからなる制御メモリ群1
04と、第3のセレクタ105と、外部制御回路112
へN種類のデータ線を選択して出力する第4のセレクタ
106と、第1のアドレスカウンタ108と、第2のア
ドレスカウンタ107と、から構成されている。
メモリ100と、第1のセレクタ101と、第2のセレ
クタ102と、通話メモリのチャネル制御データを一時
記憶する複数(N個)のデータラッチ回路からなるデー
タラッチ群103と、複数のデータラッチ回路に対応し
て設けられたN個の制御メモリからなる制御メモリ群1
04と、第3のセレクタ105と、外部制御回路112
へN種類のデータ線を選択して出力する第4のセレクタ
106と、第1のアドレスカウンタ108と、第2のア
ドレスカウンタ107と、から構成されている。
【0027】まず、クロック入力端子111から入力さ
れるクロック信号で動作する第1のアドレスカウンタ1
08の出力が、第1のセレクタ101を経て通話メモリ
100のアドレスへ伝えられ、音声/データ入力端子1
09から入力された音声/データが第1のアドレスカウ
ンタ108で指定された通話メモリ100のアドレスに
書き込まれる。
れるクロック信号で動作する第1のアドレスカウンタ1
08の出力が、第1のセレクタ101を経て通話メモリ
100のアドレスへ伝えられ、音声/データ入力端子1
09から入力された音声/データが第1のアドレスカウ
ンタ108で指定された通話メモリ100のアドレスに
書き込まれる。
【0028】そして、第1のアドレスカウンタ108で
指定された通話メモリ100のアドレスに音声/データ
が書き込まれた後、第1のセレクタ101の出力は、N
個に分割された制御メモリ群104から読み出されたチ
ャネル制御データ(音声/データ入力端子109から入
力された音声/データのチャネルを入れ替えて音声/デ
ータ出力端子110へ出力するために通話メモリ100
のアドレスデータとして使用されるチャネル入れ替え指
定情報)は、データラッチ群103で保持され、第2の
セレクタ102にてN多重され、第1のセレクタ101
から通話メモリ100のアドレスへ切り替わり、制御メ
モリ群104からのチャネル制御データで指定されたア
ドレスに対応した通話メモリ100の音声/データが読
み出される。
指定された通話メモリ100のアドレスに音声/データ
が書き込まれた後、第1のセレクタ101の出力は、N
個に分割された制御メモリ群104から読み出されたチ
ャネル制御データ(音声/データ入力端子109から入
力された音声/データのチャネルを入れ替えて音声/デ
ータ出力端子110へ出力するために通話メモリ100
のアドレスデータとして使用されるチャネル入れ替え指
定情報)は、データラッチ群103で保持され、第2の
セレクタ102にてN多重され、第1のセレクタ101
から通話メモリ100のアドレスへ切り替わり、制御メ
モリ群104からのチャネル制御データで指定されたア
ドレスに対応した通話メモリ100の音声/データが読
み出される。
【0029】通話メモリ100から読み出される音声/
データが記憶されているアドレスを指定するチャネル制
御データを記憶する制御メモリ群104による、通話メ
モリ100のアドレス指定は、クロック入力端子111
からのクロックで動作する第2のアドレスカウンタ10
7の出力が第3のセレクタ105を経て制御メモリ群1
04のアドレスへ伝えられことにより行われる。
データが記憶されているアドレスを指定するチャネル制
御データを記憶する制御メモリ群104による、通話メ
モリ100のアドレス指定は、クロック入力端子111
からのクロックで動作する第2のアドレスカウンタ10
7の出力が第3のセレクタ105を経て制御メモリ群1
04のアドレスへ伝えられことにより行われる。
【0030】この通話メモリ100と制御メモリ群10
4の制御を繰り返しを行うことにより、通話メモリ10
0の全データを読み書きする。
4の制御を繰り返しを行うことにより、通話メモリ10
0の全データを読み書きする。
【0031】一方、制御メモリ群104の任意のアドレ
スのデータ書き込みまたは読み出しは、第3のセレクタ
105が外部制御装置112を選択して制御メモリ群1
04のアドレスを外部制御装置112が指定したときに
行われる。
スのデータ書き込みまたは読み出しは、第3のセレクタ
105が外部制御装置112を選択して制御メモリ群1
04のアドレスを外部制御装置112が指定したときに
行われる。
【0032】図2のタイムチャートを参照して、本発明
の実施例の動作を以下に説明する。
の実施例の動作を以下に説明する。
【0033】音声/データの各チャネルの時間は一定と
され、125/全チャネル数/2(μS)とされ、20
0は音声/データの入力信号の時間割り付け、201は
音声/データの出力信号時間割り付けを示している。
され、125/全チャネル数/2(μS)とされ、20
0は音声/データの入力信号の時間割り付け、201は
音声/データの出力信号時間割り付けを示している。
【0034】また、202は通話メモリ100の書き込
み(W)/読み出し(R)時間の割り付けを示し、20
3は202で示された通話メモリ100読み出し及び書
き込みをするアドレスの発生元と時間割り付けを示し、
アドレス発生元として「L」はデータラッチ回路10
3、「C」は第1のカウンタ108を表している。ま
た、204は第2のセレクタ102が選択して出力する
N個のデータラッチ群103の中の時間割り付けを示
し、「L1」〜「L5」は第1〜第5のデータラッチ回
路を示している。205は制御メモリ群104に割り当
てられたカウンタ107側と外部制御装置112側とに
割り当てられた時間割り付けを示し、「A」は通話メモ
リ100のアドレス情報、「C」は外部制御装置112
の割当時間を示している。
み(W)/読み出し(R)時間の割り付けを示し、20
3は202で示された通話メモリ100読み出し及び書
き込みをするアドレスの発生元と時間割り付けを示し、
アドレス発生元として「L」はデータラッチ回路10
3、「C」は第1のカウンタ108を表している。ま
た、204は第2のセレクタ102が選択して出力する
N個のデータラッチ群103の中の時間割り付けを示
し、「L1」〜「L5」は第1〜第5のデータラッチ回
路を示している。205は制御メモリ群104に割り当
てられたカウンタ107側と外部制御装置112側とに
割り当てられた時間割り付けを示し、「A」は通話メモ
リ100のアドレス情報、「C」は外部制御装置112
の割当時間を示している。
【0035】図2を参照して、音声/データ入力200
に示すように、音声/データの入力信号は第1チャネル
から順番に音声/データ入力端子109に入力される。
図2では、全チャネル数が10チャネルの場合を示して
おり、チャネル1と5、2と10、3と4、6と9、7
と8の各チャネル間で通話が行われている場合を示して
いる。
に示すように、音声/データの入力信号は第1チャネル
から順番に音声/データ入力端子109に入力される。
図2では、全チャネル数が10チャネルの場合を示して
おり、チャネル1と5、2と10、3と4、6と9、7
と8の各チャネル間で通話が行われている場合を示して
いる。
【0036】このときの通話メモリ100の読み出し・
書き込み時間の割り付けは、通話メモリの読み出し/書
き込みタイミング202で示すタイミングにて、音声/
データ入力200の第1チャネルの割当時間において、
前半で5チャネルのデータを通話メモリ100から読み
出し、後半で音声/データ入力端子109に入力された
1チャネルの新しい音声/データを通話メモリ100に
書き込む。同様に2〜10チャネルに対しての動作が行
われる。
書き込み時間の割り付けは、通話メモリの読み出し/書
き込みタイミング202で示すタイミングにて、音声/
データ入力200の第1チャネルの割当時間において、
前半で5チャネルのデータを通話メモリ100から読み
出し、後半で音声/データ入力端子109に入力された
1チャネルの新しい音声/データを通話メモリ100に
書き込む。同様に2〜10チャネルに対しての動作が行
われる。
【0037】通話メモリ100の読み出し/書き込みの
アドレス指定をするためのチャネル制御データは、読み
出しはデータラッチ群103の出力を第2のセレクタ1
02で多重化し、第1のセレクタ101を通して通話メ
モリ100へ送られ、書き込み(音声/データ入力の通
話メモリ100への書き込み)は、第1のカウンタ10
8の出力を、第1のセレクタ101を通して通話メモリ
100へ送られる。
アドレス指定をするためのチャネル制御データは、読み
出しはデータラッチ群103の出力を第2のセレクタ1
02で多重化し、第1のセレクタ101を通して通話メ
モリ100へ送られ、書き込み(音声/データ入力の通
話メモリ100への書き込み)は、第1のカウンタ10
8の出力を、第1のセレクタ101を通して通話メモリ
100へ送られる。
【0038】データラッチ群103のデータは、5個の
制御メモリ群104から第1チャネルと第6チャネルの
前半に全チャネル分同時に読み出される。
制御メモリ群104から第1チャネルと第6チャネルの
前半に全チャネル分同時に読み出される。
【0039】本実施例においては、図2の制御メモリ動
作タイミング205に示すように、制御メモリ群104
を5分割した場合、第1チャネルの前半で、第1〜5チ
ャネルまでの通話メモリ100のチャネル制御データが
制御メモリ群104から読み出されるので、第1チャネ
ルの後半から第5チャネルまでは通話メモリ100で使
うチャネル制御データの制御メモリ104からの読み出
しはない。このためその間は、外部制御装置112から
制御メモリ群104へのアクセスは自由に行えるので、
外部制御装置112からの制御メモリ群104のチャネ
ル制御データの書き込みと、チェックのための読み出し
時間が十分に長くとることができる。
作タイミング205に示すように、制御メモリ群104
を5分割した場合、第1チャネルの前半で、第1〜5チ
ャネルまでの通話メモリ100のチャネル制御データが
制御メモリ群104から読み出されるので、第1チャネ
ルの後半から第5チャネルまでは通話メモリ100で使
うチャネル制御データの制御メモリ104からの読み出
しはない。このためその間は、外部制御装置112から
制御メモリ群104へのアクセスは自由に行えるので、
外部制御装置112からの制御メモリ群104のチャネ
ル制御データの書き込みと、チェックのための読み出し
時間が十分に長くとることができる。
【0040】
【発明の効果】以上説明したように、本発明によれば、
例えば第1チャネルの前半で複数チャネルまでの通話メ
モリのチャネル制御データが制御メモリ群から読み出さ
れるので、第1チャネルの後半から複数チャネル(全チ
ャネル/2)までは通話メモリで用いるチャネル制御デ
ータの読み出し動作は不要とされ、その間は外部制御装
置から制御メモリ群へのアクセスが自由に行えることに
なり、外部制御装置からの制御メモリ群のチャネル制御
データの書き込みとチェックのための読み出し時間が十
分に長くとることができる。
例えば第1チャネルの前半で複数チャネルまでの通話メ
モリのチャネル制御データが制御メモリ群から読み出さ
れるので、第1チャネルの後半から複数チャネル(全チ
ャネル/2)までは通話メモリで用いるチャネル制御デ
ータの読み出し動作は不要とされ、その間は外部制御装
置から制御メモリ群へのアクセスが自由に行えることに
なり、外部制御装置からの制御メモリ群のチャネル制御
データの書き込みとチェックのための読み出し時間が十
分に長くとることができる。
【図1】本発明の一実施例の構成をブロック図にて示し
た図である。
た図である。
【図2】本発明の一実施例の動作を説明するための図の
タイムチャートである。
タイムチャートである。
【図3】従来技術の構成を示すブロック図である。
【図4】従来技術の動作を説明するためのタイムチャー
トである。
トである。
100 通話メモリ 101 第1のセレクタ 102 第2のセレクタ 103 データラッチ群 104 制御メモリ群 105 第3のセレクタ 106 第4のセレクタ 107 第2のカウンタ 108 第1のカウンタ 109 音声/データ入力端子 110 音声/データ出力端子 111 クロック端子 112 外部制御装置 200 端子109の信号タイミング 201 端子110の信号タイミング 202 通話メモリの読み書きタイミング 203 通話メモリの読み書きアドレス発生元のタイミ
ング 204 第2のセレクタ101がデータラッチを選択す
るタイミング 205 制御メモリ群の動作タイミング 300 通話メモリ 301 第1のセレクタ 302 制御メモリ 303 第2のセレクタ 304 第1のカウンタ 305 第2のカウンタ 306 音声/データ入力端子 307 音声/データ出力端子 308 クロック端子 309 外部制御装置 400 端子306の信号タイミング 401 端子307の信号タイミング 402 通話メモリの読み書きタイミング 403 通話メモリの読み書きアドレス発生元のタイミ
ング 404 制御メモリ群の動作タイミング
ング 204 第2のセレクタ101がデータラッチを選択す
るタイミング 205 制御メモリ群の動作タイミング 300 通話メモリ 301 第1のセレクタ 302 制御メモリ 303 第2のセレクタ 304 第1のカウンタ 305 第2のカウンタ 306 音声/データ入力端子 307 音声/データ出力端子 308 クロック端子 309 外部制御装置 400 端子306の信号タイミング 401 端子307の信号タイミング 402 通話メモリの読み書きタイミング 403 通話メモリの読み書きアドレス発生元のタイミ
ング 404 制御メモリ群の動作タイミング
Claims (3)
- 【請求項1】時分割スイッチにおいて、 通話スイッチのチャネル制御データを記憶するN個(但
し、Nは所定の整数)に分割してなる制御メモリと、 前記N個の制御メモリから同時にチャネル制御データを
読み出し、Nチャネル分のチャネル制御データを一時的
に保持するラッチ回路と、 Nチャネル分のチャネル制御データをN多重化し、順次
前記通話メモリのアドレスデータとして供給する多重化
回路と、 N多重のチャネル制御データが、前記通話メモリのアド
レスデータとして供されている間、外部制御装置が、前
記制御メモリを読み出し及び/又は書き込みするための
セレクタ回路と、 を備えたことを特徴とする時分割スイッチの制御方式。 - 【請求項2】前記制御メモリ群から前記ラッチ回路への
チャネル制御データが所定のタイミングで同時に行われ
た後からNチャネル分の時間割当の期間は、前記外部制
御装置が前記セレクタ回路を介して前記制御メモリ群に
アクセス自在とされたことを特徴とする請求項1記載の
時分割スイッチの制御方式。 - 【請求項3】入力された複数チャネルデータを格納する
記憶装置からのデータの読み出しの際のアドレスデータ
として、チャネル交換情報を記憶する制御メモリからの
チャネル制御データが供給される、時分割スイッチにお
いて、 前記制御メモリを複数(N個)に分割し、 前記分割された複数の制御メモリから同時に複数チャネ
ル分のチャネル制御データを読み出して複数(N個)の
ラッチ回路にラッチさせ、 前記ラッチされたNチャネル分のチャネル制御データを
N多重化し、順次、前記記憶装置にアドレスデータとし
て供給することを特徴とする時分割スイッチの制御方
式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8093085A JP2914289B2 (ja) | 1996-03-22 | 1996-03-22 | 時分割スイッチの制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8093085A JP2914289B2 (ja) | 1996-03-22 | 1996-03-22 | 時分割スイッチの制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09261786A true JPH09261786A (ja) | 1997-10-03 |
JP2914289B2 JP2914289B2 (ja) | 1999-06-28 |
Family
ID=14072697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8093085A Expired - Lifetime JP2914289B2 (ja) | 1996-03-22 | 1996-03-22 | 時分割スイッチの制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2914289B2 (ja) |
-
1996
- 1996-03-22 JP JP8093085A patent/JP2914289B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2914289B2 (ja) | 1999-06-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |