JPH11191900A - オーディオデータ処理装置 - Google Patents
オーディオデータ処理装置Info
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- JPH11191900A JPH11191900A JP10270372A JP27037298A JPH11191900A JP H11191900 A JPH11191900 A JP H11191900A JP 10270372 A JP10270372 A JP 10270372A JP 27037298 A JP27037298 A JP 27037298A JP H11191900 A JPH11191900 A JP H11191900A
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- bus
- processor
- audio data
- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/102—Programmed access in sequence to addressed parts of tracks of operating record carriers
- G11B27/105—Programmed access in sequence to addressed parts of tracks of operating record carriers of operating discs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/02—Editing, e.g. varying the order of information signals recorded on, or reproduced from, record carriers
- G11B27/031—Electronic editing of digitised analogue information signals, e.g. audio or video signals
- G11B27/034—Electronic editing of digitised analogue information signals, e.g. audio or video signals on discs
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H60/00—Arrangements for broadcast applications with a direct linking to broadcast information or broadcast space-time; Broadcast-related systems
- H04H60/02—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information
- H04H60/04—Studio equipment; Interconnection of studios
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
- G11B2020/10537—Audio or video recording
- G11B2020/10592—Audio or video recording specifically adapted for recording or reproducing multichannel signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
Abstract
(57)【要約】
【課題】 本発明は、メモリの待ち時間を従来に比して
短縮することができるオーディオデータ処理装置を提供
する。 【解決手段】 ＭＵＸ４１，４２は、ＤＳＰバスと、Ｐ
ＣＩバスとに接続されるとともに、それぞれＤＲＡＭバ
ンク４３，４４に接続されている。ＭＵＸ４１，４２
は、それぞれ信号ＳＥＬ0，ＳＥＬ1によって制御され、
これらの論理レベルがローのとき、データは選択された
ＤＲＡＭ バンクとＰＣＩバス（ＳＣＳＩ−２コントロ
ーラ）間で転送され、論理レベルがハイのとき、データ
は選択されたＤＲＡＭバンクとＤＳＰバス間で転送され
る。この結果、ＤＳＰがＤＲＡＭバンク４４からのデー
タを読み出しているときに、ＳＣＳＩコントローラは、
ＤＲＡＭバンク４３をアクセスしてデータを記憶するこ
とができる。
短縮することができるオーディオデータ処理装置を提供
する。 【解決手段】 ＭＵＸ４１，４２は、ＤＳＰバスと、Ｐ
ＣＩバスとに接続されるとともに、それぞれＤＲＡＭバ
ンク４３，４４に接続されている。ＭＵＸ４１，４２
は、それぞれ信号ＳＥＬ0，ＳＥＬ1によって制御され、
これらの論理レベルがローのとき、データは選択された
ＤＲＡＭ バンクとＰＣＩバス（ＳＣＳＩ−２コントロ
ーラ）間で転送され、論理レベルがハイのとき、データ
は選択されたＤＲＡＭバンクとＤＳＰバス間で転送され
る。この結果、ＤＳＰがＤＲＡＭバンク４４からのデー
タを読み出しているときに、ＳＣＳＩコントローラは、
ＤＲＡＭバンク４３をアクセスしてデータを記憶するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、オーディオデータ
のリアルタイム（実時間）処理におけるメモリ割当方法
及びオーディオデータ処理装置に関する。特に、本発明
は、リアルタイムでオーディオデータを記憶する、例え
ばダイナミックランダムアクセスメモリ（dynamic rand
om access memory、以下、ＤＲＡＭという。）のバンク
切換に関する。
のリアルタイム（実時間）処理におけるメモリ割当方法
及びオーディオデータ処理装置に関する。特に、本発明
は、リアルタイムでオーディオデータを記憶する、例え
ばダイナミックランダムアクセスメモリ（dynamic rand
om access memory、以下、ＤＲＡＭという。）のバンク
切換に関する。
【０００２】
【従来の技術】オーディオデータのリアルタイム処理で
は、メモリの高速アクセスタイムが必要とされる。典型
的なオーディオ装置は、汎用プロセッサ及び専用のデジ
タルシグナルプロセッサ（digital signal processor、
以下、ＤＳＰという。）を内蔵している。汎用プロセッ
サ、すなわちホストプロセッサは、例えばパーソナルコ
ンピュータ（personal computer、以下、ＰＣとい
う。）に用いられている汎用の中央演算処理装置（cent
ral processing unit、以下、ＣＰＵという。）からな
る。ホストプロセッサは、データの記憶、ユーザインタ
ーフェイス、ネットワークの制御、汎用コマンド及び状
態監視機能を実行する。また、ホストプロセッサは、例
えばシリアル通信、ハードディスクコントローラ等の周
辺装置に対するインターフェイスを有する。ＤＳＰは、
通常、例えばデジタルフィルタリング等のオーディオデ
ータをリアルタイムで処理するための信号処理機能を実
行する。ホストプロセッサ、スモールコンピュータシス
テムインターフェイス（small computer system interf
ace、以下、ＳＣＳＩという。）コントローラ等のダイ
レクトメモリアクセス（direct memory access、以下、
ＤＭＡという。）装置は、独立した複数のメモリバンク
をアクセスする。
は、メモリの高速アクセスタイムが必要とされる。典型
的なオーディオ装置は、汎用プロセッサ及び専用のデジ
タルシグナルプロセッサ（digital signal processor、
以下、ＤＳＰという。）を内蔵している。汎用プロセッ
サ、すなわちホストプロセッサは、例えばパーソナルコ
ンピュータ（personal computer、以下、ＰＣとい
う。）に用いられている汎用の中央演算処理装置（cent
ral processing unit、以下、ＣＰＵという。）からな
る。ホストプロセッサは、データの記憶、ユーザインタ
ーフェイス、ネットワークの制御、汎用コマンド及び状
態監視機能を実行する。また、ホストプロセッサは、例
えばシリアル通信、ハードディスクコントローラ等の周
辺装置に対するインターフェイスを有する。ＤＳＰは、
通常、例えばデジタルフィルタリング等のオーディオデ
ータをリアルタイムで処理するための信号処理機能を実
行する。ホストプロセッサ、スモールコンピュータシス
テムインターフェイス（small computer system interf
ace、以下、ＳＣＳＩという。）コントローラ等のダイ
レクトメモリアクセス（direct memory access、以下、
ＤＭＡという。）装置は、独立した複数のメモリバンク
をアクセスする。
【０００３】オーディオデータのリアルタイム処理は、
通常、記録モード、再生モード及び編集モードの３つの
基本的な動作モードを含む。
通常、記録モード、再生モード及び編集モードの３つの
基本的な動作モードを含む。
【０００４】記録モードにおいて、オーディオデータ
は、オーディオ入力チャンネルを介して入力され、ＤＳ
Ｐによって、ランダムアクセスメモリ（random access
memory、以下、ＲＡＭという。）に一旦記憶される。そ
して、このオーディオデータは、ＳＣＳＩコントローラ
を介して、ハードディスク駆動装置等の大容量記憶装置
に転送されて記憶される。
は、オーディオ入力チャンネルを介して入力され、ＤＳ
Ｐによって、ランダムアクセスメモリ（random access
memory、以下、ＲＡＭという。）に一旦記憶される。そ
して、このオーディオデータは、ＳＣＳＩコントローラ
を介して、ハードディスク駆動装置等の大容量記憶装置
に転送されて記憶される。
【０００５】再生モードにおいて、ハードディスク駆動
装置等に記憶されたオーディオデータは、先ず、ＳＣＳ
Ｉコントローラを介してＲＡＭに転送される。そして、
ＤＳＰは、ＲＡＭをアクセスしてオーディオデータを処
理し、適切なオーディオ出力チャンネルを介して出力さ
れる。
装置等に記憶されたオーディオデータは、先ず、ＳＣＳ
Ｉコントローラを介してＲＡＭに転送される。そして、
ＤＳＰは、ＲＡＭをアクセスしてオーディオデータを処
理し、適切なオーディオ出力チャンネルを介して出力さ
れる。
【０００６】
【発明が解決しようとする課題】このように、ＲＡＭ
は、ＤＳＰとＳＣＳＩコントローラの両方からアクセス
される複数のメモリバンクとして構成される。従来の技
術では、１つのメモリバンクにデータを転送し、そのメ
モリバンクが一杯になった後に、次のメモリバンクへの
データ転送が開始されていた。したがって、あるメモリ
バンクにデータの転送を行っているときには、そのメモ
リバンクをＤＳＰによって直ちにアクセスすることがで
きないため、処理が遅れてしまうという問題があった。
は、ＤＳＰとＳＣＳＩコントローラの両方からアクセス
される複数のメモリバンクとして構成される。従来の技
術では、１つのメモリバンクにデータを転送し、そのメ
モリバンクが一杯になった後に、次のメモリバンクへの
データ転送が開始されていた。したがって、あるメモリ
バンクにデータの転送を行っているときには、そのメモ
リバンクをＤＳＰによって直ちにアクセスすることがで
きないため、処理が遅れてしまうという問題があった。
【０００７】本発明の目的は、オーディオデータのリア
ルタイム処理において、メモリを効率的に割り当てるメ
モリ割当方法及びオーディオデータ処理装置を提供する
ことである。
ルタイム処理において、メモリを効率的に割り当てるメ
モリ割当方法及びオーディオデータ処理装置を提供する
ことである。
【０００８】
【課題を解決するための手段】本発明に係るオーディオ
データ処理装置は、第１のバスに接続された第１のプロ
セッサと、第２のバスに接続された第２のプロセッサ
と、第１のバス及び第２のバスに接続され、オーディオ
データを記憶するＰ個のメモリバンクとを備える。第１
のプロセッサ及び第２のプロセッサは、Ｐ個のメモリバ
ンクをアクセスし、Ｎ個のオーディオチャンネルのオー
ディオデータを、該オーディオチャンネルのＰ個の異な
るグループに対応したＰ個のサブセットとしてＰ個のメ
モリバンクにそれぞれ記憶して、オーディオデータをリ
アルタイムで処理する。
データ処理装置は、第１のバスに接続された第１のプロ
セッサと、第２のバスに接続された第２のプロセッサ
と、第１のバス及び第２のバスに接続され、オーディオ
データを記憶するＰ個のメモリバンクとを備える。第１
のプロセッサ及び第２のプロセッサは、Ｐ個のメモリバ
ンクをアクセスし、Ｎ個のオーディオチャンネルのオー
ディオデータを、該オーディオチャンネルのＰ個の異な
るグループに対応したＰ個のサブセットとしてＰ個のメ
モリバンクにそれぞれ記憶して、オーディオデータをリ
アルタイムで処理する。
【０００９】
【発明の実施の形態】以下、本発明に係るメモリ割当方
法及びオーディオデータ処理装置について、図面を参照
しながら説明する。なお、この実施の形態において、当
業者にとって周知の技術については、説明を省略する。
法及びオーディオデータ処理装置について、図面を参照
しながら説明する。なお、この実施の形態において、当
業者にとって周知の技術については、説明を省略する。
【００１０】図１は、本発明を適用したオーディオ記録
／再生システムの具体的な構成を示すブロック図であ
る。
／再生システムの具体的な構成を示すブロック図であ
る。
【００１１】このオーディオ記録／再生システムは、図
１に示すように、Ｎ個の組込ボックス（embedded box、
以下、ＥＢＸ＃１〜ＥＢＸ＃Ｎともいう。）１1〜１
Nと、Ｋ個の遠隔のクライアントコンピュータ（remote
client computer、以下、ＲＣＣ＃１〜ＲＣＣ＃Ｋとも
いう。）２1〜２Kと、ネットワークチャンネル３と、オ
ーディオ技術学会（Audio Engineering Society）標準
に準拠した入力／出力チャンネル（以下、ＡＥＳ入力／
出力チャンネル）４とを備える。ここで、Ｎ及びＫは正
数である。
１に示すように、Ｎ個の組込ボックス（embedded box、
以下、ＥＢＸ＃１〜ＥＢＸ＃Ｎともいう。）１1〜１
Nと、Ｋ個の遠隔のクライアントコンピュータ（remote
client computer、以下、ＲＣＣ＃１〜ＲＣＣ＃Ｋとも
いう。）２1〜２Kと、ネットワークチャンネル３と、オ
ーディオ技術学会（Audio Engineering Society）標準
に準拠した入力／出力チャンネル（以下、ＡＥＳ入力／
出力チャンネル）４とを備える。ここで、Ｎ及びＫは正
数である。
【００１２】各ＥＢＸ１1〜１Nは、大容量記憶装置を有
するオーディオデータ処理装置からなる。具体的には、
各ＥＢＸ１1〜１Nは、例えばパーソナルコンピュータ
（personal computer、以下、ＰＣ：という。）と、１
つ以上のデジタルシグナルプロセッサ（digital signal
processor、以下、ＤＳＰという。）とを備える。な
お、本発明は、この実施の形態と同様の機能を有する他
の構成のシステムにも適用できることはいうまでもな
い。オーディオ信号をサンプリングして得られるデータ
（以下、オーディオサンプルデータという。）は、複数
のダイナミックランダムアクセスメモリ（dynamic rand
om access memory、以下、ＤＲＡＭという。）バンクに
記憶される。これらのＤＲＡＭバンクは、ＰＣの後述す
るスモールコンピュータシステムインターフェイス（sm
all computer system interface、以下、ＳＣＳＩとい
う。）−２コントローラとＤＳＰの両方からアクセスで
きるようになっている。ＥＢＸ１1〜１Nの具体的な構成
については、後述する。
するオーディオデータ処理装置からなる。具体的には、
各ＥＢＸ１1〜１Nは、例えばパーソナルコンピュータ
（personal computer、以下、ＰＣ：という。）と、１
つ以上のデジタルシグナルプロセッサ（digital signal
processor、以下、ＤＳＰという。）とを備える。な
お、本発明は、この実施の形態と同様の機能を有する他
の構成のシステムにも適用できることはいうまでもな
い。オーディオ信号をサンプリングして得られるデータ
（以下、オーディオサンプルデータという。）は、複数
のダイナミックランダムアクセスメモリ（dynamic rand
om access memory、以下、ＤＲＡＭという。）バンクに
記憶される。これらのＤＲＡＭバンクは、ＰＣの後述す
るスモールコンピュータシステムインターフェイス（sm
all computer system interface、以下、ＳＣＳＩとい
う。）−２コントローラとＤＳＰの両方からアクセスで
きるようになっている。ＥＢＸ１1〜１Nの具体的な構成
については、後述する。
【００１３】各ＲＣＣ２1〜２Kは、グラフィカルユーザ
インターフェイス（graphical userinterface、以下、
ＧＵＩという。）を有し、ユーザは、このＧＵＩを用い
てコマンドと制御情報をネットワークチャンネル３を介
してＥＢＸ１1〜１Nに送信する。各ＲＣＣ２1〜２K（以
下、これらを総称してＲＣＣ２ともいう。）は、ＥＢＸ
１1〜１N（以下、これらを総称してＥＢＸ１ともい
う。）との間の通信モードとして、２つの通信モード、
すなわち個別アドレッシングモードと、同報アドレッシ
ングモードとを有する。個別アドレッシングモードにお
いて、ＲＣＣ２は、コマンド及び制御情報を特定のＥＢ
Ｘ１に送信する。個別アドレスの宛先は、コマンド及び
制御情報の一部としてエンコードされる。
インターフェイス（graphical userinterface、以下、
ＧＵＩという。）を有し、ユーザは、このＧＵＩを用い
てコマンドと制御情報をネットワークチャンネル３を介
してＥＢＸ１1〜１Nに送信する。各ＲＣＣ２1〜２K（以
下、これらを総称してＲＣＣ２ともいう。）は、ＥＢＸ
１1〜１N（以下、これらを総称してＥＢＸ１ともい
う。）との間の通信モードとして、２つの通信モード、
すなわち個別アドレッシングモードと、同報アドレッシ
ングモードとを有する。個別アドレッシングモードにお
いて、ＲＣＣ２は、コマンド及び制御情報を特定のＥＢ
Ｘ１に送信する。個別アドレスの宛先は、コマンド及び
制御情報の一部としてエンコードされる。
【００１４】ＡＥＳ入力／出力チャンネル４は、ＥＢＸ
１毎に１６個のＡＥＳ標準に準拠したオーディオ入力／
出力チャンネルからなる。このＡＥＳ標準は、ＡＥＳ３
−１９９５であり、ニューヨーク州ニューヨークのオー
ディオ技術学会（Audio Engineering Society, Inc.）
から入手可能である。同期クロック信号は、ＥＢＸ１1
〜１Nの全てをリアルタイムで同期して動作させるため
のマスタタイミング信号である。
１毎に１６個のＡＥＳ標準に準拠したオーディオ入力／
出力チャンネルからなる。このＡＥＳ標準は、ＡＥＳ３
−１９９５であり、ニューヨーク州ニューヨークのオー
ディオ技術学会（Audio Engineering Society, Inc.）
から入手可能である。同期クロック信号は、ＥＢＸ１1
〜１Nの全てをリアルタイムで同期して動作させるため
のマスタタイミング信号である。
【００１５】ここで、ＥＢＸ１について詳細に説明す
る。図２は、ＥＢＸ１の具体的な構成を示すブロック図
である。ＥＢＸ１は、図２に示すように、１つ以上のプ
ロセッサ１１1〜１１M（Ｍは正数）と、例えばＤＲＡ
Ｍ、スタティクランダムアクセスメモリ（static rando
m access memory、以下、ＳＲＡＭという。）等からな
るメインメモリ１４とを備える。プロセッサ１１1〜１
１Mとメインメモリ１４は、チップセット１３を介して
接続されている。また、このチップセット１３は、ホス
トバス１２とペリフェラルバス１５間のインターフェイ
スとして動作する。
る。図２は、ＥＢＸ１の具体的な構成を示すブロック図
である。ＥＢＸ１は、図２に示すように、１つ以上のプ
ロセッサ１１1〜１１M（Ｍは正数）と、例えばＤＲＡ
Ｍ、スタティクランダムアクセスメモリ（static rando
m access memory、以下、ＳＲＡＭという。）等からな
るメインメモリ１４とを備える。プロセッサ１１1〜１
１Mとメインメモリ１４は、チップセット１３を介して
接続されている。また、このチップセット１３は、ホス
トバス１２とペリフェラルバス１５間のインターフェイ
スとして動作する。
【００１６】プロセッサ１１1〜１１Mは、何れの種類の
マイクロプロセッサで構成することができ、例えばカリ
フォルニア州サンタクララのインテル社（Intel Corpor
ation）製のペンティアム（Pentium、商標）又はペンテ
ィアムプロ（Pentium Pro、商標）からなる。
マイクロプロセッサで構成することができ、例えばカリ
フォルニア州サンタクララのインテル社（Intel Corpor
ation）製のペンティアム（Pentium、商標）又はペンテ
ィアムプロ（Pentium Pro、商標）からなる。
【００１７】チップセット１３は、例えばＤＲＡＭから
なるキャッシュメモリのコントローラ（cache DRAM con
troller、以下、ＣＤＣという。）と、ペリフェラルバ
ス１５を制御するコントローラと、データパス装置（da
ta path unit、以下、ＤＰＵという。）と、ペリフェラ
ルコンポーネントインターコネクト（peripheral compo
nent interconnect、以下、ＰＣＩという。）ブリッジ
とを備える。すなわち、ペリフェラルバス１５は、ＰＣ
Ｉバスからなり（以下、ＰＣＩバス１５ともいう。）、
ＰＣＩブリッジは、トランザクションを、ホストバス１
２からＰＣＩバス１５に、及びＰＣＩバス１５からホス
トバス１２に変換する。
なるキャッシュメモリのコントローラ（cache DRAM con
troller、以下、ＣＤＣという。）と、ペリフェラルバ
ス１５を制御するコントローラと、データパス装置（da
ta path unit、以下、ＤＰＵという。）と、ペリフェラ
ルコンポーネントインターコネクト（peripheral compo
nent interconnect、以下、ＰＣＩという。）ブリッジ
とを備える。すなわち、ペリフェラルバス１５は、ＰＣ
Ｉバスからなり（以下、ＰＣＩバス１５ともいう。）、
ＰＣＩブリッジは、トランザクションを、ホストバス１
２からＰＣＩバス１５に、及びＰＣＩバス１５からホス
トバス１２に変換する。
【００１８】ホストバス１２は、接続された多数のプロ
セッサ１１1〜１１Mへのトランザアクションをサポート
するバスである。ホストバス１２は、パラレル動作及び
複数のプロセッサをサポートするように、パラレルバス
又はマルチプロセッサバスとして用いられる。また、ホ
ストバス１２は、処理効率を高めるために、パイプライ
ン形式のバスとしてもよい。なお、本発明は、ホストバ
ス１２の構成によって限定されるものではない。また、
本発明は、例えばホストバス１２に接続されるプロセッ
サが１つであっても、すなわちホストバス１２が単一の
プロセッサバスであっても、適用することができる。
セッサ１１1〜１１Mへのトランザアクションをサポート
するバスである。ホストバス１２は、パラレル動作及び
複数のプロセッサをサポートするように、パラレルバス
又はマルチプロセッサバスとして用いられる。また、ホ
ストバス１２は、処理効率を高めるために、パイプライ
ン形式のバスとしてもよい。なお、本発明は、ホストバ
ス１２の構成によって限定されるものではない。また、
本発明は、例えばホストバス１２に接続されるプロセッ
サが１つであっても、すなわちホストバス１２が単一の
プロセッサバスであっても、適用することができる。
【００１９】ペリフェラルバス１５は、プロセッサ１１
1〜１１M又はメインメモリ１４と、複数の周辺装置２２
1〜２２P（Ｐは正数）との間の通信経路を形成してい
る。周辺装置２２1〜２２Pは、例えばディスクコントロ
ーラ２２1、ローカルエリアネットワークカード（local
area network card、以下、ＬＡＮカードという。）２
２2等の入出力（Ｉ／Ｏ）装置からなる。ディスクコン
トローラ２２1は、例えば光ディスク記録／再生装置２
３、ハードディスク駆動装置２４等の複数の大容量記憶
装置とのインターフェイスを行うＳＣＳＩ−２コントロ
ーラからなる（以下、ＳＣＳＩ−２コントローラ２２1
ともいう。）。
1〜１１M又はメインメモリ１４と、複数の周辺装置２２
1〜２２P（Ｐは正数）との間の通信経路を形成してい
る。周辺装置２２1〜２２Pは、例えばディスクコントロ
ーラ２２1、ローカルエリアネットワークカード（local
area network card、以下、ＬＡＮカードという。）２
２2等の入出力（Ｉ／Ｏ）装置からなる。ディスクコン
トローラ２２1は、例えば光ディスク記録／再生装置２
３、ハードディスク駆動装置２４等の複数の大容量記憶
装置とのインターフェイスを行うＳＣＳＩ−２コントロ
ーラからなる（以下、ＳＣＳＩ−２コントローラ２２1
ともいう。）。
【００２０】信号処理副装置（signal processing subs
ystem、以下、ＳＰＳという。）１９は、１つ以上のデ
ジタルシグナルプロセッサ（digital signal processo
r、以下、ＤＳＰという。）と、複数のメモリバンクか
らなるメモリ装置と、ＰＣＩバスインターフェイス回路
とを備える。ＳＰＳ１９には、シリアルＩ／Ｏ通信装置
２０を介してＡＥＳＩ／Ｏチャンネルインターフェイス
２１が接続されている。なお、ペリフェラルバス１５と
して、ＰＣＩバスの代わりに、他の種類のバスを用いる
ようにしてもよい。
ystem、以下、ＳＰＳという。）１９は、１つ以上のデ
ジタルシグナルプロセッサ（digital signal processo
r、以下、ＤＳＰという。）と、複数のメモリバンクか
らなるメモリ装置と、ＰＣＩバスインターフェイス回路
とを備える。ＳＰＳ１９には、シリアルＩ／Ｏ通信装置
２０を介してＡＥＳＩ／Ｏチャンネルインターフェイス
２１が接続されている。なお、ペリフェラルバス１５と
して、ＰＣＩバスの代わりに、他の種類のバスを用いる
ようにしてもよい。
【００２１】拡張バス１７は、ペリフェラルバス１５と
複数の周辺装置１８1〜１８L（Ｌは正数）間の通信経路
を形成している。拡張バス１７は、例えばインダストリ
アルスタンダードアーキテクチャ（Industry Standard
Architecture、以下、ＩＳＡという。）バス、エクステ
ンドインダストリアルスタンダードアーキテクチャ（Ex
tended Industry Standard Architecture、以下、ＥＩ
ＳＡという。）バス等からなる。
複数の周辺装置１８1〜１８L（Ｌは正数）間の通信経路
を形成している。拡張バス１７は、例えばインダストリ
アルスタンダードアーキテクチャ（Industry Standard
Architecture、以下、ＩＳＡという。）バス、エクステ
ンドインダストリアルスタンダードアーキテクチャ（Ex
tended Industry Standard Architecture、以下、ＥＩ
ＳＡという。）バス等からなる。
【００２２】ＰＣＩ／ＩＳＡ−ＥＩＳＡブリッジ１６
は、ペリフェラルバス（ＰＣＩバス）１５と拡張バス
（ＩＳＡバス又はＥＩＳＡバス）１７間の通信経路を形
成している。
は、ペリフェラルバス（ＰＣＩバス）１５と拡張バス
（ＩＳＡバス又はＥＩＳＡバス）１７間の通信経路を形
成している。
【００２３】ＳＰＳ１９は、上述したように、１つ以上
のＤＳＰと、メモリ装置４０とを備える。このメモリ装
置４０は、本発明に基づいて動作する。ここで、ＳＰＳ
１９に内蔵されたメモリ装置４０の具体的な構成につい
て説明する。
のＤＳＰと、メモリ装置４０とを備える。このメモリ装
置４０は、本発明に基づいて動作する。ここで、ＳＰＳ
１９に内蔵されたメモリ装置４０の具体的な構成につい
て説明する。
【００２４】メモリ装置４０は、図３に示すように、複
数、例えば２つの２−１マルチプレクサ（以下、ＭＵＸ
＃０，ＭＵＸ＃１ともいう。）４１，４２と、複数、例
えば２つのメモリバンク（以下、ＤＲＡＭバンク＃０，
ＤＲＡＭバンク＃１ともいう。）４３，４４とを備え
る。なお、以下に説明するように、Ｎ個のメモリバンク
を備えるメモリ装置４０では、Ｎ個の２−１マルチプレ
クサが用いられる。
数、例えば２つの２−１マルチプレクサ（以下、ＭＵＸ
＃０，ＭＵＸ＃１ともいう。）４１，４２と、複数、例
えば２つのメモリバンク（以下、ＤＲＡＭバンク＃０，
ＤＲＡＭバンク＃１ともいう。）４３，４４とを備え
る。なお、以下に説明するように、Ｎ個のメモリバンク
を備えるメモリ装置４０では、Ｎ個の２−１マルチプレ
クサが用いられる。
【００２５】ＭＵＸ４１，４２は、ＤＳＰバスと、ＳＣ
ＳＩアクセス用のＰＣＩバスとに接続されるとともに、
それぞれＤＲＡＭバンク４３，４４に接続されている。
各ＭＵＸ４１，４２は、概念的には２つのマルチプレク
サ、すなわちアドレス用の片方向マルチプレクサと、デ
ータ用の両方向マルチプレクサとから構成される。これ
らのマルチプレクサは、例えば米国カリフォルニア州サ
ンタクララのクオリティーセミコンダクタ社（Quality
Semiconductor）製の両方向スイッチ（部品番号ＱＳ３
２５７）、又はそれと同等の素子によって実現すること
ができる。
ＳＩアクセス用のＰＣＩバスとに接続されるとともに、
それぞれＤＲＡＭバンク４３，４４に接続されている。
各ＭＵＸ４１，４２は、概念的には２つのマルチプレク
サ、すなわちアドレス用の片方向マルチプレクサと、デ
ータ用の両方向マルチプレクサとから構成される。これ
らのマルチプレクサは、例えば米国カリフォルニア州サ
ンタクララのクオリティーセミコンダクタ社（Quality
Semiconductor）製の両方向スイッチ（部品番号ＱＳ３
２５７）、又はそれと同等の素子によって実現すること
ができる。
【００２６】ＭＵＸ４１，４２は、それぞれ信号ＳＥＬ
0，ＳＥＬ1によって制御される。具体的には、例えば信
号ＳＥＬ0，ＳＥＬ1の論理レベルがロー（Low）のと
き、データは選択されたＤＲＡＭ バンクとＰＣＩバス
（ＳＣＳＩコントローラ）間で転送され、信号ＳＥ
Ｌ0，ＳＥＬ1の論理レベルがハイ（High）のとき、デー
タは選択されたＤＲＡＭバンクとＤＳＰバス間で転送さ
れる。
0，ＳＥＬ1によって制御される。具体的には、例えば信
号ＳＥＬ0，ＳＥＬ1の論理レベルがロー（Low）のと
き、データは選択されたＤＲＡＭ バンクとＰＣＩバス
（ＳＣＳＩコントローラ）間で転送され、信号ＳＥ
Ｌ0，ＳＥＬ1の論理レベルがハイ（High）のとき、デー
タは選択されたＤＲＡＭバンクとＤＳＰバス間で転送さ
れる。
【００２７】ＤＲＡＭバンク４３，４４は、例えば４Ｍ
バイト又は１６Ｍバイト×３２のＤＲＡＭからなり、互
いに独立して動作するようになっている。なお、ＤＲＡ
Ｍバンク４３，４４を、例えばＳＲＡＭ等の他の種類の
メモリを用いて構成するようにしてもよい。
バイト又は１６Ｍバイト×３２のＤＲＡＭからなり、互
いに独立して動作するようになっている。なお、ＤＲＡ
Ｍバンク４３，４４を、例えばＳＲＡＭ等の他の種類の
メモリを用いて構成するようにしてもよい。
【００２８】２つのＤＲＡＭバンク４３，４４は、信号
ＳＥＬ0及び信号ＳＥＬ1を制御することにより、同時に
２つの異なるプロセッサでアクセスすることができる。
例えば、ＤＳＰがＤＲＡＭバンク４４からのデータを読
み出しているときに、ＳＣＳＩコントローラは、ＤＲＡ
Ｍバンク４３をアクセスしてデータを記憶することがで
きる。
ＳＥＬ0及び信号ＳＥＬ1を制御することにより、同時に
２つの異なるプロセッサでアクセスすることができる。
例えば、ＤＳＰがＤＲＡＭバンク４４からのデータを読
み出しているときに、ＳＣＳＩコントローラは、ＤＲＡ
Ｍバンク４３をアクセスしてデータを記憶することがで
きる。
【００２９】図４は、オーディオ信号をサンプリングし
て得られるデータ、すなわちオーディオサンプルデータ
のタイミングチャートを示す図である。
て得られるデータ、すなわちオーディオサンプルデータ
のタイミングチャートを示す図である。
【００３０】この図４において、オーディオクロック信
号は、４８ＫＨｚのオーディオ信号のサンプリングレー
ト（サンプリング周波数）に対応したクロックであり、
そのサンプリング周期は、約２０μｓである。記録モー
ドにおいては、ＡＥＳＩ／Ｏチャンネルインターフェイ
ス２１及びシリアルＩ／Ｏ通信装置２０を介して、１６
個のオーディオチャンネルＣＨ＃０〜ＣＨ＃１５のオー
ディオサンプルデータがサンプリング周期毎に供給さ
れ、ＳＰＳ１９のＤＲＡＭバンク４３，４４に記憶され
る。一方、再生モードにおいては、ＤＲＡＭバンク４
３，４４に記憶された１６個のオーディオチャンネルＣ
Ｈ＃０〜ＣＨ＃１５のオーディオサンプルデータが、サ
ンプリング周期毎に読み出され、シリアルＩ／Ｏ通信装
置２０及びＡＥＳＩ／Ｏチャンネルインターフェイス２
１を介して出力される。
号は、４８ＫＨｚのオーディオ信号のサンプリングレー
ト（サンプリング周波数）に対応したクロックであり、
そのサンプリング周期は、約２０μｓである。記録モー
ドにおいては、ＡＥＳＩ／Ｏチャンネルインターフェイ
ス２１及びシリアルＩ／Ｏ通信装置２０を介して、１６
個のオーディオチャンネルＣＨ＃０〜ＣＨ＃１５のオー
ディオサンプルデータがサンプリング周期毎に供給さ
れ、ＳＰＳ１９のＤＲＡＭバンク４３，４４に記憶され
る。一方、再生モードにおいては、ＤＲＡＭバンク４
３，４４に記憶された１６個のオーディオチャンネルＣ
Ｈ＃０〜ＣＨ＃１５のオーディオサンプルデータが、サ
ンプリング周期毎に読み出され、シリアルＩ／Ｏ通信装
置２０及びＡＥＳＩ／Ｏチャンネルインターフェイス２
１を介して出力される。
【００３１】クロック（ＣＬＫ）信号は、オーディオク
ロック信号の１周期内の１６個のオーディオチャンネル
ＣＨ＃０〜ＣＨ＃１５を識別するためのものである。各
オーディオチャンネルＣＨ＃０〜ＣＨ＃１５のオーディ
オサンプルデータは、各オーディオチャンネルＣＨ＃０
〜ＣＨ＃１５のオーディオ信号を、上述したサンプリン
グ周波数でサンプリングして得られるオーディオデータ
である。なお、オーディオクロック信号の１周期内に含
まれるチャンネル数は、選択されるチャンネル数に対応
し、任意である。具体的には、図４では、選択されたチ
ャンネル数を１６としており、オーディオクロック信号
周期（期間）Ｔ1，Ｔ2，・・・内に、オーディオチャン
ネルＣＨ＃０〜ＣＨ＃１５の１６チャンネルのオーディ
オサンプルデータがそれぞれ含まれている。
ロック信号の１周期内の１６個のオーディオチャンネル
ＣＨ＃０〜ＣＨ＃１５を識別するためのものである。各
オーディオチャンネルＣＨ＃０〜ＣＨ＃１５のオーディ
オサンプルデータは、各オーディオチャンネルＣＨ＃０
〜ＣＨ＃１５のオーディオ信号を、上述したサンプリン
グ周波数でサンプリングして得られるオーディオデータ
である。なお、オーディオクロック信号の１周期内に含
まれるチャンネル数は、選択されるチャンネル数に対応
し、任意である。具体的には、図４では、選択されたチ
ャンネル数を１６としており、オーディオクロック信号
周期（期間）Ｔ1，Ｔ2，・・・内に、オーディオチャン
ネルＣＨ＃０〜ＣＨ＃１５の１６チャンネルのオーディ
オサンプルデータがそれぞれ含まれている。
【００３２】ここで、複数のメモリバンク、例えば２つ
のＤＲＡＭバンク４３，４４（ＤＲＡＭバンク＃０，＃
１）を用いた場合の各ＤＲＡＭバンク＃０，＃１におけ
るオーディオサンプルデータの配置について説明する。
図５は、２つのＤＲＡＭバンク＃０，＃１におけるオー
ディオサンプルデータの配置（割付）を示す図である。
のＤＲＡＭバンク４３，４４（ＤＲＡＭバンク＃０，＃
１）を用いた場合の各ＤＲＡＭバンク＃０，＃１におけ
るオーディオサンプルデータの配置について説明する。
図５は、２つのＤＲＡＭバンク＃０，＃１におけるオー
ディオサンプルデータの配置（割付）を示す図である。
【００３３】この図５に示すように、ＤＲＡＭバンク＃
０には、偶数のオーディオチャンネルＣＨ＃０，＃２，
＃４，・・・＃１４のオーディオサンプルデータが記憶
され、ＤＲＡＭバンク＃１には、奇数のオーディオチャ
ンネルＣＨ＃１，＃３，＃５，・・・＃１５のオーディ
オサンプルデータが記憶される。
０には、偶数のオーディオチャンネルＣＨ＃０，＃２，
＃４，・・・＃１４のオーディオサンプルデータが記憶
され、ＤＲＡＭバンク＃１には、奇数のオーディオチャ
ンネルＣＨ＃１，＃３，＃５，・・・＃１５のオーディ
オサンプルデータが記憶される。
【００３４】なお、オーディオサンプルデータの記憶
は、２つ以上のメモリバンクを用いて行うようにしてよ
い。この場合、本発明では、全てのオーディオチャンネ
ルのオーディオサンプルデータを、全てのメモリバンク
に均等に分配するようにする。これにより、例えばオー
ディオチャンネルＣＨ＃０〜ＣＨ＃１５の全てのチャン
ネルのオーディオサンプルデータをアクセスするのに、
アクセスが１つ又は数個のメモリバンクに集中すること
を避けることができる。このようにオーディオサンプル
データをメモリバンクに均等に割り付けることによっ
て、ＳＣＳＩコントローラとＤＳＰが同じメモリを同時
にアクセスする機会を少なく、又は無くすことができ
る。したがって、オーディオサンプルデータを、メモリ
バンクにより高速に書き込んだり、メモリバンクからよ
り高速に読み出したりすることができ、リアルタイム処
理を確実に行うことができる。
は、２つ以上のメモリバンクを用いて行うようにしてよ
い。この場合、本発明では、全てのオーディオチャンネ
ルのオーディオサンプルデータを、全てのメモリバンク
に均等に分配するようにする。これにより、例えばオー
ディオチャンネルＣＨ＃０〜ＣＨ＃１５の全てのチャン
ネルのオーディオサンプルデータをアクセスするのに、
アクセスが１つ又は数個のメモリバンクに集中すること
を避けることができる。このようにオーディオサンプル
データをメモリバンクに均等に割り付けることによっ
て、ＳＣＳＩコントローラとＤＳＰが同じメモリを同時
にアクセスする機会を少なく、又は無くすことができ
る。したがって、オーディオサンプルデータを、メモリ
バンクにより高速に書き込んだり、メモリバンクからよ
り高速に読み出したりすることができ、リアルタイム処
理を確実に行うことができる。
【００３５】ここで、複数のメモリバンクを用いた場合
の各メモリバンクに対するオーディオサンプルデータの
割り付けについて説明する。例えば、Ｐ個のメモリバン
ク、すなわちＤＲＡＭバンク＃０，＃１，・・・＃Ｐ−
１を用いる場合、ＤＲＡＭバンク＃０には、オーディオ
チャンネルＣＨ＃０，ＣＨ＃Ｐ，ＣＨ＃２Ｐ，ＣＨ＃３
Ｐ，・・・のオーディオサンプルデータが記憶される。
ＤＲＡＭバンク＃１には、オーディオチャンネルＣＨ＃
１，ＣＨ＃Ｐ＋１，ＣＨ＃２Ｐ＋１，ＣＨ＃３Ｐ＋１，
・・・のオーディオサンプルデータが記憶される。ＤＲ
ＡＭバンク＃Ｐには、オーディオチャンネルＣＨ＃Ｐ−
１，ＣＨ＃２Ｐ−１，ＣＨ＃３Ｐ−１，・・・のオーデ
ィオサンプルデータが記憶される。すなわち、各ＤＲＡ
Ｍバンクには、オーディオチャンネルの異なるグループ
に対応したオーディオサンプルデータのサブセットがそ
れぞれ記憶される。
の各メモリバンクに対するオーディオサンプルデータの
割り付けについて説明する。例えば、Ｐ個のメモリバン
ク、すなわちＤＲＡＭバンク＃０，＃１，・・・＃Ｐ−
１を用いる場合、ＤＲＡＭバンク＃０には、オーディオ
チャンネルＣＨ＃０，ＣＨ＃Ｐ，ＣＨ＃２Ｐ，ＣＨ＃３
Ｐ，・・・のオーディオサンプルデータが記憶される。
ＤＲＡＭバンク＃１には、オーディオチャンネルＣＨ＃
１，ＣＨ＃Ｐ＋１，ＣＨ＃２Ｐ＋１，ＣＨ＃３Ｐ＋１，
・・・のオーディオサンプルデータが記憶される。ＤＲ
ＡＭバンク＃Ｐには、オーディオチャンネルＣＨ＃Ｐ−
１，ＣＨ＃２Ｐ−１，ＣＨ＃３Ｐ−１，・・・のオーデ
ィオサンプルデータが記憶される。すなわち、各ＤＲＡ
Ｍバンクには、オーディオチャンネルの異なるグループ
に対応したオーディオサンプルデータのサブセットがそ
れぞれ記憶される。
【００３６】つぎに、大容量記憶装置からオーディオサ
ンプルデータを読み出して再生する際のＥＢＸ１の動作
について、図６に示すフローチャートを用いて説明す
る。なお、メモリバンクとして、２つのＤＲＡＭバンク
＃０，＃１を用いた場合について説明する。また、オー
ディオサンプルデータを大容量記憶装置に記憶する際に
も同様にメモリバンクを用いて行われる。
ンプルデータを読み出して再生する際のＥＢＸ１の動作
について、図６に示すフローチャートを用いて説明す
る。なお、メモリバンクとして、２つのＤＲＡＭバンク
＃０，＃１を用いた場合について説明する。また、オー
ディオサンプルデータを大容量記憶装置に記憶する際に
も同様にメモリバンクを用いて行われる。
【００３７】ステップＳ１において、ＥＢＸ１のプロセ
ッサ１１は、ハードディスク駆動装置２４又はその他の
大容量記憶装置からオーディオサンプルデータを読み出
すインストラクションをＳＣＳＩ−２コントローラ２２
1に供給する。
ッサ１１は、ハードディスク駆動装置２４又はその他の
大容量記憶装置からオーディオサンプルデータを読み出
すインストラクションをＳＣＳＩ−２コントローラ２２
1に供給する。
【００３８】ステップＳ２において、プロセッサ１１
は、チャンネルが偶数チャンネルであるかを判定し、該
当するときはステップＳ３に進み、該当しないときはス
テップＳ５に進む。
は、チャンネルが偶数チャンネルであるかを判定し、該
当するときはステップＳ３に進み、該当しないときはス
テップＳ５に進む。
【００３９】ステップＳ３において、ＳＰＳ１９に内蔵
されたＤＲＡＭバンク＃０が選択されるとともに、チャ
ンネルに対応した領域が選択される。
されたＤＲＡＭバンク＃０が選択されるとともに、チャ
ンネルに対応した領域が選択される。
【００４０】ステップＳ４において、選択された領域に
オーディオサンプルデータが記憶され、処理は終了す
る。
オーディオサンプルデータが記憶され、処理は終了す
る。
【００４１】一方、ステップＳ５において、ＳＰＳ１９
に内蔵されたＤＲＡＭバンク＃１が選択されるととも
に、チャンネルに対応した記憶領域が選択される。
に内蔵されたＤＲＡＭバンク＃１が選択されるととも
に、チャンネルに対応した記憶領域が選択される。
【００４２】ステップＳ６において、選択された領域に
オーディオサンプルデータが記憶され、処理は終了す
る。
オーディオサンプルデータが記憶され、処理は終了す
る。
【００４３】
【発明の効果】以上の説明でも明らかなように、本発明
に係るオーディオデータ処理装置は、例えばＳＣＳＩ−
２コントローラと、ＤＳＰと、Ｐ個のメモリバンクとを
備え、複数のメモリバンクは、ＳＣＳＩ−２コントロー
ラとＤＳＰの両方によってアクセスされる。そして、オ
ーディオデータのリアルタイム処理において、Ｎ個のオ
ーディオチャンネルのＰ個の異なるグループに対応した
Ｐ個のサブセットを、Ｐ個メモリバンクにそれぞれ記憶
するようにすることにより、ＳＣＳＩ−２コントローラ
とＤＳＰは、Ｐ個のメモリバンクを均等にアクセスし、
この結果、メモリの待ち時間を短縮することができる。
に係るオーディオデータ処理装置は、例えばＳＣＳＩ−
２コントローラと、ＤＳＰと、Ｐ個のメモリバンクとを
備え、複数のメモリバンクは、ＳＣＳＩ−２コントロー
ラとＤＳＰの両方によってアクセスされる。そして、オ
ーディオデータのリアルタイム処理において、Ｎ個のオ
ーディオチャンネルのＰ個の異なるグループに対応した
Ｐ個のサブセットを、Ｐ個メモリバンクにそれぞれ記憶
するようにすることにより、ＳＣＳＩ−２コントローラ
とＤＳＰは、Ｐ個のメモリバンクを均等にアクセスし、
この結果、メモリの待ち時間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明を適用したオーディオ記録／再生シス
テムの具体的な構成を示すブロック図である。
テムの具体的な構成を示すブロック図である。
【図２】 上記オーディオ記録／再生システムのＥＢＸ
の具体的な構成を示すブロック図である。
の具体的な構成を示すブロック図である。
【図３】 メモリ装置の具体的な構成を示すブロック図
である。
である。
【図４】 オーディオサンプルデータのタイミングチャ
ートである。
ートである。
【図５】 ＤＲＡＭバンク上のオーディオサンプルデー
タの具体的な配置を示す図である。
タの具体的な配置を示す図である。
【図６】 オーディオデータの再生動作を説明するため
のフローチャートである。
のフローチャートである。
４１，４２ マルチプレクサ、４３，４４ ＤＲＡＭバ
ンク
ンク
Claims (9)
- 【請求項１】 第１のプロセッサと第２のプロセッサを
備える装置における、Ｎ個のオーディオチャンネルのオ
ーディオデータをリアルタイムで複数のメモリバンクに
割り当てるオーディオデータのメモリ割当方法におい
て、 上記第１のプロセッサ又は第２のプロセッサでＰ個のメ
モリバンクにアクセスするステップと、 オーディオチャンネルのＰ個の異なるグループに対応し
たオーディオデータのＰ個のサブセットを、上記Ｐ個の
メモリバンクにそれぞれ記憶する記憶ステップとを有す
るメモリ割当方法。 - 【請求項２】 上記記憶ステップの前に、上記第１のプ
ロセッサと第２のプロセッサの何れか１つによってアク
セスされるメモリバンクを選択するステップを有する請
求項１記載のメモリ割当方法。 - 【請求項３】 上記メモリバンクの数Ｐは、２である請
求項１記載のメモリ割当方法。 - 【請求項４】 上記オーディオデータのサブセットの１
つは、偶数のオーディオチャンネルに対応し、上記オー
ディオデータのサブセットのもう１つは、奇数のオーデ
ィオチャンネルに対応する請求項３記載のメモリ割当方
法。 - 【請求項５】 第１のバスに接続された第１のプロセッ
サと、 第２のバスに接続された第２のプロセッサと、 上記第１のバス及び第２のバスに接続され、オーディオ
データを記憶するＰ個のメモリバンクとを備え、 上記第１のプロセッサ及び第２のプロセッサは、上記Ｐ
個のメモリバンクをアクセスし、Ｎ個のオーディオチャ
ンネルのオーディオデータを、該オーディオチャンネル
のＰ個の異なるグループに対応したＰ個のサブセットと
して上記Ｐ個のメモリバンクにそれぞれ記憶して、オー
ディオデータをリアルタイムで処理するオーディオデー
タ処理装置。 - 【請求項６】 上記第１のバス及び第２のバスに接続さ
れ、上記第１のプロセッサと第２のプロセッサの何れか
１つによってアクセスするために、上記メモリバンクを
選択するＰ個のセレクタを備える請求項５に記載のオー
ディオデータ処理装置。 - 【請求項７】 上記Ｐ個のセレクタは、Ｐ個のアドレス
マルチプレクサと、Ｐ個のデータトランシーバとを含む
請求項６記載のオーディオデータ処理装置。 - 【請求項８】 上記オーディオデータのサブセットの１
つは、偶数のオーディオチャンネルに対応し、上記オー
ディオデータのサブセットのもう一つは、奇数のオーデ
ィオチャンネルに対応する請求項５記載のオーディオデ
ータ処理装置。 - 【請求項９】 上記Ｐ個のメモリバンクは、ダイナミッ
クランダムアクセスメモリからなる請求項５記載のオー
ディオデータ処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/936,344 US7317957B1 (en) | 1997-09-24 | 1997-09-24 | Memory allocation for real-time audio processing |
| US08/936344 | 1997-09-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191900A true JPH11191900A (ja) | 1999-07-13 |
Family
ID=25468497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10270372A Withdrawn JPH11191900A (ja) | 1997-09-24 | 1998-09-24 | オーディオデータ処理装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7317957B1 (ja) |
| JP (1) | JPH11191900A (ja) |
| CN (1) | CN1221895C (ja) |
| DE (1) | DE19843634A1 (ja) |
| FR (1) | FR2770007B1 (ja) |
| GB (1) | GB2330929B (ja) |
| HK (1) | HK1020621A1 (ja) |
Cited By (3)
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|---|---|---|---|---|
| KR20030021568A (ko) * | 2001-09-06 | 2003-03-15 | (주) 아이브이콤 | 피씨아이 버스 기반의 병렬 디지털 신호 처리를 위한피씨아이 버스 제어 장치 |
| JP2011154704A (ja) * | 2011-03-04 | 2011-08-11 | Renesas Electronics Corp | マルチプロセッサ装置 |
| US8621127B2 (en) | 2007-01-22 | 2013-12-31 | Renesas Electronics Corporation | Multi-processor device with groups of processors and respective separate external bus interfaces |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7613913B2 (en) * | 2006-03-21 | 2009-11-03 | Silicon Laboratories Inc. | Digital architecture using one-time programmable (OTP) memory |
| CN102118612B (zh) * | 2009-12-31 | 2012-11-14 | Tcl集团股份有限公司 | 一种音视频硬解码芯片内存资源的获取方法及系统 |
| KR102464801B1 (ko) | 2015-04-14 | 2022-11-07 | 삼성전자주식회사 | 반도체 장치의 동작 방법 및 반도체 시스템 |
| CN111179913B (zh) * | 2019-12-31 | 2022-10-21 | 深圳市瑞讯云技术有限公司 | 一种语音处理方法及装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019029B2 (ja) * | 1978-03-29 | 1985-05-14 | ブリテイツシユ・ブロ−ドキヤステイング・コ−ポレ−シヨン | デジタル・デ−タ処理装置 |
| US4636942A (en) * | 1983-04-25 | 1987-01-13 | Cray Research, Inc. | Computer vector multiprocessing control |
| US5161221A (en) | 1988-12-12 | 1992-11-03 | Eastman Kodak Company | Multi-memory bank system for receiving continuous serial data stream and monitoring same to control bank switching without interrupting continuous data flow rate |
| US5226010A (en) * | 1990-04-05 | 1993-07-06 | Micro Technology, Inc. | Method and apparatus for simultaneous, interleaved access of multiple memories by multiple ports |
| US5194996A (en) * | 1990-04-16 | 1993-03-16 | Optical Radiation Corporation | Digital audio recording format for motion picture film |
| US5392252A (en) * | 1990-11-13 | 1995-02-21 | Vlsi Technology, Inc. | Programmable memory addressing |
| JPH04206072A (ja) * | 1990-11-30 | 1992-07-28 | Sony Corp | 磁気記録再生装置 |
| US5273050A (en) * | 1991-11-07 | 1993-12-28 | Anthony Schaus | ECG analysis system with multiple cassette loader |
| US5689534A (en) * | 1992-05-12 | 1997-11-18 | Apple Computer, Inc. | Audio functional unit and system and method for configuring the same |
| JPH06232664A (ja) * | 1993-01-29 | 1994-08-19 | Sony Corp | ミキサ装置 |
| KR970000768B1 (en) * | 1994-03-07 | 1997-01-18 | Hyundai Electronics Ind Co Lt | Hdtv audio bitstream generating apparatus and method using pc |
| US5625570A (en) * | 1994-06-07 | 1997-04-29 | Technicolor Videocassette, Inc. | Method and system for inserting individualized audio segments into prerecorded video media |
| WO1996041279A1 (en) * | 1995-06-07 | 1996-12-19 | Advanced Micro Devices, Inc. | Computer system having a dedicated multimedia engine including multimedia memory |
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-
1997
- 1997-09-24 US US08/936,344 patent/US7317957B1/en not_active Expired - Fee Related
-
1998
- 1998-09-21 GB GB9820539A patent/GB2330929B/en not_active Expired - Fee Related
- 1998-09-23 DE DE19843634A patent/DE19843634A1/de not_active Withdrawn
- 1998-09-24 CN CNB981195512A patent/CN1221895C/zh not_active Expired - Fee Related
- 1998-09-24 JP JP10270372A patent/JPH11191900A/ja not_active Withdrawn
- 1998-09-24 FR FR9811920A patent/FR2770007B1/fr not_active Expired - Fee Related
-
1999
- 1999-11-02 HK HK99104979A patent/HK1020621A1/xx not_active IP Right Cessation
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| US10372654B2 (en) | 2007-01-22 | 2019-08-06 | Renesas Electronics Corporation | Multi-processor device |
| JP2011154704A (ja) * | 2011-03-04 | 2011-08-11 | Renesas Electronics Corp | マルチプロセッサ装置 |
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| Publication number | Publication date |
|---|---|
| US7317957B1 (en) | 2008-01-08 |
| CN1221895C (zh) | 2005-10-05 |
| GB2330929B (en) | 2002-10-16 |
| HK1020621A1 (en) | 2000-05-12 |
| FR2770007B1 (fr) | 2005-05-27 |
| GB2330929A (en) | 1999-05-05 |
| FR2770007A1 (fr) | 1999-04-23 |
| DE19843634A1 (de) | 1999-03-25 |
| GB9820539D0 (en) | 1998-11-11 |
| CN1213107A (zh) | 1999-04-07 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |