JP2970475B2 - 時分割スイッチ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時分割スイッチに
関し、特に時分割多重化装置などで用いられ、フレーム
内に設けられている任意のタイムスロットの入れ替えを
行う時分割スイッチに関するものである。

【０００２】

【従来の技術】従来、この種の時分割スイッチは、図７
に示すような構成となっていた（例えば、社団法人電気
通信協会発行、愛沢慎一編著「やさしいデジタル交換」
S58.1.10発行，p.42〜45など）。入力信号７６には、１
フレームごとに複数のタイムスロットが設けられてお
り、複数の信号がそれぞれのタイムスロットに格納され
時分割多重化されている。各タイムスロットは、セレク
タ７５によって選択されたアドレスカウンタ７３からの
書込みアドレスに応じて通話路メモリ７１に連続して１
フレーム分ごとに書込まれる。

【０００３】１フレーム分の書込み終了後、セレクタ７
５によって選択された制御メモリ７２からの読出しアド
レス８１に応じて、通話路メモリ７１から任意の順序で
各タイムスロットが読出され、１フレーム分の出力信号
７７として出力される。これにより多重化入力信号内に
設けられた任意のタイムスロットが入れ替えられる。一
般に、時分割多重された信号を用いる通信では、同一信
号に対して１フレーム内で複数のタイムスロットを割り
当てることによって、フレームの速度より早い速度を有
する信号を扱うことが可能となる。

【０００４】図８は従来の時分割スイッチの動作を示す
タイムチャートであり、（ａ）は入力された信号の順序
を変更しない場合、（ｂ）は入力された信号の順序を入
れ替えた場合をそれぞれ示している。図８では、１フレ
ームが８個のタイムスロットに分割されており、４つの
信号Ａ，Ｂ，Ｃ，Ｄには、それぞれ１フレーム内で２個
のタイムロットが割り当てられ、時分割多重されてい
る。

【０００５】図８（ａ）に示すように、入力信号７６の
タイムスロット順序を変更しない場合には、入力信号７
６を通話路メモリ７１に書込んだ順序と同じ順序、ここ
では「０，１，２，３，４，５，６，７」の順に、読出
しアドレス８１を制御メモリ７２に設定する。これによ
り、通話路メモリ７１に書込まれた各タイムスロット
が、読出しアドレス８１に基づいて、書込まれた順序と
同じ順序、すなわち「Ａ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，
Ｄ」の順序で読出され、出力信号７７として出力され
る。

【０００６】一方、図８（ｂ）に示すように、入力信号
７６のタイムスロット順序を変更する場合には、各タイ
ムスロットを読出したい順序、ここでは「１，０，２，
３，１，０，２，３」の順に、読出しアドレス８１を制
御メモリ７２に設定する。これにより、通話路メモリ７
１に書込まれた各タイムスロットが、読出しアドレス８
１に基づいて、設定された順序、すなわち「Ｂ，Ａ，
Ｃ，Ｄ，Ｂ，Ａ，Ｃ，Ｄ」の順序で読出され、出力信号
７７として出力される。したがって、この場合には信号
ＡとＢとが入れ替わり、時分割スイッチが行われたこと
になる。

【０００７】

【発明が解決しようとする課題】したがって、このよう
な従来の時分割スイッチでは、１フレーム内に設けられ
ている各タイムスロットごとに、制御メモリ７２に接続
情報すなわち読出し順序を設定するものとなっているた
め、１フレームにおいて同一信号に複数のタイムスロッ
トが割り当てられた多重化信号を時分割スイッチする場
合には、制御メモリ７２の設定内容のうち、入れ替え対
象となる信号に対応するすべてのタイムスロットの設定
内容を書き換える必要があった。

【０００８】例えば、時分割スイッチが多く用いられる
ＳＤＨ（Syncronous Digital Hierarchy）網の典型的な
ケースでは、１フレーム内に１０００タイムスロットが
割り当てられており、このような場合、通話路メモリお
よび制御メモリは、アドレスとしてそれぞれ０〜９９９
までの１０ビット（２10＝１０２４）を有することにな
る。ここで、前述と同様に、４つの信号が多重化されて
いる場合には、２つの信号の入れ替えを行うために、全
アドレスの半数に相当する５００アドレスの書き換えが
必要となる。

【０００９】したがって、接続情報の書き換えが通信中
に行われることから、このような書き換えの増加による
書き換え時間の増加は、個々の信号の切り替えに要する
時間の増大を招き、より高速な多重化信号を時分割スイ
ッチすることができないという問題点があった。また、
各タイムスロットごとに制御メモリ内に接続情報を設定
するようにしているため、フレーム内のタイムスロット
が増加するにつれて、制御メモリの容量が増大するとい
う問題点があった。本発明はこのような課題を解決する
ためのものであり、信号の切り替え時間を短縮できると
ともに制御メモリの容量を削減することができる時分割
スイッチを提供することを目的としている。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために、本発明による時分割スイッチは、入力信号
は、１フレームが１つのサブフレームの繰り返しからな
り、１フレームごとにタイムスロットをカウントし、各
タイムスロットを示すタイミング信号と個々のサブフレ
ームの繰り返しを示す繰り返し信号とを出力するタイム
スロットカウンタと、サブフレームを構成する各タイム
スロットに関する接続情報を記憶するとともに、タイミ
ング信号に基づいて予め設定されている接続情報を出力
する制御メモリと、繰り返し信号および制御メモリから
の接続情報に基づいて通話路メモリから各タイムスロッ
トの内容を読出すための読出しアドレスを出力するアド
レス変換部とからなるアドレス生成手段を備えるもので
ある。また、任意の信号速度ごとに設けられ、所定の接
続情報に基づいた読出しアドレスを生成する複数のアド
レス生成手段と、各タイムスロットに格納されている信
号の信号速度を示す選択制御情報を記憶する選択制御メ
モリと、各アドレス生成手段により生成された読出しア
ドレスのうちのいずれかを選択制御情報に基づいて選択
し通話路メモリに出力する選択手段とを備えるものであ
る。

【００１１】したがって、制御メモリから読出された接
続情報とタイムスロットカウンタからの繰り返し信号と
に基づいてアドレス変換部により読出しアドレスが生成
され、この読出しアドレスに基づく所定の順序で通話路
メモリからタイムスロットが読出される。また、各タイ
ムスロットに格納されている信号の信号速度に応じて、
その信号速度に対応したアドレス生成手段からの読出し
アドレスが選択手段により選択され、この読出しアドレ
スに基づく所定の順序で通話路メモリからタイムスロッ
トが読出される。

【００１２】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の一実施の形態である時分
割スイッチのブロック図であり、同図において、１は多
重化入力信号６が一時的に格納される通話路メモリ、３
は各タイムスロットごとに連続した書込みアドレス８を
出力するアドレスカウンタ、４は書込みアドレス８に基
づいて選択制御信号９を出力する選択制御メモリ、１
０，２０は通話路メモリ１の読出しアドレス１７，２７
を生成するアドレス生成部、５は選択制御信号９に基づ
いて、アドレス生成部１０，２０で生成された読出しア
ドレス１７，２７のうちのいずれかを選択するセレクタ
である。

【００１３】アドレス生成部１０，２０において、１
１，２１は１フレーム内のタイムスロットをカウント
し、そのカウンタ出力として個々のタイムスロットを示
すタイミング信号１４，２４を出力するとともに、信号
速度すなわち１フレーム内で同一信号に割り当てられた
タイムスロット数に応じてフレーム内で繰り返し出現す
るパターン（以下、サブフレームという）を示す繰り返
し信号１６，２６を出力するタイムスロットカウンタで
ある。

【００１４】また、１２，２２はタイミング信号１４，
２４に基づいて予め設定されたタイムスロット読出し順
序すなわち接続情報を示す接続情報信号１５，２５を出
力する制御メモリ、１３，２３は接続情報信号１５，２
５に繰り返し信号１６，２６を上位アドレスとして加算
することにより読出しアドレス１７，２７を出力するア
ドレス変換部である。

【００１５】１フレームが８個のタイムスロットに分割
される場合には、各メモリは図２に示すような構成とな
る。通話路メモリ１には、各タイムスロットごとに０〜
７のアドレス（記憶エリア）が設けられ、これと同様に
選択制御メモリ４にも０〜７のアドレスが設けられる。

【００１６】また、１フレーム内で２個のタイムスロッ
トが割り当てられた信号（以下、信号速度２の信号とい
う）、または４個のタイムスロットが割り当てられた信
号（以下、信号速度４の信号という）が多重化されるこ
とを想定した場合、制御メモリ１２には信号速度２のサ
ブフレームここでは４個のタイムスロットに対応して０
〜３のアドレスが設けられ、また制御メモリ２２には信
号速度４のサブフレームここでは２個のタイムスロット
に対応して０，１のアドレスが設けられる。

【００１７】次に、図３，４を参照して、本発明の動作
として、信号速度２の信号が多重化されている入力信号
に対する時分割スイッチ動作について説明する。図３は
入力信号のタイムスロット順序を変更しない場合、図４
は入力信号のタイムスロット順序を変更する場合のタイ
ミングチャートであり、いずれの場合も信号速度が２で
あることから、１フレーム３２内に２つのサブフレーム
３１が存在している。

【００１８】まず、図３に示すように、入力信号６のタ
イムスロット順序を変更しない場合、信号速度２に対応
するアドレス生成部１０内の制御メモリ１２の０〜３の
アドレスには、それぞれ「０，１，２，３」が設定され
る。また、選択制御メモリ４には、すべてのアドレス０
〜７に信号速度２を示す値が設定される。

【００１９】書込み動作としては、アドレスカウンタ３
から出力された書込みアドレス８に応じて、入力信号６
内の各タイムスロットが通話路メモリ１のアドレス０〜
７に順に書込まれる。なお、書込み動作は、信号速度や
タイムスロット順序の変更有無にかかわらず常に同一で
ある。

【００２０】一方、読出し動作としては、タイムスロッ
トカウンタ１１からのタイミング信号１４（２ビット
分）に基づいて制御メモリ１２の各アドレス０〜３から
設定値が順に読出されるとともに、サブフレーム３１ご
とに、ここでは１フレームにつき２回繰り返し読出さ
れ、「０，１，２，３，０，１，２，３」という接続情
報信号１５（２ビット分）として出力される。

【００２１】続いて、この接続情報信号１５はアドレス
変換部１３に入力され、ここでサブフレーム３１の繰り
返しを示す繰り返し信号１６が上位アドレス（１ビット
分）として加算され、読出しアドレス１７（３ビット
分）が生成される。したがって、１フレームごとに
「０，１，２，３，４，５，６，７」という読出しアド
レス１７が出力される。

【００２２】選択制御メモリ４からは、すべてのタイム
スロットに対して信号速度２を示す選択信号９が出力さ
れ、これに応じてセレクタ５により、読出しアドレス１
７が選択されて通話路メモリ１に出力される。したがっ
て、通話路メモリ１からは、読出しアドレス１７に基づ
いて「０，１，２，３，４，５，６，７」の順序で各タ
イムスロットが読出され、入力信号６と同一の出力信号
７「Ａ，Ｂ，Ｃ，Ｄ，Ａ，Ｂ，Ｃ，Ｄ」が出力される。

【００２３】次に、図４に示すように、入力信号６のタ
イムスロット順序を変更する場合、例えば信号ＡとＢを
切り替える場合には、サブフレーム３１内の接続情報す
なわち制御メモリ１２の０，１のアドレス内容をそれぞ
れ「１，０」に設定変更するだけでよい。この２つのア
ドレス内容を設定変更することにより、サブフレーム３
１ごとに、ここでは１フレームにつき２回繰り返して制
御メモリ１２から読出され、「１，０，２，３，１，
０，２，３」の接続情報信号１５が出力される。

【００２４】さらに、アドレス変換部１３で、この接続
情報信号１５（２ビット分）に繰り返し信号１６（１ビ
ット分）が上位アドレスとして加算され、読出しアドレ
ス１７「１，０，２，３，５，４，６，７」（３ビット
分）が生成される。したがって、通話路メモリ１から
は、読出しアドレス１７の順序で各タイムスロットが読
出され、入力信号６のうち信号ＡとＢとが入れ替わった
「Ｂ，Ａ，Ｃ，Ｄ，Ｂ，Ａ，Ｃ，Ｄ」という出力信号７
が出力されるものとなり、従来（図８参照）では制御メ
モリに対して４カ所設定変更が必要であったものが、サ
ブフレーム内の２カ所、すなわち従来の２分の１の変更
で行えるものとなる。

【００２５】次に、図５，６を参照して、信号速度４の
信号が多重化されている入力信号に対する時分割スイッ
チ動作について説明する。図５は入力信号のタイムスロ
ット順序を変更しない場合、図６は入力信号のタイムス
ロット順序を変更する場合のタイミングチャートであ
り、いずれの場合も信号速度が４であることから、１フ
レーム５２内に４つのサブフレーム５１が存在してい
る。

【００２６】まず、図５に示すように、入力信号６のタ
イムスロット順序を変更しない場合には、信号速度４に
対応するアドレス生成部２０内の制御メモリ２２の０，
１のアドレスには、それぞれ「０，１」が設定される。
また、選択制御メモリ４には、すべてのアドレス０〜７
に信号速度４を示す値が設定される。

【００２７】読出し動作としては、タイムスロットカウ
ンタ２１からのタイミング信号２４（１ビット分）に基
づいて制御メモリ２２の各アドレス０，１から設定値が
順に読出されるとともに、サブフレーム５１ごとに、こ
こでは１フレームにつき４回繰り返し読出され、「０，
１，０，１，０，１，０，１」という接続情報信号２５
（１ビット分）として出力される。

【００２８】続いて、この接続情報信号２５はアドレス
変換部２３に入力され、ここでサブフレーム５１の繰り
返しを示す繰り返し信号２６が上位アドレス（２ビット
分）として加算され、読出しアドレス２７（３ビット
分）が生成される。したがって、１フレームごとに
「０，１，２，３，４，５，６，７」という読出しアド
レス２７が出力される。

【００２９】選択制御メモリ４からは、すべてのタイム
スロットに対して信号速度４を示す選択信号９が出力さ
れ、これに応じてセレクタ５により、読出しアドレス２
７が選択されて通話路メモリ１に出力される。したがっ
て、通話路メモリ１からは、読出しアドレス２７に基づ
いて「０，１，２，３，４，５，６，７」の順序で各タ
イムスロットが読出され、入力信号６と同一の出力信号
７「Ｘ，Ｙ，Ｘ，Ｙ，Ｘ，Ｙ，Ｘ，Ｙ」が出力される。

【００３０】次に、図６に示すように、入力信号６のタ
イムスロット順序を変更する場合、例えば信号ＸとＹを
切り替える場合には、サブフレーム５１内の接続情報す
なわち制御メモリ２２の０，１のアドレスの内容をそれ
ぞれ「１，０」に設定変更するだけでよい。この２つの
アドレス内容を設定変更することにより、サブフレーム
５１ごとに、ここでは１フレームにつき４回繰り返して
制御メモリ２２から読出され、「１，０，１，０，１，
０，１，０」の接続情報信号２５が出力される。

【００３１】さらに、アドレス変換部２３で、この接続
情報信号２５（１ビット分）に繰り返し信号２６（２ビ
ット分）が上位アドレスとして加算され、読出しアドレ
ス２７「１，０，３，２，５，４，７，６」（３ビット
分）が生成される。したがって、通話路メモリ１から
は、読出しアドレス２７の順序で各タイムスロットが読
出され、入力信号６のうち信号ＸとＹとが入れ替わった
「Ｙ，Ｘ，Ｙ，Ｘ，Ｙ，Ｘ，Ｙ，Ｘ」という出力信号７
が出力されるものとなり、従来（図８参照）では制御メ
モリに対して８カ所設定変更が必要であったものが、サ
ブフレーム内の２カ所、すなわち従来の４分の１の変更
で行えるものとなる。

【００３２】このように、多重化入力信号６の信号速度
に応じて、１フレーム内で繰り返し出現するパターンす
なわちサブフレーム３１，５１内の接続情報を記憶する
制御メモリ１２，２２を設けて、アドレス変換部１３，
２３にて、各タイムスロットを示すタイミング信号１４
に応じて制御メモリ１２，２２から読出された接続情報
信号１５，２５に、サブフレーム３１，５１の繰り返し
を示す繰り返し信号１６，２６を上位アドレスとして加
算することにより読出しアドレス１７，２７を生成し、
この読出しアドレス１７，２７に基づいて通話路メモリ
１から各タイムスロットを読出すようにしたものであ
る。

【００３３】これにより、サブフレーム内の接続情報の
みを変更するだけで、タイムスロット入れ替えが行われ
るものとなり、タイムスロットの入れ替え対象となる信
号に割り当てられた１フレーム内のすべてのタイムスロ
ットに対応する接続情報を書き換える従来の方法と比較
して、書き換えの回数が低減され、個々の信号の切り替
えに要する時間が短縮される。また、接続情報を記憶す
る制御メモリの容量もサブフレームを構成するタイムス
ロット数分でよく、１フレーム内におけるサブフレーム
数、すなわち信号速度が高くなればなるほど制御メモリ
の容量が削減される。

【００３４】したがって、時分割スイッチが多く用いら
れるＳＤＨ網の典型的なケースとして、１フレーム内に
１０００タイムスロットが割り当てられるような前述し
た例では、制御メモリとして、速度信号２の場合には１
０００（アドレス）×１０（ビット）＝１０Ｋビット必
要であったのに対して、４（アドレス）×２（ビット）
＝８ビットで済み、速度信号４の場合には、２（アドレ
ス）×１（ビット）＝２ビットで済むことになり、飛躍
的にメモリ容量が削減される。

【００３５】さらに、各速度信号に対応して複数のアド
レス生成部１０，２０を設けて、タイムスロットごとに
設定された信号速度に応じて、アドレス生成部１０，２
０で生成された読出しアドレス１７，２７のいずれかを
セレクタ５により選択するようにしたので、フレームの
速度とは異なる信号速度を有する複数の信号を扱うこと
が可能となり、必要に応じてその信号速度に応じたアド
レス生成部を付加し、あるいは削除することにより、各
種信号速度を有する信号に対応することが可能となる。

【００３６】なお、以上の説明において、通話路メモリ
として、異なるアドレスに対して同時に書込み／読出し
を行うことが可能なメモリ、例えばデュアルポートメモ
リを用いた場合を例に説明したが、前述（図８）のよう
に、書込み／読出しのいずれか一方を行う通話路メモリ
を用いた場合にも本発明を実施することが可能であり、
前述と同様の作用効果が得られる。また以上の説明にお
いて、各タイムスロットに格納されている信号が同一の
信号速度を有する場合を例に説明したが、異なる信号速
度を有する信号が各タイムスロットに格納されている場
合も同様であり、各タイムスロットごとに選択制御情報
を設定することにより、その信号速度ごとにアドレス生
成部１０，２０が選択され、信号速度に応じた読出しア
ドレス１７，２７が得られるものとなり、前述と同様の
作用効果が得られる。

【００３７】

【発明の効果】以上説明したように、本発明は、フレー
ム内で繰り返されるサブフレームを構成する各タイムス
ロットに関する接続情報を制御メモリに設定しておき、
１フレームごとにタイムスロットをカウントするタイム
スロットカウンタのカウント出力に基づいて予め設定さ
れている接続情報を読出すとともに、この接続情報とカ
ウント出力とに基づいて通話路メモリから各タイムスロ
ットの内容を読出すための読出しアドレスを生成するよ
うにしたものである。

【００３８】したがって、サブフレーム内の接続情報の
みを変更するだけで、タイムスロット入れ替えが行われ
るものとなり、タイムスロットの入れ替え対象となる信
号に割り当てられた１フレーム内のすべてのタイムスロ
ットに対応する接続情報を書き換える従来の方法と比較
して、書き換えの回数が低減され、信号の切り替えに要
する時間が短縮される。また、接続情報を記憶する制御
メモリの容量もサブフレームを構成するタイムスロット
数分でよく、１フレーム内におけるサブフレーム数、す
なわち信号速度が高くなればなるほど制御メモリの容量
が削減される。

【００３９】また、任意の信号速度ごとに、所定の接続
情報に基づいた読出しアドレスを生成する複数のアドレ
ス生成手段を設けて、各タイムスロットに格納されてい
る信号の信号速度を示す選択制御情報に基づいて、各ア
ドレス生成手段により生成された読出しアドレスのうち
のいずれかを選択し通話路メモリに出力するようにした
ので、フレームの速度とは異なる信号速度を有する複数
の信号を扱うことが可能となり、必要に応じてその信号
速度に応じたアドレス生成手段を設けることにより、各
種信号速度を有する信号に対応することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態による時分割スイッチ
のブロック図である。

【図２】 各メモリの構成を示す説明図である。

【図３】 時分割スイッチの動作を示すタイミングチャ
ートである（信号速度２／接続情報変更なしの場合）。

【図４】 時分割スイッチの動作を示すタイミングチャ
ートである（信号速度２／接続情報変更ありの場合）。

【図５】 時分割スイッチの動作を示すタイミングチャ
ートである（信号速度４／接続情報変更なしの場合）。

【図６】 時分割スイッチの動作を示すタイミングチャ
ートである（信号速度４／接続情報変更ありの場合）。

【図７】 従来の時間スイッチを示すブロックである。

【図８】 従来の時間スイッチの動作を示すタイミング
チャートである。

【符号の説明】

１…通話路メモリ、３…アドレスカウンタ、４…選択制
御メモリ、５…セレクタ、６…入力信号、７…出力信
号、８…書込みアドレス、９…選択制御信号、１０，２
０…アドレス生成部、１１，２１…タイムスロットカウ
ンタ、１２，２２…制御メモリ、１３，２３…アドレス
変換部、１４，２４…タイミング信号、１５，２５…接
続情報信号、１６，２６…繰り返し信号、１７，２７…
読出しアドレス、３１，５１…サブフレーム、３２，５
２…フレーム。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の信号が１フレーム内に設けられた
   所定のタイムスロット内にそれぞれ格納されて時分割多
   重化された入力信号を各タイムスロットごとに一時的に
   記憶する通話路メモリと、この通話路メモリ内に記憶さ
   れている各タイムスロットの内容を読出す順序を接続情
   報として記憶する制御メモリとを有し、通話路メモリに
   書込まれた順序とは異なる前記接続情報に基づく順序で
   各タイムスロットの内容を読出すことにより入力信号内
   の任意のタイムスロットの入れ替えを行う時間スイッチ
   において、 入力信号は、１フレームが１つのサブフレームの繰り返
   しからなり、 １フレームごとにタイムスロットをカウントし、各タイ
   ムスロットを示すタイミング信号と個々のサブフレーム
   の繰り返しを示す繰り返し信号とを出力するタイムスロ
   ットカウンタと、 前記サブフレームを構成する各タイムスロットに関する
   接続情報を記憶するとともに、前記タイミング信号に基
   づいて予め設定されている接続情報を出力する制御メモ
   リと、 前記繰り返し信号および制御メモリからの接続情報に基
   づいて通話路メモリから各タイムスロットの内容を読出
   すための読出しアドレスを出力するアドレス変換部とか
   らなるアドレス生成手段を備えることを特徴とする時分
   割スイッチ。
2. 【請求項２】 請求項１記載の時分割スイッチにおい
   て、 任意の信号速度ごとに設けられ、所定の接続情報に基づ
   いた読出しアドレスを生成する複数のアドレス生成手段
   と、 各タイムスロットに格納されている信号の信号速度を示
   す選択制御情報を記憶する選択制御メモリと、 前記各アドレス生成手段により生成された読出しアドレ
   スのうちのいずれかを前記選択制御情報に基づいて選択
   し通話路メモリに出力する選択手段とを備えることを特
   徴とする時分割スイッチ。