JPS596555B2 - 多速度デ−タのための時分割交換方式 - Google Patents

Description

【発明の詳細な説明】 明細書 本発明は、匍脚ワードを蓄積する第１の数の記憶位置か
らなる第１の蓄積回路を含んでいる時分割交換方式を制
御するための時分割交換方式の制御ワードを発生する制
御ワード発生装置（以下制御ワード源としてこれを記述
する。

）に関する。ディジタル時分割交換方式に関連した複数
個の加入者（すなわちデータ源）の間で情報を担うゼー
タワードを交換する。ディジタルワードはこれらの加入
者のデータ速度によつて固定した周期的時間間隔で個個
の加入者から受信される。与えられたデータ源からのデ
ータワードの間の固定した周期的時間間隔はこゝではそ
のデータ源のデータ周期と呼ばれる。頻々データワード
は少くとも１本の時分割多重線土の時分割チャネルによ
つて加入者から受信される。各ラインが１２８個の時分
割チャネルを有し、同一の加入者に関するチャネル間の
間隔が１２５マイクロ秒であるような複数個の時分割多
重ラインを持つシステムは当業者には周知である。加入
者の情報を交換するために、時分割交換方式は一般に一
定の時間幅のくりかえしタイムスロットで動作する。

各タイムスロットの間にひとつ（あるいはそれ以上）の
加入者からのデータワードはそのタイムスロットに関連
した制御ワードで規定される１つの加入者（あるいは複
数の加入者）にスイッチされる。不正確なデータを伝送
することを防止するためには、与えられた加入者からの
データワードはそれが受信されたのと同じ時分割でスイ
ッチされることが本質的に重要である。例えば、もし１
２５マイクロ秒ごとのひとつのデータワードのデータ周
期である加入者からシステムにデータワードが受信され
れば、そのときにはこれらのデータワードは同じデータ
周波数でスィツチする必要がある。交換機を制御する制
御ワードは少くともひとつのリストとして交換機に記憶
されており、各々のリストはリスト当り各タイムスロッ
トにひとつの制御ワードの割合で一定の順序でアクセス
される。各々の制御ワードのリストはくりかえしてアク
セスされるから、制御ワードのリストの全体およびその
リストにくりかえしてアクセスすることによつて発生す
る制御ワードの系列全体を通して適切な時間分離が存在
しなければならない。ある種の交換方式では同一の周期
を持つた加入者からのデータワードだけを交換するよう
になつている。

すべての加入者が同一のデータ周期を持つていれば、あ
る加入者から与えられるデータワードの間の時間は等し
く、これはフレームと呼ばれる。上述した型の交換機で
拡ナ充収束もなければ、時分割多重フレームのチャネル
数と同じ数の制御ワード方持つ制御ワードのリストが用
いられる。ある種の交換方式では、すべての加入者が最
低速のデータ源のデータ周期を割つたときに整数となる
ようなゼータ周期を持つていれば、異るデータ周期を持
つ加入者を取扱うことができる。この種の交換方式では
拡大も収束もないと仮定すれば、制御ワードのリストの
記憶容量はフレーム時間中のチャネル数と最低速の加入
者からの連続した二つのデータワードの間のフレーム数
の積に等しい数の制御ワードを蓄積するのに充分なもの
でなければならない。例えば、フレーム当り１２８チャ
ネルを持つシステムで、５フレーム当り１チャネル、１
０フレーム当り１チャネル、２０フレーム当り１チャネ
ルの周期の入来データをすべて交換する必要があれば、
匍脚ワード１己憶装置よ２５６０個の制御ワード（１２
８×２０）を記憶できるものでなければならない。従つ
て交換方式は時分割フレームをこのようにして実効的に
２５６０チャネルに拡張する。これはスーパフレームと
呼ばれることもある。２５６０個の制御ワード！持つシ
ステムは、もし３フレーム毎に１チャネルの割合を持つ
加入者があれば、このようなサブレートのデータを交換
するには適していない。

制御ワードの２０フレームのくりかえしサイクルにおい
て、常に３フレームだけ離れたような制御ワードを記憶
するのに使用する制御ワード記憶位置は存在しない。こ
れは２０を３で割つても割切れないためである。上述の
解決策を拡張してゆけば、７６８０個の制御ワードを持
つ制御ワード記憶装置が必要であることになる。本発明
に従えば、それ以外の場合必要とデータワードの割合で
データワードを発生する複数個の第２のデータ発生装置
とを含み、それによりデータ発生装置に接続され選択回
路によつて選択された制御ワードに応動する時分割交換
回路は固定した幅のタイムスロツトで通信路を設定する
ことを特徴とする制御ワード発生装置。

明細書本発明は、匍御ワードを蓄積する第１の数の記憶
位置からなる第１の蓄積回路を含んでいる時分割交換方
式を制御するための時分割交換方式の制御ワードを発生
する制御ワード発生装置（以下制御ワード源としてこれ
を記述する。

）に関する。デイジタル時分割交換方式に関連した複数
個の加入者（すなわちデータ源）の間で情報を担うゼー
タワードを交換する。デイジタルワードはこれらの加入
者のデータ速度によつて固定した周期的時間間隔で個個
の加入者から受信される。与えられたデータ源からのデ
ータワードの間の固定した周期的時間間隔はこＸではそ
のデータ源のデータ周期と呼ばれる。頻々データワード
は少くとも１本の時分割多重線土の時分割テャネルによ
つて加入者から受信される。各ラインが１２８個の時分
割チヤネルを有し、同一の加入者に関するチャネル間の
間隔が１２５マイクロ秒であるような複数個の時分割多
重ラインを持つシステムは当業者には周知である。加入
者の情報を交換するために、時分割交換方式は一般に一
定の時間幅のくりかえしタィムスロツトで動作する。

各タイムスロツトの間にひとつ（あるいはそれ以上）の
加入者からのデータワードはそのタイムスロツトに関連
した制御ワードで規定される１つの加入者（あるいは複
数の加入者）にスイツチされる。不正確なデータを伝送
することを防止するためには、与えられた加入者からの
データワードはそれが受信されたのと同じ時分割でスイ
ツチされることが本質的に重要である。例えば、もし１
２５マイクロ秒ごとのひとつのデータワードのデータ周
期である加入者からシステムにデータワードが受信され
れば、そのときにはこれらのデータワードは同じデータ
周波数でスィツチする必要がある。交換機を制御する制
御ワードは少くともひとつのリストとして交換機に記憶
されており、各々のリストはリスト当り各タイムスロツ
トにひとつの制御ワードの割合で一定の順序でアクセス
される。各々の制御ワードのリストはくりかえしてアク
セスされるから、制御ワードのリストの全体およびその
リストにくりかえしてアクセスすることによつて発生す
る制御ワードの系列全体を通して適切な時間分離が存在
しなければならない。ある種の交換方式では同一の周期
を持つた加入者からのデータワードだけを交換するよう
になつている。

すべての加入者が同一のデータ周期を持つていれば、あ
る加入者から与えられるデータワードの間の時間は等し
く、これはフレームと呼ばれる。上述した型の交換機で
拡ナ＄収束もなければ、時分割多重フレームのチャネル
数と同じ数の制御ワートン持つ制御ワードのリストが用
いられる。ある種の交換方式では、すべての加入者が最
低速のデータ源のデータ周期を割つたときに整数となる
ようなゼータ周期を持つていれば、異るデータ周期を持
つ加入者を取扱うことができる。この種の交換方式では
拡大も収束もないと仮定すれば、制御ワードのリストの
記憶容量はフレーム時間中のチャネル数と最低速の加入
者からの連続した二つのデータワードの間のフレーム数
の積に等しい数の制御ワードを蓄積するのに充分なもの
でなければならない。例えば、フレーム当り１２８チヤ
ネルを持つシステムで、５フレーム当り１チヤネル、１
０フレーム当り１チャネル、２０フレーム当り１チヤネ
ルの周期の入来データをすべて交換する必要があれば、
匍脚ワード電憶装置け２５６０個の制御ワード（１２８
Ｘ２０）を記憶できるものでなければならない。従つて
交換方式は時分割フレームをこのようにして実効的に２
５６０チャネルに拡張する。これはスーパフレームと呼
ばれることもある。２５６０個の制御ワード寺持つシス
テムは、もし３フレーム毎に１チャネルの割合を持つ加
入者があれば、このようなサプレートのデータを交換す
るには適していない。

制御ワードの２０フレームのくりかえしサイクルにおい
て、常に３フレームだけ離れたような制御ワードを記憶
するのに使用する制御ワード記憶位置は存在しない。こ
れは２０を３で割つても割切れないためである。上述の
解決策を拡張してゆけば、７６８０個の制御ワードを持
つ制御ワード記憶装置が必要であることになる。本発明
に従えば、それ以外の場合必要となる７６８０よりはる
かに小さい制御ワードの記憶装置で上述したデータ周波
数のデータを交換することができる。本発明に従えば、
時分害咬換方式を制御する時分割交換方式制御ワードを
発生する制御ワード源において、制御ワード源はさらに
制御ワードを記憶する第２の数の第２の記憶位置と、第
１および第２の記憶回路の両方のひとつの記憶位置から
本質的に同時に制御ワードを読み出す記憶読出し回路と
、第１および第２の記憶回路から読み出された制御ワー
ドに応動して時分割交換方式に対してそれを制御するた
めの第１および第２の記憶回路から読み出された制御ワ
ードの内の所定の一方を送り出す選択回路とを含み、記
憶位置の第２の数は記憶位置の第１の数より小さく、記
憶位置の第１の数は記憶位置の第２の数の整数倍にはな
つていない。

発明の要約 本発明の状況は多数のデイジタルデータワード源の間で
データワードを交換する時分割交換方式である。

これらのデイジタルデータワード源はデイジタル処理装
置や、そのアナログ信号がデイジタル形式に変換される
電話音声加入者を含む。第１の複数個のデータ源はｎチ
ャネル毎に１チヤネルを使用することを要求するデータ
周波数を持ち、第２の複数個のデータ源はｍをｎより小
さく、ｎはｍの整数倍ではないものとして、ｍチャネル
毎に１チヤネルを使用することを要求するデータ周波数
を持つ。本発明に従う制御ワード源は制御ワードを記憶
するためのｎ個の記憶位置を有するｎ個の記憶位置を有
する第１の記憶装置と制御ワードを記憶するためのｍ個
の記憶位置を有する第２の記憶装置とを有する。記憶読
み出し回路は各記憶装置におけるひとつの記憶位置の内
容を本質的に同時に読み出す。選択装置は記憶読み出し
回路からの制御ワードを受信し、こうして読み出された
二つの制御ワードの内の所定のものを時分割交換方式に
送出してその制御を実行する。本発明の特定の一実施例
においては、２．４キロビツト／秒の加入者は２５６０
チャネル（１２８チャネルの２０フレーム分）ごとに１
チャネルを利用し、１６キロビツト／秒の加入者は３８
４チャネル（１２８チヤネルの３フレーム外）ごとに、
１チヤネルを利用する。

この実施例においては、第１の制御ワードの記憶装置は
２．４キロビツト／秒の加入者に関連した加入者の制御
ワードのための２５６０個の記憶位置を含み、第２の記
憶装置は１６キロビツト／秒の加入者に関連した制御ワ
ードのための３８４個の記憶位置を含む。両方の記憶装
置のすべての記憶位置は制御部と関連する制御部が有効
であるかどうかを示す空／塞部を持つている。両方の記
憶装置の記憶位置は両方の記憶装置のひとつの制御ワー
ドが本質的に同時に読まれるように順次に読み出される
が、それに関連する制御部が有効であることを示す空／
塞部を持つ制御ワードだけが時分割交換システムに送ら
れることになる。

【図面の簡単な説明】

本発明の実施例の以下の説明は添付の図面を参照して読
まれることによつてより容易に理解されるものと思われ
る。 第１図は本発明の一実施例のプロック図；第２図および
第７図は本実施例を理解するのに有効なタイミング図；
第３図および第８図は本実施例のある種ｑ妃憶装置の内
容の詳細な図面；第４図、第５図および第６図は第７図
および第８図と同じ紙面にある第９図に従つて配列した
とき、こＸで述べる実施例のより詳細な図面である。説
明 第１図は複数個の入り時分割多重線と複数個力出時分割
多重線を有する時分割交換方式である。 入り時分割多重線の内時分割多重線１０１および１０２
が出時分割多重線の内時分割多重線１０３および１０４
が図示されている。入り時分割多重線の各々は１２８個
の時分割チャネルを持つ１２５マイクロ秒のフレームで
デイジタル・データを伝送する。従つて、単一の時分割
チャネルの時間周期は約９７６ナノ秒である。任意の与
えられたチャネルで伝送されるデータワードは７個の情
報ビツトと１個の制御ビットから成る。フレーム当り１
チャネルの情報容量は従つて５６キロビツト／秒（７ビ
ツトＸ？）となる。１２５マイタロルν 本実施例はまた２．４キロビツト／秒、９．６キロビツ
ト／秒、および１６キロビツト／秒のような低速のデー
タ速度を持つ加入者を収容する。 ５６キロビツト／秒以下の低速のデータ速度を持つ加入
の効率のためにある種のサブレート加入者は５６キロビ
ツト／秒のデータチヤネルのひとつを共用する。 加入者があるチャネルを共用しているときには、７個の
情報ビツトの内のひとつは加入者の識別のために必要と
なり、データ用には６ビツトが残されることに注意して
おく。これによつてフレーム当り１チヤネルの最大容量
は４８キロビツト／秒となる。以下の表はチャネルを共
用することができる特定のデータ速度の加入者の数を示
している。Ｓをそのチヤネルを共用する加入者の最大数
とすれば、サブレート加入者はそれをＳフレームに１回
利用することによつてチャネルを共用する。 従つて、本実施例における同一のサブレート加入者によ
るチャネル利用の間のチャネル数はチヤネルを共用する
加入者の最大数の１２８倍となる。例えば、２．４キロ
ビツトの加入者はそのチャネルを２０フレームに１回、
すなわち、２５６０チャネルごとに使用する。本実施例
のチヤネル共用のプロセスは２５００マイクロ秒ごとの
２５６０時分割チャネルのスーパフレーム（第２図）を
参照することによつて理解しやすくなる。スーパフレー
ムの長さはフレーム当りのチャネル数と最低のサブレー
ト加入者のくりかえし速度の積である。（フレーム当り
１２８チヤネルＸ２Ｏフレーム）スーパフレームの中で
各加入者は少くともひとつの関連するチャネルを有する
。例えば、チヤネル１２７が９．６キロビツト／秒の加
入者によつて使用されれば、その加入者からのデータワ
ードは５フレームおきのチヤネル１２７を使用すること
になる。従つてこの加入者はスーパフレーム当り４回チ
ヤネル１２７を使用する。しかし２．４キロビツト／秒
の加入者はそれに関連するチャネルをスーパフレーム当
り１回しか使用しない。加入者のデータワードをこの形
式の時分割多重線に多重化する装置は周知である。第１
図の時分割多重交換方式は、１６個の入力バツフアメモ
リ一と、１６個の入力ポートと１６個の出力ボートと、
１６個の出力バツフアメモリ一とを含む時一空一時シス
テムである。 入カバツフアメモリ一の中では入カバツフアメモリ一１
０５および１０６と、出力バツフアメモリ一１０８およ
び１０９が示されている。この実施例では、各々の入力
時分割多重線、例えば１０１は人カバツフアメモリ一、
例えば１０５と固有に接続されており、各々の出力時分
割多重線、例えば１０３は出力バッフアメモリ一、例え
ば１０８と固有に接続されている。さらに与えられた時
分割多重線を利用する各加入者にはその時分割多重線に
接続されたバッフアメモリ一中の単一の記憶位置が与え
られる。各々の入力および出力のバツフアメモリ一は２
５６０個の記憶位置（１２８Ｘ２０）を持ち、これは本
実施例において与えられた時分割多重線を利用できる加
入者の最大数に等しい。各々の入力時分割多重線で受信
された各データワードは入カバツフアメモリ一の入力デ
ータワード分配装置１１４によつて規定される記憶位置
に書き込まれる。第１図においては、入力時分割多重線
１０１は入力データワード分配装置１１４に接続され、
入力時分割多重線１０２は入力データワード分配装置１
１５に接続されている。入力データワード分配装置の動
作については後に詳述する。１６個の入カバツフアメモ
リ一の各々は時分割・空間分割スイツチ１０７の１６個
の入力ポートのひとつに接続されている。 データワードは入カバッファメモリ一から読まれ、空間
分割スイツチ１０７の関連する入力ボートに送られ、空
間分割スイツチ１０７によつて交換されて約９７６ナノ
秒のくりかえしタイムスロツトで選択された出力バツフ
アメモリ一に与えられる。本実施例のシステムは同時に
各々の入カバツフアメモリ一からひとつのデータワード
を読み、各タィムスロツトでその結果得られたデータワ
ードを空間分割スィツチ１０７を通して読み出すことが
できる。与えられたタイムスロツトにおいて、与えられ
た入カバツフアメモリ一から読み出される特定のデータ
ワードと、その特定のデータワードがとる空間分割御ワ
ードによつて決定される。本実施例は１６個の入力制御
ワード源を含み、その内バツフアメモリ一１０５および
１０６にそれぞれ関連した入力制御ワード源１１０およ
び１１１が第１図に示されている。本実施例はさらに１
６個の出力匍商ワード源を含み、その一方は各々の出力
バツフアメモリ一に固有に関連している。 この実施例において、出力バツフアメモリ一１０８およ
び１０９は、それぞれ、出力制御ワード源１１２および
１１３に関連している。各々の出力制御ワード源は交換
ネツトワークと同期して動作し、それに関連した出力バ
ツフアメモリ一のどの記憶位置が空間分割スィツチ１０
７の出力ポートから生じたデータワードを記憶するべき
かを示すアドレスを発生する。出力バツフアメモリ一１
０８および１０９に記憶されたデータワードはそれぞれ
データワード分配装置１１６および１１７によつて出力
時分割多重線上の固有のチヤネルで読み出される。前述
したように、与えられた加入者からのデータワードは入
カバツフアメモリ一によつて、その特定の加入者のデー
タ速度で決まる一定の周期的速度で読み出される。 従つて同一の速度で入カバツフアメモリ一からその加入
者に関連したデータワードを読み出すことが必要である
。この目的のために、与えられた加入者に関連する記憶
位置を読み出すためのメモリー・アドレスを含む制御ワ
ードは、データが入カバツフアメモリ一に書き込まれる
のと同一の速度で発生しなければならない。制御ワード
を発生するひとつの方法は制御ワードのリストを記憶し
、タイムスロツト当りひとつの制御ワードの割合で順次
に記憶されたリストにアクセスする方法である。本実施
例のように、チャネルの期間がタイムスロツト長さに等
しいときには、制御ワード系列の発生に当つて、その加
入者に関連した連続したチヤネルの間のチヤネルと同数
のチヤネルが、与えられた加入者の制御ワードの内の連
続するものＸ間に存在することが重要である。すべての
可能性のあるサブレート加入者のデータ周期が最低のデ
ータ速度のデータ周期を割り切ることができれば、スー
パフレームの長さに等しい制御ワードのシーケンスで制
御ワードの所望の間隔を保つことができる。 しかし、サブレートの加入者が最低のデータ速度のデー
タ周期を割切ることができなければ、制御ワードのスー
パフレームはもはや不充分である。第３図はこの状況を
示す制御ワードの系列を発生するためのシーケンスを示
している。制御ワードのリストは各々が１２８個の記憶
位置を持つ２０個のメモリーに記憶されている。第３図
において、各々の垂直の列はメモリーに対応して、各々
の行はすべてのメモリーの特定の記憶位置に対応する。
このリストのアクセスでは第１のメモリーの１２８個の
制御ワードの位置をすべて読み出し、次に各々の続くメ
モリーの制御ワード位置を順次に読み出してゆく。最後
のメモリーの最後の制御ワード位置が読み出されると、
第１のメモリーの第１の制御ワードからはじめて、匍御
ワードの全体のリストの読み出し動作がくりかえされる
ことになる。以下の議論においては、二つの制御ワード
を分離する制御ワードの数にして述べることにする。制
御ワードはタイムスロツト当り１ｔｉ１脚ワードの割合
でアクセスされるから、二つの与えられた制御ワードの
数は二つの制御ワードの間のタィムスロツトの数である
と考えられる。第３図に従えば、第１のメモリーの与え
られた制御ワードとその直後のメモリーの同じ制御ワー
ド位置の間に−＆よ１２８個の制御ワード位置（１２８
タィムスロツト）が存在する。本実施例においては、５
６キロビット／秒の加入者は１２８チャネルのフレーム
の各々で１個のチャネルを必要とする。従つて５６キロ
ビツトの加入者に関連した制御ワードはすべてのメモリ
ー・モジユールの同一の制御ワード位置に記憶され、こ
れは１２８タイムスロツトごとにアクセスされる。第３
図は５６キロビツトの加入者に対する制御ワートズＡの
記憶の方法を示している。制御ワードＡは２０個のメモ
リーモジユールのすべての制御ワード位置０に記憶され
ている。アドレス１を持つ制御ワード位置は９．６キロ
ビツト／秒のデータ速度の加入者のための制御ワードを
示す（Ｂ）。各各の制御ワードＢは直後の制御ワードと
正確に６４０匍屑ワード（タィムスロツト）だけ離れて
おり、これはそれに関連する９．６キロビツト／秒の加
入者からのデータワードの間のチヤネルの数に対応する
。従つて、各々の制御ワードＢは加入者Ｂからのデータ
ワードが入カバツフアメモリ一に入るのと同じ速度で読
み出される。第３図の制御ワード系列記憶装置はまた、
同様にして４．８キロビツト／秒および２．４キロビツ
ト／秒のデータ速度に対しても適切な制御ワードの分離
を行なうことができる。４．８および９．６キロビツト
／秒の速度のデータ周期もまた２．４キロビツト／秒の
速度のデータ周期を割り切ることができることに注意さ
れたい。 第３図において制御ワードＣは１６キロビツトの加入者
に関する制御ワードを表わし、上述したように、これは
３フレームに１回入カバツフアメモリ一にデータワード
を送信する。 すなわち１６キロビツト／秒のサブレート加入者による
タィムスロツト使用の間には３８４チヤネルがある。従
つて、制御ワード位置２に示されたシーケンスで適当な
交換制御を行なうことができる。第３図に示すように、
これによつて制御ワードストアにおける制御ワードＣの
間に３８４個の制御ワード（タイムスロツ（へ）の分離
を行なうことができる。しかしシーケンスが次にはじま
つたとき、すなわちメモリー１９の後でメモリー０がア
リセスされたときには制御ワードＣの間には２５６制御
ワード（タイムスロツト）しか存在しないことになる。
この問題は１スーパフレーム分の制御ワードしか持たな
い制御ワードストアを使用したのでは解決することはで
きない。この問題に対するひとつの解決法は、種々のデ
ータ速度の最小公倍数にもとづく制御ワードのリストを
形成することである。この例では、このためには全部で
７６８０個の制御ワード記憶位置を有する６０個のメモ
リー・モジユールが必要となる。第４図、第５図および
第６図け第９図に示すように配列されるものであるが、
２．４、４．８、９．６、１６および５６キロビツト／
秒の組合せのデータ速度のシステムで交換機制御のため
にこのような多数の制御ワード記憶位置を必要としない
ための本発明の一実施例を示している。 この実施例は入力制御ワード？１１０を含んでいる。す
べての制御ワード源、例えば１１１，１１２および１１
３はこれによつて発生された制御ワードの長さが変化す
ることを除いて、本質的に同一であることに注意された
い。各々の制御ワード源にぱ二つの別個の制御ワード記
憶装置が含まれている。第１の制御ワード記憶ユニツト
４０１は２５６０個の記憶位置を有し、これが各１２８
個の記憶位置を持つ２０個のメモリーで構成されている
。これは第３図の記憶装置と本質的に同一である。この
実施例はさらに各々が１２８個の記憶位置を有する３個
のメモリーで構成された第２のワード記憶ユニツト４０
２が含まれている。すべての制御ワードは二つに分類さ
れる。第１の分類は最低のデータ速度を持つサブレート
加入者と最低のデータ速度のデータ周期を割切るデータ
周期を持つサプレートを加入者に関連するすべての制御
ワードを含む。この第１の分類にはまたフレーム当り１
チャネルを要求する加入者に関連するすべての制御ワー
ドも含まれる。この例では、第１の分数は次のデータ速
度を含む：２．４キロビツト／秒、４．８キロビツト／
秒、９．６キロビツト／秒、５６キロビツト／秒。これ
らのデータ速度を持つ加入者に関連する制御ワードは制
御ワード記憶ユニツト４０１に記憶される。第２の制御
ワード記憶ユニツト４０２は１６キロビット／秒のデー
タ速度に関連するすべての制御ワードを記憶するのに使
用される。制御ワード記憶ユニツトは交換機能の制御の
ための制御ワードを与えるために周期的に読み出され、
新らしい通信路を与えたり、不必要な通信路を消したり
するためにこれより低頻度で書き込まれる。読み書きの
両方を実行するために、各々のタイムスロツトは読み出
しの半分と書き込みの半分に分けられている。クロツク
回路４０３（第４図）は導体４０９に矩形波出力を発生
する。クカツク回路４０３の出力が論理ゞ１″であると
きには、メモリーの読み出しが行なわれ、クロツク回路
４０３の出力が論理ゞ０″であるときにはメモリーの書
き込みが可能である。まず制御ワード記憶ユニツトの読
み出しのプロセスを説明しよう。クロツク回路４０３は
またタイムスロツト・カウンタ４０４に対して一連のク
ロツクを発生して送出する。タイムスロツト・カウンタ
４０４はクロツクパルスに応動して、タイムスロツト当
りひとつの割合でＯ乃至１２７のタイムスロツト番号の
くりかえし系列を発生する。タイムスロツト番号は系列
ＡＮＤゲート４０５および４０６に与えられ、モジユロ
２０カウンタ４０７とモジユロ３カウンタ４０８に与え
られる。モジユロ２０カウンタ４０７はスーパフレーム
中のフレームを計数するものであるが、０出力から開始
してタイムスロット番号１２７からＯへの変化のたびに
１ずつ増分される。モジユロ２０カウンタ４０７は１２
７からＯへのタイムスロツト番号の変化の計数を継続し
、１９になつたときに、これはＯにりセツトされる。モ
ジユロ２０カウンタ４０７によつて計数された変化の数
を表示する信号は２０者択１デコーダ４１０に送られる
。これは周知の方法で動作し、モジユロ２０カウンタ４
０７から受信された信号の各々の組に応動して、その２
０個の出力導体の内の唯一のものに論理ゞ１″を与える
。２０者択１デコーダ４１０の２０本の出力導体の各々
はそれに接続されたＡＮＤゲートの入力に与えられる。 このＡＮＤゲートは図面上では単一のＡＮＤゲート４１
３として示されている。モジユロ３カウンタ４０８はま
た１２７からＯへのタイムスロツト番号の変化を計数し
、出力信号として０、１、２のくりかえし系列を発生す
る。これらの出力信号は３者択１デコーダ４１１に与え
られ、これは３本の出力導体の内の所定の１本に論理ゞ
１″を与えるように動作する。３者択１デコーダ４１１
の各々の出力導体は接続されたＡＮＤゲートの入力とし
て接続され、このＡＮＤゲートは図面上では単一のＡＮ
Ｄゲート４１４として示されている。 クロツク回路４０３はさらに導体４０９上の読み一書き
信号との関連で第７図に示す３つのタイミング信号：ｔ
１、Ｔ２およびＴ３を発生する。時刻ｔ１において、そ
のときタィムスロツトカウンタ４０４によつて発生され
たタイムスロツト番号はＡＮＤゲート４０５によつてゲ
ートされて制御ワード記憶ユニツト４０１に関連したア
ドレスレジスタ４１５に対してゲートされる。このタイ
ムスロツト番号はＡＮＤゲート４０６によつて制御ワー
ド記憶ユニツト４０２に接続されたアドレスレジスタ４
１６にもゲートされる。これと同じｔ１信号と同期して
、２０者択１デコーダ４１０の論理′１″出力はＡＮＤ
ゲート４１３によつてメモリー選択回路４１７にゲート
され、３者択１デコーダ４１１の論理′１″出力はＡＮ
Ｄゲート４１４によつてメモリー選択回路４１８にゲー
トされる。デコーダ４１０の２０本の出力導体の各々は
制御ワード記憶ユニツト４０１のひとつのメモリーと固
有に接続されている。メモリー選択回路４１７は論理″
１″を有するデコーダの特定の出力に応動してアドレス
レジスタ４１５で規定された制御ワード位置を読むよう
にそのメモリーを付勢する。同様に３者択１デコーダの
３本の出力の各々は制御ワード記憶ユニツト４０２の制
御ワードのメモリーのひとつに固有に接続されている。
メモリー選択回路４１８は３者択１デコーダ４１１から
の論理ゞ１″に応動して、アドレスレジスタ４１６の内
容で規定される制御ワードの位置を読み出すべく選択さ
れたメモリーを付勢する。従つて現在のタイムスロツト
の値、モジユロ２０カウンタ４０７およびモジュロ３カ
ウンタ４０８の出力は制御ワード記憶ユニツト４０１お
よび４０２の各々からひとつの制御ワードを読み出すた
めに各タイムスロツトで使用される。制御ワード記憶ユ
ニツト４０１から読み出された制御ワードは出力レジス
タ回路４１９に送られ、制御ワード記憶ユニツト４０２
から読み出された制御ワードは出力レジスタ回路４２０
に送られる。上述した回路では、制御ワード記憶ユニツ
ト４０２のひとつの記憶位置が各タイムスロツトで読み
出され、その内容が出力レジスタ回路４１９に送られる
。 出力レジスタ回路４１９に与えられる制御ワードのシー
ケンスは第１のメモリーの１２８個の記憶位置のすべて
を順次に読み出し、次いで順次にこれに続くメモリーの
１２８個の記憶位置を順次に読み出すことによつて規定
される。２０番目のメモリーの最後の記憶位置の読み出
しの直後に第１のメモリーの第１の記憶位置を読み出す
ことによつてこのシーケンスが連続する。 制御ワード記憶ユニツト４０２の制御ワード記憶位置は
制御ワード記憶ユニツト４０１と同様に読み出される。
各タイムスロツトの間で、制御ワード記憶ユニツト４０
１のひとつのメモリーと制御ワード記憶ユニツト４０２
のメモリーの同一の位置から制御ワードが読み出され、
それぞれに接続された出力レジスタ回路４１９および４
２０に送られる。両方の制御ワード記憶ユニツト４０１
および４０２のすべての記憶位置は１６個の制御ビツト
とひとつの空塞ビツトを含んでいる。 空塞ビツトの目的は通信路を設定するために付随する制
御ワードの残りの部分を使用すべきかどうかを規定する
ことである。もし空塞ビツトがゞＯ″であるなら、制御
ワード位置は空きであり、その位置の制御ワードは使用
されないものと定められる。同様に、もし空塞ビツトが
論理Ｓ１１″であるなら、制御ワード記憶位置は通信路
を設定するのに必要な情報を含んでいるものと判定され
る。本発明のシステムがはじめに初期化されるときには
、制御ワード記憶ユニツト４０１および４０２のすべて
の制御ワード記憶位置の空塞ビツトは論理ゞＯ″にセツ
トされ、これらがすべて空きであることが表示される。 意味のある制御ワードが二つの制御ワード記憶ユニツト
に格納されるときに、それらに関連する空／塞ビツトは
論理Ｓ１１″にセツトされ、それに関連する制御ワード
記憶位置が有意な情報を含むことを示す。後に詳述する
ように、制御ワード記憶ユニツト４旧の２０個のメモリ
ーがすべて、同じ記憶位置に空きとなつた空／塞ビツト
を持つているときだけ制御ワードは制御ワード記憶ユニ
ツト４０２の記憶位置に記入される。例えば、制御ワー
ド記憶ユニツト４旧のすべての２０個のメモリーで、空
き位置１３があれば、制御ワード記憶ユニツト４０２の
三つのメモリーの任意のものｋ位置１３に制御ワードを
入れることができる。ＡＮＤゲート４２１，４２２およ
び０Ｒゲート４２３（第５図）で構成される制御ワード
選択回路４２５は、各タイムスロツトで読み込まれる二
つの制御ワードの内の一方を選択するのに使用される。
ＡＮＤゲート４２１，４２２および０Ｒゲート４２３は
、単一のゲートとして示されているが、そのすべては実
際には１６個のゲートで、各々が制御ワードの１ビツト
に対応している。レジスタ４１９の空／塞ビットはＡＮ
Ｄゲート４２１の制御入力として与えられる。出力レジ
スタ回路４２０の空／塞ビツトは制御入力としてＡＮＤ
ゲート４２２に与えられる。時刻Ｔ２（第７図）でクロ
ツク回路４０３によつて発生されたパルスはＡＮＤゲー
ト４２１および４２２の両方に与えられる。論理Ｓ１″
の空／塞ビツトを持つ出力レジスタ回路４１９および４
２０の内の特定の一方の制御ワードが０Ｒゲート４２３
を通して交換システムに与えられる。さらに両方の空塞
ビツトは排他的０Ｒゲート４２４の入力として与えられ
る。排他的０Ｒゲート４２４の出力は、その特定のタイ
ムスロツト間に何かの動作が行なわれるかを示すために
交換方式の空塞ビツトとして与えられる。もし空塞ビッ
トが論理ゞ０〃であれば、このような動作は行なわれな
い。走査回路１１９（第１図）は周知の方法でサービス
要求情報と呼信号情報を累積し、これを中央処理装置１
２０に送る。 こｋでは時分割多重線からのデイジタル信号情報を検出
する走査器１１９を示しているが、もし入来アナログ線
があれば、これから信号情報を得ることもでき、当業者
には周知のように共通線局間信号リンク（ＣＣＩＳ）か
ら信号情報を得ることもできる。中央処理装置１２０は
走査回路１１９に累積された情報とネツトワークの状態
マツプの情報にもとづいて翻訳を実行する。これらの翻
訳の目的はサービスを要求する加入者のデータ速度を取
扱うのに充分な容量を持つ交換網で使用するタイムスロ
ツトを見付け、これらの加入者がそのタイムスロツトで
通信できるようにするための制御ワードを形成すること
である。この翻訳ではさらに加入者のデータ速度で決ま
る必要な数の制御ワードで分離した制御ワード記憶位置
も決定する。先に述べたように、すべての制御ワード記
憶位置ではその初期において関連する空塞ビツト位置が
Ｏに設定されており、その制御ワード記憶位置が空きで
あることが示されている。 サービス要求によつて、制御ワード記憶ユニツトに制御
ワードを書き込むことが必要になつたときには、中央処
理装置１２０はまずその加入者のデータ周波数が制御ワ
ード記憶ユニツト４０１に関連する第１分類に入るか、
制御ワード記憶ユニツト４０２に関連した第２分類に入
るかを判定する。もしその制御ワードを制御ワード記憶
ユニツト４０１に入れるべきであるときには、制御ワー
ド記憶ユニツト４０２中の制御ワード記憶位置の完全に
空きである行と同じ制御ワード記憶位置に記入される。
同様に、もし制御ワードを制御ワード記憶ユニツト４０
２に入れるべきであるときには制御ワード記憶ユニツト
４０１中の制御ワード記憶位置の完全に空きである行と
同じ制御ワード記憶位置に記入される。第８図は制御ワ
ード記憶ユニツト４０１および４０２のはじめの５個の
制御ワード記憶位置を示している。 制御ワード記憶ユニツト４０１（第８図）のＯ番目の制
御ワード記憶位置は、５６キロビット／秒の加入者Ａ。
に関連している。従つて制御ワード記憶ユニツト４０１
の第０番目の行全体は制御ワードＡ。を記憶し、制御ワ
ード記憶ユニット４０２のＯ番目の行全体は空きである
。制御ワード記憶ユニツト４０１のアドレス１の行は二
つの９．６キロビツト／秒のデータ速度の加入者ＢＯお
よびＢ，に関連している。制御ワード記憶ユニツト４０
２のアドレス２を持つ記憶位置は二つの１６キロビツト
／秒の加入者Ｃ。およびＣ，によつて使用される。加入
者に関連する制御ワードＣ。およびＣ１は制御ワード記
憶ユニツト４０２の第１および第２のメモリーのアドレ
ス２を持つ制御ワード記憶位置に記憶されており、制御
ワード記憶ユニット４０１のアドレス２を持つ行の制御
ワード記憶位置はすべて空きとなつている。制御ワード
記憶ユニツト４０１の制御ワード記憶位置の次の行は５
６キロビツトの加入者Ａ，の制御ワードを記憶するのに
利用される。追加の１６キロビツト／秒の加入者（Ｃ２
）が交換機を通しての接続を要求していれば、それに関
連した制御ワードは第８図の制御ワード記憶ユニツトの
図示の部分の影を付けた領域にだけ記憶することができ
る。制御ワード記憶ユニツト４０１の制御ワード記憶位
置０、１あるいは３には有効な制御ワードが記憶されて
いるから、Ｃ２の制御ワードは制御ワード記憶ユニツト
４０２のこれらの制御ワード記憶位置に書き込むことは
できない。同様に第１の分類の加入者がネツトワークを
通しての接続を要求したときには、それに関連する制御
ワードは制御ワード記憶ユニツト４０２のこの制御ワー
ド記憶位置は使用されているから、制御ワード記憶ユニ
ツト４０１のアドレス２を持つ記憶位置に蓄積すること
はできない。本発明のこれらの分類に基づいた分類での
データ速度の分離及び二つの制御ワード記憶位置１の排
他的な記憶は、この例のデータ速度の交換を従来技術に
おけるよりははるかに少数の制御ワード記憶位置を用い
て実現できるようにしている。 一方の制御ワード記憶ユニツトの制御ワード記憶位置の
行は他の制御ワード記憶ユニツトに対して排他的に割当
てられるから、その制御ワード記憶ユニツトに関連した
データ速度について各制御ワード記録ユニツトの記憶位
置にはそれらの間に正しい数のタイムスロツトがあるこ
とがわかる。従つてすべての予期される分類について、
そのデータ速度に関連する制御ワードにおいて正しい間
隔を与えることができる。次に制御ワードを制御ワード
記憶ユニツト４０１および４０２に記入する方法につい
て述べる。中央制御装置１２０によつて発生されたスイ
ツチ制御情報は選択された制御ワード源、例えば、入力
制御ワード源１１０に送られ、制御ワード源（第４図）
において指示されたレジスタ４１２に記憶される。各々
のレジスタ４１２は７ビツトのメモリー定義部４３０を
含み、これがどの制御ワード記憶位置の行にレジスタ４
１２の制御ワード部４３２にある制御ワードを記憶する
かを規定する。レジスタ４１２はまた２０ビツトのメモ
リー定義部４３１を含み、これはもしあれば制御ワード
記憶ユニツト４０１のどのメモリーにレジスタ４１２の
制御ワード部４３２を記憶するかを定義するのに使用さ
れる。メモリー定義部４３１の２０個のビツト位置の各
各は制御ワード記憶ユニツト４０１のメモリーのひとつ
に固有に関連している。論理′１″を記憶しているビツ
ト位置に関連したこれらのメモリーの任意のものは制御
ワード部４３２を受信する。レジスタ４１２はさらに３
ビツトのメモリー定義部を含み、これはもしあれば、制
御ワード記憶ユニツト４０２のメモリーのいずれが、レ
ジスタ４１２の制御ワード部４３２を記憶するかを決定
するのに用いられる。制御ワード記憶ユニツト４０２の
メモリーの各々はメモリー定義部４３３のビツト位置の
介々に固有に関連している。レジスタ４１２の２０ビツ
トのメモリー定義部４３１と３ビツトのメモリー定義部
４３３は排他的である。すなわちメモリー定義部４３１
が少くともひとつの論理′１″によつて制御ワード記憶
ユニツト４０１を指定したときには、メモリー定義部４
３３では記憶位置は定義されない。すなわちこれは全′
ｏ″を含んでいる。同様にもしメモリー定義部４３３で
メモリーが規定されているときにはメモリー定義部４３
１ではメモリーは規定されない。時刻Ｔ３において、レ
ジスタ４１２の７ビツトのメモリー定義部４３０はそれ
ぞれＡＮＤゲート４２５と４２６を経由してアドレスレ
ジスタ４１５とアドレスレジスタ４１６にゲートされる
。またレジスタ４１２の２０ビツトのメモリー定義部４
３１はＡＮＤゲート４２７を通してメモリー選択回路４
１７にゲートされ、３ビツトのメモリー定義部４３３は
ＡＮＤゲート４２８を通してメモリ一選択回路４１８に
ゲートされる。メモリー選択回路４１７および４１８は
それにゲートされた情報に応動して、論理ゞ１″に関連
したメモリーを付勢して、レジスタ４１２の制御ワード
部を７ピッチのメモリー定義部４３０で指定された記憶
位置に書き込む。制御ワード記憶ユニツト４０１のメモ
リーは制御ワード記憶ユニツト４０２のメモリーと同様
に同時に書き込むことができる。 メモリー定義部４３１にひとつ以上の論理ゞ １〃が入
つていれば、制御ワード部４３２は論理′１１に関連す
る各メモリーのメモリー定義部４３０で規定された制御
ワード記憶位置に書き込まれる。従つて、第８図におけ
る制御ワード記憶ユニツト４０１および４０２の第１の
制御ワード記憶位置の行の表示はレジスタ４１２に全ゞ
Ｏ″のメモリー定義部４３０、全ゞ１″のメモリー定義
部４３１、ＡＯの制御ワード、それに全ゞ０″のメモリ
ー定義部４３３を入れることによつて得られる。同様に
加入者Ｂ１の制御ワード（第８図）はレジスタ４１２に
、行１を定義するアドレス部、０１００００１００００
１００００１０００のメモリー定義部４３１、Ｂ，の制
御ワード、全０のメモリー定義部４３３を入れることに
よつて制御ワード記憶ユニツト４０１に記憶することが
できる。 メモリー定義部４３１と４３２の両方が全ゞ０″を含ん
でいるときにはメモリー選択回路４１７あるいは４１８
によつて、どのメモリーも選択されないので、書き込み
動作は実行されないことに注目されたい。従つて、各々
のパルスＴ３の後縁で、レジスタ４１２は全ゞ０〃を含
むようにクリアされる。従つて、中央処理装置１２０が
レジスタ４１２に制御ワードを送出したメモリーサイク
ルの間だけ書き込み動作が行なわれることになる。交換
機内の通信路を除去するには、除去されるべき通信路に
関連するすべての制御ワード記憶位置に空きの空／塞ビ
ツトを持つ制御ワードを書き込む。 従つて加入者Ａ，の通信路がもう必要なくなれば、加入
者Ａ，に関する各制御ワードの論理 ｚ′０″の空／塞
ビツトを同時に書き込むように上述したメモリー書き込
み装置が使用される。第６図は入力データワード分配装
置１１４と入カバツフアメモリ一１０５のより詳細な関
連を示フしている。

Claims (1)

1. 【特許請求の範囲】 １ 時分割交換方式を制御するための時分割交換方式制
   御ワードを発生する制御ワード発生装置であつて、制御
   ワードを記憶する第１の数の記憶位置を含む第１の記憶
   回路４０１を含む制御ワード発生装置において、該制御
   ワード発生装置はさらに 記憶位置の該第１の数より小さく第２の数であつて該記
   憶位置の第２の数の整数倍に記憶位置の該第１の数がな
   つていないような第２の数の制御ワードを記憶するため
   の記憶位置を有する第２の記憶回路、該第１および第２
   の記憶回路の両方のひとつの記憶位置から本質的に同時
   に制御ワードを読み出す記憶読み出し回路４１５、４１
   ６、４１７、４１８；及び該第１および第２の記憶回路
   から読み出された制御ワードに応動して、時分割交換シ
   ステムに対して、これを制御するために第１および第２
   の記憶回路から読み出された制御ワードの内の所定のも
   のを送信する選択回路４２５とを含むことを特徴とする
   制御ワード発生装置。 ２ 請求の範囲第１項に記載の制御ワード発生装置にお
   いて、各制御ワードは制御部とそれに関する空／塞部を
   有し、該空／塞部はそれに関連する制御部が有効なとき
   には第１の状態となっており、それに関連する制御部が
   有効でないときには第２の状態となつており、該選択回
   路は制御ワードの空／塞部に応動して、交換システムに
   対し第１の状態にある空／塞部に関連した制御ワードを
   送信するようになつていることを特徴とする制御ワード
   発生装置。 ３ 請求の範囲第２項に記載の制御ワード発生装置にお
   いて、記憶読み出し回路によつて本質的に同時に読み出
   される二つの記憶位置の一方の記憶位置にだけ有効な制
   御部とそれに関連した空／塞部を書き込むための書き込
   み回路とを含むことを特徴とする制御ワード発生装置。 ４ 請求の範囲第１項に記載の制御ワード発生装置にお
   いて、該第１の記憶回路は制御ワードを記憶するための
   ｎ個の記憶位置を含み、該第２の記憶回路はｎはｍより
   大きく、ｎはｍの整数倍でないとして、制御ワードを記
   憶するためのｍ個の記憶位置を含み、ｎタイムスロット
   毎にひとつのデータワードの割合でデータワードを発生
   する複数個の第１のデータ発生装置と、ｍタイムスロッ
   ト毎にひとつのデータワードの割合でデータワードを発
   生する複数個の第２のデータ発生装置とを含み、それに
   よりデータ発生装置に接続され選択回路によつて選択さ
   れた制御ワードに応動する時分割交換回路は固定した幅
   のタイムスロットで通信路を設定することを特徴とする
   制御ワード発生装置。