JPH05276584A - 多重化装置におけるタイムスロット並び換え装置 - Google Patents

多重化装置におけるタイムスロット並び換え装置

Info

Publication number
JPH05276584A
JPH05276584A JP4252837A JP25283792A JPH05276584A JP H05276584 A JPH05276584 A JP H05276584A JP 4252837 A JP4252837 A JP 4252837A JP 25283792 A JP25283792 A JP 25283792A JP H05276584 A JPH05276584 A JP H05276584A
Authority
JP
Japan
Prior art keywords
format
signal
subscriber
time slot
primary group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4252837A
Other languages
English (en)
Inventor
Hiroyuki Oide
浩之 大出
Noriyuki Kutsuwada
憲行 轡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPH05276584A publication Critical patent/JPH05276584A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1635—Format conversion, e.g. CEPT/US
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1641—Hierarchical systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13213—Counting, timing circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13216—Code signals, frame structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13292—Time division multiplexing, TDM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13299—Bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13305—Transistors, semiconductors in general
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1332—Logic circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13322—Integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13393—Time slot switching, T-stage, time slot interchanging, TSI

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 【目的】 本発明は電話、データ等の信号をディジタル
化した信号を複数種の中の一つのフォーマットで多重化
した信号を同じ伝送速度を持つ規定されたフォーマット
の一次線群の多重信号に変換する多重化装置のタイムス
ロット並び換え方式に関し、光加入者線信号に対して一
次群の指定されたタイムスロットに並び換えると共に一
次群の出力フォーマットの種別に応じたフォーマットへ
の変換を自動的に行うことを目的とする。 【構成】 一次群多重化信号のフォーマットの種類を検
出するフォーマット検出手段と、フォーマット検出手段
にて検出された種類のフォーマットの一次群多重化信号
が得られるように、複数の加入者多重化信号に含まれる
チャネルのタイムスロットを検出されたフォーマットの
種類に従って並べ変える並べ換え手段とを有するように
構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一次群信号が所定のフ
ォーマットを有するように光加入者線内の多重化信号の
タイムスロットを並べ変える多重化装置におけるタイム
スロット並べ換え装置に関する。
【０００２】近年、独自のフォーマットを有するディジ
タル多重化加入者信号が光ファイバーを介して変換機等
の端局に伝送されるシステムが提案されている。このシ
ステムにおいては、端局から出力される一次群信号が所
定のフォーマットを有しなければならないので、一次群
多重化信号が所定のフォーマットを有するように光加入
者線内の多重化信号のタイムスロットを並べ換えなけれ
ばならい。
【０００３】
【従来の技術】光加入者線により加入者多重化信号を伝
送するシステムは新たに提案されるものであるので、ま
ず、加入者線内のアナログ信号を多重化する従来システ
ムについて以下説明する。
【０００４】図１０Ａは、従来のシステムを示す。図１
０Ａにおいて、システムは１２のチャネル盤６１（＃１
〜＃１２）を備えている。２つの加入者線が入力ポート
６０を介して各チャネル盤６１に収容され、各チャネル
盤６１はアナログ信号をディジタル信号に変換するコー
ダ６２及びハイインピーダンス状態をとり得るスリース
テートゲート６３を有している。各チャネル盤６１はバ
ス６４及びチャネル指定線６５によって多重盤６６に結
合される。各チャネル盤６１に供給される加入者信号は
ディジタルデータに変換され、バス６４を介して多重盤
６６に供給される。チャネル盤６１は、チャネル指定線
６５を介して多重盤６６から供給されるチャネル指定信
号によって制御される。
【０００５】多重盤６６から出力される一次群信号は図
１０Ｂ（ａ）に示すようなフォーマットを有する。図１
０Ｂ（ａ）において、多重化信号の１フレームは２４チ
ャネルに分けられている。フレームの先頭に位置するビ
ット“Ｆ”は同期用に使用される。多重化信号が複数の
フレームで構成されるマルチフレーム信号である場合
（例えば、１２又は２４フレーム）、各フレームのビッ
ト“Ｆ”は同期パターンを形成する（例えば、０１０１
…）。ビット“Ｆ”の後に、各８ビットの２４チャネル
の信号が順次配列される。
【０００６】多重盤６６は図１０Ｂ（ｂ）−（ｅ）に示
すようなチャネル指定信号を出力する。チャネル指定信
号は順次有効にされる。各チャネル指定信号が有効とな
るとき、対応するチャネル盤６１は２チャネルの多重化
信号を出力する。多重盤６６は、２４チャネルの一次群
多重化信号が出力されるようにチャネル盤６１から順次
供給される多重化信号のタイムスロットを並べ換える。
【０００７】例えば、チャネル盤６１（＃１）が第１の
チャネル（ＣＨ１）と第１３のチャネル（ＣＨ１３）、
チャネル盤６１（＃２）が第２のチャネル（ＣＨ２）と
第１４のチャネル（ＣＨ１４）、また他のチャネル盤６
１（＃３〜＃２）がそれぞれ異なるチャネルに割り付け
られる。多重盤６６からチャネル盤６１（＃１）に供給
されるチャネル指定信号は、第１と第１３のチャネルに
対応したタイムスロットにおいて有効になる。第１のチ
ャネルに対応したタイムスロットにおいて、加入者信号
の１つが入力ポート６０を介してチャネル盤６１（＃
１）に入力し、コーダ６２によってディジタル信号に変
換される。このディジタル信号はゲート６３を介してプ
ルアップ抵抗が接続されたバス６４に供給される。この
後、チャネルＣＨ２からＣＨ１２に対応するタイムスロ
ットの間、チャネル盤６１のゲート６３はハイインピー
ダンス状態となる。第１３チャネル（ＣＨ１３）に対応
するタイムスロットでは、他の加入者信号がチャネル盤
６１（＃１）に入力され、ディジタル信号に変換され
る。他のチャネル盤６１でも、各チャネル盤に割付けら
れたチャネルに対応するタイムスロットにおいて、コー
ダ６２によって加入者信号がディジタル信号に変換さ
れ、そのディジタル信号がバス６４に供給される。その
結果、図１０Ｂ（ａ）に示すようなフォーマットの多重
化信号がバス６４を介して多重盤６６に供給される。多
重盤６６は、多重化信号にビット“Ｆ”を加え、マルチ
フレームの多重化信号を生成すると共に他の制御を実行
する。
【０００８】一次群信号は２種類のフォーマットを取り
得る。第１のフォーマットでは、ＣＨ１，ＣＨ２，ＣＨ
３，…，ＣＨ２４の順でチャネルが配列される。第２の
フォーマットでは、ＣＨ１，ＣＨ１３，ＣＨ２，ＣＨ１
４，ＣＨ３，ＣＨ１５，…，ＣＨ１２，ＣＨ２４の順で
チャネルが配列される。第１及び第２のフォーマットは
夫々シーケンシャルフォーマット及びＤ１Ｄフォーマッ
トと呼ばれる。
【０００９】上述した従来の加入者信号はアナログ信号
である。次に、加入者線が光ファイバで構成されたシス
テムを図２を参照しながら以下説明する。
【００１０】図１１Ａは加入者線が光ファイバで構成さ
れたシステムを示す。図１１Ａにおいて、このシステム
には電話器、データ処理端末等の加入者端末７０が設け
られている。加入者端末７０から例えば６４ｋｂｐｓの
レートにて出力されたディジタル信号が多重化される。
この多重化信号は、光ファイバー回線７１を介して端局
７２に例えば１．５Ｍｂｐｓのレートにて伝送される。
光加入者回線７１内の多重化ディジタル信号は固有のフ
ォーマットをもち得る。光加入者回線７１内の多重化デ
ィジタル信号のフォーマットは一次群信号のフォーマッ
トに類似していることが望ましい。図１１Ｂは光加入者
回線内ディジタル信号のフォーマットの例を示す。同期
用のビット“Ｆ”がその信号の先頭に位置し、ビット
“Ｆ”の後に、チャネルＣＨ１，ＣＨ２，…，ＣＨ１２
が配列される。この例では、同時に使用されるチャネル
は数チャネルであり、２４チャネル全部は使用されな
い。従って、１２チャネル以降のチャネルＣＨ１３−Ｃ
Ｈ２４は、他の情報（監視や制御等）のために使用され
る。加入者信号は１２フレームで構成されてマルチフレ
ーム信号である。
【００１１】光加入者回線内の図１１Ｂに示すような信
号のタイムスロットが、一次群多重化信号が所定のフォ
ーマットを有するように並べ換えられる。例えば、一次
群多重化信号のシーケンシャルフォーマットが図１１Ｃ
に示される。図１１Ｃにおいて、マルチフレーム信号は
各フレームが図１０Ｂ（ａ）に示すように構成された１
２又は２４のフレームを有する。Ｄ１Ｄフォーマットの
図示は省略する。
【００１２】
【発明が解決しようとする課題】端局に接続された光加
入者回線内のディジタル信号のタイムスロットが、一次
群多重化信号が所定のフォーマットを有するように並べ
換えられる場合、図１０Ａに示すシステムは、アナログ
信号を多重化するため、そのまま使用することはできな
い。
【００１３】また、一次群多重化信号はシーケンシャル
フォーマット又はＤ１Ｄフォーマットのいずれかをとり
得る。一次群多重化信号のフォーマットの種類は、各端
局に設置される機器によって決まる。従って、加入者信
号のタイムスロットを並べ変えるためのシステムは一次
群信号のフォーマットの種類（シーケンシャルフォーマ
ット又はＤ１Ｄフォーマット）に応じて交換しなければ
ならない。
【００１４】そこで、本発明の課題は、一次群多重化信
号の種類に応じて自動的に加入者信号のタイムスロット
を並べ変えることができるタイムスロット並べ換え装置
を提供することである。
【００１５】
【課題を解決するための手段】加入者線を転送される複
数の加入者多重化信号を所定のフォーマットを有する一
次群多重化信号に変換する多重化装置におけるタイムス
ロット並べ換え装置であって、一次群多重化信号のフォ
ーマットの種類を検出するフォーマット検出手段と、フ
ォーマット検出手段にて検出された種類のフォーマット
の一次群多重化信号が得られるように該複数の加入者多
重化信号に含まれるチャネルのタイムスロットを該検出
されたフォーマットの種類に従って並べ変える並べ換え
手段とを有するタイムスロット並べ換え装置により上記
課題が解決される。
【００１６】また、並べ換え手段を容易に構成する観点
から、上記並べ換え手段はメモリと、該複数の加入者信
号のチャネルのデータを順次メモリに書き込む、書込み
手段と、書込み手段にて書込まれたデータをフォーマッ
ト検出手段によって検出されたフォーマットの種類に応
じた順番にてメモリから読出す読み出し手段とを備え、
その結果該チャネルのタイムスロットがフォーマット検
出手段によって検出されたフォーマットの種類に応じて
並べ換えられるようにした。
【００１７】
【作用】フォーマット検出手段が一次群多重化信号のフ
ォーマットの種類を検出すると、並べ換え手段が該複数
の加入者多重化信号に含まれるチャネルのタイムスロッ
トを検出されたフォーマットの種類に応じて並べ変え
る。その結果、上記検出された種類のフォーマットの一
次群多重化信号が得られる。
【００１８】
【実施例】図面に基づいて第１の実施例を説明する。
【００１９】タイムスロット並べ換え装置は図１１Ａに
示す端局に設置される。このタイムスロット並べ換え装
置は夫々が図１０Ａに示されるチャネル盤に対応した複
数の回路ユニットから構成される。図１はタイムスロッ
ト並べ換え装置の１つの回路ユニットを示す。複数のデ
ィジタル加入者信号（例えば、２つのディジタル加入者
信号）が加入者端末から光加入者線を介して各回路ユニ
ットに伝送される。図１において、ディジタル加入者信
号は順次入力データ２０としてメモリ２２に供給され
る。ｎ進カウンタ２１はクロック信号（ＷＣＬＫ）を計
数し、その計数値をライトアドレスとしてメモリ２２に
供給する。メモリ２２はクロック信号（ＷＣＬＫ）に同
期して動作する。図１０Ａに示される従来の場合と同様
に、この回路ユニットに２つの加入者信号が入力する場
合、ｎ進カウンタ２１として２進カウンタが使用され
る。多重化回路（図示略）は一次群信号のフォーマット
に応じたチャネル信号を出力する。一次群信号のフォー
マットがシーケンシャルフォーマットの場合、図２に
示すような第１のチャネル信号が多重化回路から出力さ
れる。一次群信号のフォーマットがＤ１Ｄフォーマット
の場合、図２に示すような第２のチャネル信号が多重
化回路から出力される。フォーマット検出回路は、多重
化回路から出力されるチャネル信号を入力し、そのチャ
ネル信号に基づいて一次群多重化信号のフォーマットを
検出する。アドレスカウンタ２４は、その計数値がリー
ドアドレスとしてメモリ２２に供給されるようにメモリ
２２に結合されている。アドレスカウンタ２４はクロッ
ク信号（ＲＣＬＫ）に同期して２つのモードのうちのい
ずれか１つのモード計数動作を行なう。フォーマット検
出回路２３がシーケンシャルフォーマットを検出する
と、アドレスカウンタは第１のモードにて計数動作を行
なう。フォーマット検出回路２３がＤ１Ｄフォーマット
を検出すると、アドレスカウンタ２４は第２のモードに
て計数動作を行なう。第１のモードでは、アドレスカウ
ンタ２４の計数値は“０”から順次１ずつインクリメン
トされる。第２のモードでは、アドレスカウンタの計数
値はＤ１Ｄフォーマット（ＣＨ１，ＣＨ１３，ＣＨ２，
ＣＨ１４，…，ＣＨ１２，ＣＨ２４）に従って変化する
チャネルの１つに対応するタイムスロットを示すように
非連続的に変化する。
【００２０】ディジタル加入者信号は順次メモリ２２に
供給される。ディジタル加入者信号はｎ進カウンタ２１
の計数値で指定されるメモリ２２のアドレスに順次書込
まれる。フォーマット検出回路２３が出力多重化信号の
フォーマットがシーケンシャルフォーマットであること
を検出すると、アドレスカウンタ２４は第１のモードで
計数動作を行なう。従って、メモリ２２のリードアドレ
スは１ずつ増加し、加入者信号は順次メモリ２２から読
み出される。その結果、加入者信号はシーケンシャルフ
ォーマットで配列される。即ち、加入者信号のタイムス
ロットがシーケンシャルフォーマットで多重信号内で配
列される。一方、フォーマット検出回路２３が、一次群
多重化信号のフォーマットがＤ１Ｄフォーマットである
ことを検出すると、アドレスカウンタ２４は第２のモー
ドで計数動作を行なう。従って、メモリ２２のリードア
ドレスはＤ１Ｄフォーマットに従って変化し、加入者信
号は非連続的にメモリ２２から読出される。その結果、
加入者信号はＤ１Ｄフォーマットで配列される。即ち、
加入者信号のタイムスロットがＤ１Ｄフォーマットで多
重化信号内で配列される。
【００２１】フォーマット検出回路２３は、例えば図３
に示すように構成される。
【００２２】図３において、７つの出力端子ＱＡ−ＱＧ
を有する９６進カウンタ３０が所定のクロック信号（Ｃ
ＬＫ）に同期して計数動作を行なう。９６進カウンタ３
０は図２に示すチャネル信号によってリセットされる。
９６進カウンタ３０の出力端子ＱＡ−ＱＧはＡＮＤ回路
３１に接続される。５番目は７番目のビットＱＥ，ＱＧ
が反転されたＡＮＤ回路３１に入力し、９６進カウンタ
３０の計数値が“４８”に達すると、ＡＮＤ回路３１の
出力が有効になる。ＡＮＤ回路３１の出力はラッチ回路
３２の入力端子（Ｄ）に接続される。チャネル信号がラ
ッチ回路３２のクロック端子（ＣＫ）に入力し、このチ
ャネル信号が有効となるときにラッチ回路３２は入力状
態を保持する。
【００２３】一次群多重化信号がシーケンシャルフォー
マットを有する場合、フォーマット検出回路２３は図４
Ａのように動作する。図４Ａにおいて、シーケンシャル
フォーマットに対応した図２に示すような第１のチャ
ネル信号はクロック信号（ＣＬＫ）の４８パルスごとに
有効となる。従って、ＡＮＤ回路３１の出力が有効にな
るごとに、第１のチャネル信号が有効になる。その結
果、ラッチ回路３２の出力（Ｑ）は常にハイレベル（有
効）に保持される。
【００２４】一方、一次群多重化信号がＤ１Ｄフォーマ
ットを有する場合、フォーマット検出回路２３は、図４
Ｂに示すように動作する。図４ＢにおいてＤ１Ｄフォー
マットに対応する図２に示すような第２のチャネル信
号はクロック信号（ＣＬＫ）の９６パルスごとに２パル
ス有効となる。ＡＮＤ回路３１の出力が有効となるとき
はいつも第２のチャネル信号は有効でない。その結果、
ラッチ回路３２の出力（Ｑ）は常にローレベルに保持さ
れる。
【００２５】従って、一次群多重化信号がシーケンシャ
ルフォーマットとなる場合、フォーマット検出回路２３
はハイレベルの検出信号を出力する。また、一次群多重
化信号がＤ１Ｄフォーマットとなる場合、フォーマット
検出回路２３はローレベルの検出信号を出力する。
【００２６】上記第１の実施例によれば、フォーマット
検出回路２３が一次群多重化信号のフォーマットの種類
を検出し、メモリ２２のリードアドレスがフォーマット
検出回路２３の検出結果に基づいて制御される。そし
て、ディジタル加入者信号は検出されたフォーマット
（シーケンシャルフォーマット又はＤ１Ｄフォーマッ
ト）で配列されるようにメモリ２２から読み出される。
従って、光加入者線内の信号のタイムスロットが、一次
群多重化信号が検出されたフォーマットをとるように並
べ換えられる。
【００２７】図５を参照して本発明の第２の実施例につ
いて説明する。
【００２８】図５において、回路ユニットは図１Ａに示
すものと同様に、メモリ５２、ｎ進カウンタ５１及びフ
ォーマット検出回路５３を有している。更に、第１のア
ドレスカウンタ５５（＃１）、第２のアドレスカウンタ
５６（＃２）及びセレクタ５４が図１Ａに示すアドレス
カウンタ２４の代わりに設けられている。第１のアドレ
スカウンタ５５はクロック信号（ＲＣＬＫ）に同期して
計数値を１ずつインクリメントする。即ち、第１のアド
レスカウンタ５５（＃１）は、シーケンシャルフォーマ
ットに対応した上記第１のモードでのカウント動作を行
なう。第２のアドレスカウンタ５６（＃２）は、計数値
が、Ｄ１Ｄフォーマット（ＣＨ１，ＣＨ１３，ＣＨ２，
ＣＨ１４，…，ＣＨ１２，ＣＨ２４）に従って順次変化
するチャネルに対応するタイムスロットを表わすように
カウント動作を行なう。即ち、第２のアドレスカウンタ
５６（＃２）は上述した第２のモードでのカウント動作
を行なう。フォーマット検出回路５３は、図１Ａに示し
た回路ユニットに設けられたものと同様に図３に示すよ
うに構成されている。
【００２９】ディジタル加入者信号はｎ進カウンタ５１
の計数値で指定されるメモリ５２のアドレスに順次書込
まれる。フォーマット検出回路５３が一次群多重化信号
がシーケンシャルフォーマットをとることを検出する
と、セレクタ５４は、フォーマット検出回路５３から出
力される検出信号に基づいて第１のアドレスカウンタ５
５（＃１）を選択する。この場合、第１のアドレスカウ
ンタ５５（＃１）の計数値がリードアドレスとしてメモ
リ５２に与えられる。従って、メモリ５２から読み出さ
れるディジタル信号は順次シーケンシャルフォーマット
に従って配列される。一方、フォーマット検出回路が一
次群多重化信号がＤ１Ｄフォーマットをとることを検出
すると、セレクタ５４はフォーマット検出回路５３から
出力される検出信号に基づいて第２のアドレスカウンタ
５４（＃２）を選択する。この場合、第２のアドレスカ
ウンタ５６（＃２）の計数値がリードアドレスとしてメ
モリ５２に与えられる。従って、メモリ５２から読み出
されたディジタル信号は、Ｄ１Ｄフォーマットに従って
配列される。
【００３０】次に、図６−図９を参照しながら本発明の
第３の実施例を説明する。
【００３１】図６は、本発明の第３の実施例に係るタイ
ムスロット並べ換え装置を示す。このタイムスロット並
べ換え装置は、１２の回路ユニット（＃１−＃１２）を
搭載することが可能である。各回路ユニット（＃１−＃
１２）の構成は同じである。図６において、各回路ユニ
ットはシリアル／パラレル変換器１０１、同期検出回路
１０２、ライトアドレスカウンタ１０３、メモリ１０
４、パラレル／シリアル変換器１０５、フォーマット検
出回路１０６、リードコントローラ１０７及びスリース
テートゲート１０８を有している。光加入者線を介して
回路ユニットに供給される加入者信号は例えば、４チャ
ネルを含んでいる。各チャネルの信号はシリアル／パラ
レル変換器１０１によってパラレルデータ（例えば８ビ
ット）に変換される。そのデータは、ライトデータとし
てメモリ１０４に与えられる。加入者多重化信号は、同
期検出回路１０２に供給される。同期検出回路１０２
は、加入者多重化信号の各フレームの先頭に位置するビ
ット“Ｆ”を検出し、このビット“Ｆ”を検出するごと
に有効となる同期信号を出力する。ライトアドレスカウ
ンタ１０３は、同期検出回路１０２から供給される同期
信号に同期して計数動作を行なう。ライトアドレスカウ
ンタ１０３の計数値は１ずつインクリメントして、ライ
トアドレスとしてメモリ１０４に与えられる。メモリ１
０４のライト動作は加入者クロック信号に同期して行な
われる。メモリ１０４からの出力データはパラレル／シ
リアル変換器１０５によってシリアル信号に変換され、
このシリアル信号がスリーステートゲート１０８を介し
てデータバス１１０に与えられる。リードコントローラ
１０７はリードアドレス及びゲートコントロール信号を
生成する。加入者多重化信号が４チャネルである場合リ
ードアドレスは例えば、２ビットで構成される。ゲート
コントロール信号は、スリーステートゲート１０８に与
えられる。ゲートコントロール信号が有効であるときス
リーステートゲート１０８はハイインピーダンス状態と
なる。多重化回路１２０はデータバス１１０に結合して
いる。多重化回路１２０はデータバス１１０から各チャ
ネルの信号を順次入力し、所定のフォーマット（シーケ
ンシャルフォーマット又はＤ１Ｄフォーマット）を有す
る一次群多重化信号を出力する。一次群多重化信号のビ
ット“Ｆ”は多重化回路１２０にて生成される。多重化
回路１２０は、クロック信号、タイミング信号（ＦＴＩ
Ｍ）及びチャネル信号を各回路ユニットに与える。メモ
リ１０４のリード動作がクロック信号に同期して行なわ
れるようにこのクロック信号はメモリ１０４に与えられ
る。タイミング信号（ＦＴＩＭ）は、一次群多重化信号
におけるビット“Ｆ”の位置を示す。タイミング信号
（ＦＴＩＭ）及びクロック信号は、リードコントローラ
１０７に与えられる。チャネル信号は多重化回路１２０
から出力される一次群多重化信号のフォーマットの種類
（シーケンシャルフォーマット又はＤ１Ｄフォーマッ
ト）を示し、フォーマット検出回路１０６に入力する。
フォーマット検出回路１０６は図３のように構成され、
図４に示すように動作する。フォーマット検出回路１０
６は、シーケンシャルフォーマットを検出したときに有
効となる検出信号を出力する。リードコントローラ１０
７はフォーマット検出回路１０６から与えられる検出信
号の状態に応じてリードアドレス及びゲートコントロー
ル信号を生成する。
【００３２】リードコントローラ１０７は例えば、図７
に示すように構成される。図７において、このリードコ
ントローラ１０７は、カウンタ１５１、空間スイッチ１
５２、セレクタ１５３、コーダ１５４、ＮＡＮＤゲート
１５５及び分周器１５６を有する。分周器１５６は多重
化回路１２０から与えられるクロック信号を１／８に分
周して１／８クロックを出力する。カウンタ１５１は２
４チャネル（ＣＨ１−Ｈ２４）に対応した２４の出力端
子を有している。カウンタ１５１は、２４の出力端子が
順番に有効となるように１／８クロックに同期して作動
する。カウンタ１５１はタイミング信号（ＦＴＩＭ）に
よってリセットされる。カウンタ１５１の出力端子は２
４のタイムスロット（ＴＳ１−ＴＳ２４）に対応した出
力端子を有する空間スイッチ１５２の入力端子に接続さ
れている。空間スイッチ１５２はフォーマット検出回路
１０６から与えられる検出信号（Ｄ１Ｄ／ＳＥＱ）に基
づいて入力端子と出力端子間の接続関係を切換えてい
る。検出信号がハイレベルのとき（シーケンシャルフォ
ーマットが検出されたとき）、空間スイッチ１５２はチ
ャネルＣＨ１，ＣＨ２，…，ＣＨ２４がタイムスロット
ＴＲ１，ＴＲ２，…，ＴＲ２４に対応するように入力端
子を出力端子に接続する。検出信号がローレベルのとき
（Ｄ１Ｄフォーマットが検出されたとき）、空間スイッ
チ１２５はチャネルＣＨ１，ＣＨ１３，ＣＨ２，ＣＨ１
４，ＣＨ３，ＣＨ５，…，ＣＨ１２，ＣＨ２４がタイム
スロットＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，Ｔ
Ｒ６，…，ＴＲ２３，ＴＲ２４に対応するように入力端
子を出力端子に接続する。空間スイッチ１５２の出力端
子は４つの出力端子（ＳＥＬ１−ＳＥＬ４）を有するセ
レクタ１５３の入力端子に接続されている。セレクタ１
５３は多重化回路１２０から与えられるユニットアドレ
スに基づいて入力端子に入力する２４の信号のうち４つ
の信号を出力する。ユニットアドレスは有効にすべき回
路ユニットを表わす。各回路ユニット（＃１−＃１２）
において、セレクタ１５３は、次のテーブルに示される
ような４タイムスロットに対応した信号を出力する。
【００３３】
【表１】
【００３４】この場合、回路ユニット＃１２のセレクタ
１５３は任意のタイムスロットに対応した信号を出力す
る。
【００３５】セレクタ１５３の出力端子（ＳＥＬ１−Ｓ
ＥＬ４）はコーダ１５４の入力端子に接続される。コー
ダ１５４は入力信号に依存する２ビットデータを出力す
る。コーダ１５４は次の表に従って２ビットデータ（Ｒ
Ａ１，ＲＡ２）を出力する。
【００３６】
【表２】
【００３７】セレクタ１５３の出力端子（ＳＥＬ１−Ｓ
ＥＬ４）は、ＮＡＮＤゲート１５５の入力端子にも接続
されている。ＮＡＮＤゲート１５５の出力信号はゲート
コントロール信号として図６に示すスリーステートゲー
ト１０８に与えられる。
【００３８】第３の実施例においては、光加入者線を介
して与えられる加入者信号は、例えば、４チャネルを含
む。一次群多重化信号の１フレームは２４チャネルを含
むので、ユニットアドレスに従って６つの回路ユニット
が有効にされる。各回路ユニットにおいて、上述した第
１の実施例と同様に、加入者信号内の４チャネルデータ
は順番にメモリ１０４に書込まれる。
【００３９】フォーマット検出回路１０６が一次群多重
化信号のフォーマットがシーケンシャルフォーマットで
あることを検出すると、リードコントローラ１０７は図
８に示すように動作する。その結果、多重化回路１２０
からシーケンシャルフォーマットの一次群多重化信号が
出力されるように加入者信号のタイムスロットが並べ換
えられる。
【００４０】図８において、カウンタ１５１は出力端子
（ＣＨ１−ＣＨ２４）が順番に有効となるように１／８
クロックに同期して動作する。空間スイッチ１５２は、
シーケンシャルフォーマットに対応するように入力端子
（ＣＨ１−ＣＨ２４）を出力端子（ＴＳ１−ＴＳ２４）
に接続する。空間スイッチ１５２の出力端子（ＴＳ１−
ＴＳ２４）は、カウンタ１５１の出力端子（ＣＨ１−Ｃ
Ｈ２４）と同様に有効になる。回路ユニット＃１におい
て、空間スイッチ１５２の出力端子（ＴＳ１−ＴＳ４）
が順番に有効となる間に、リードアドレス“０”（０
０）、“１”（０１）、“２”（１０）及び“３”（１
１）が、〔表２〕に従ってリードコントローラ１０７か
ら出力される。メモリ１０４に記憶されたデータはアド
レス“０”，“１”，“２”及び“３”から順番に読み
出される。即ち、回路ユニット＃１に与えられた加入者
信号のチャネルはタイムスロットＴＳ１，ＴＳ２，ＴＳ
３，ＴＳ４に対応付けられる。空間スイッチ１５２の他
の出力端子が有効となる間、セレクタ１５３の出力（Ｓ
ＥＬ１−ＳＥＬ４）はローレベルとなる。従って、ＮＡ
ＮＤゲート１５５の出力がハイレベルとなる。即ち、ゲ
ートコントロール信号がハイレベルとなってスリーステ
ートゲート１０８がハイインピーダンス状態となる。
【００４１】第３の実施例においては、各回路ユニット
に対応したタイムスロットが重ならないように（〔表
１〕参照）、６つの回路ユニット＃１，＃３，＃５，＃
７，＃９，＃１１のみが有効とされる。回路ユニット＃
３において、空間スイッチ１５２の出力（ＴＳ５−ＴＳ
８）が順番に有効となる間、データがメモリ１０４のア
ドレス“０”，“１”，“２”及び“３”から読み出さ
れる。即ち、回路ユニット＃３に与えられる加入者信号
の４チャネルがタイムスロットＴＳ５，ＴＳ６，ＴＳ７
及びＴＳ８に割付けられる。更に上述したのと同様に、
回路ユニット＃５，＃７，＃９，＃１１に与えられる加
入者信号のチャネルは夫々タイムスロット（ＴＳ９，Ｔ
Ｓ１０，ＴＳ１１，ＴＳ１２），（ＴＳ１３，ＴＳ１
４，ＴＳ１５，ＴＳ１６），（ＴＳ１７，ＴＳ１８，Ｔ
Ｓ１９，ＴＳ２０）及び（ＴＳ２１，ＴＳ２２，ＴＳ２
３，ＴＳ２４）に割付けられる。
【００４２】多重化回路１２０は、回路ユニット＃１，
＃３，＃５，＃７，＃９，＃１１から順次データバス１
１０に供給されるデータを入力し、それらを重ね合せ
る。その結果、多重化回路１２０は図１１Ｃに示すよう
なシーケンシャルフォーマットの一次群多重化信号を出
力する。
【００４３】フォーマット検出回路１０６が、一次群多
重化信号のフォーマットがＤ１Ｄフォーマットであると
検出すると、リードコントローラ１０７は、図９に示す
ように動作する。その結果、Ｄ１Ｄのフォーマットの一
次群多重化信号が多重化回路１２０から出力されるよう
に回路ユニットに与えられる加入者信号のタイムスロッ
トが並べ換えられる。
【００４４】図９において、カウンタ１５１は出力端子
（ＣＨ１−ＣＨ２４）が順番に有効となるように１／８
クロック信号に同期して動作する。空間スイッチ１５２
はＤ１Ｄフォーマットに対応するように入力端子ＣＨ
１，ＣＨ１３，ＣＨ２，ＣＨ１４，ＣＨ３，ＣＨ１５，
…，ＣＨ１２，ＣＨ２４を夫々出力端子ＴＳ１，ＴＳ
２，ＴＳ３，ＴＳ４，ＴＳ５，ＴＹＳ６，…，ＴＳ２
３，ＴＳ２４に接続する。従って、カウンタ１５１の出
力ＣＨ１−ＣＨ２４が順番に有効となると、空間スイッ
チ１５２の出力がＴＳ１，ＴＳ３，ＴＳ５，ＴＳ７，
…，ＴＳ１９，ＴＳ２１，ＴＳ２３，ＴＳ２，ＴＳ４，
ＴＳ６，…，ＴＳ２２，ＴＳ２４の順番で有効となる。
回路ユニット＃１において、空間スイッチ１５２の出力
ＴＳ１，ＴＳ３，ＴＳ２，ＴＳ４が順番に有効となる
と、リードアドレス“０”，“２”，“１”，“３”が
リードコントローラ１０７から出力される。メモリ１０
４に格納されたデータがアドレス“０”，“２”，
“１”，“３”から順番に読み出される。空間スイッチ
１５２の出力（ＴＳ５，ＴＳ７，ＴＳ６，ＴＳ８），
（ＴＳ９，ＴＳ１１，ＴＳ１０，ＴＳ１２），（ＴＳ１
３，ＴＳ１５，ＴＳ１４，ＴＳ１６），（ＴＳ１７，Ｔ
Ｓ１９，ＴＳ１８，ＴＳ２０），（ＴＳ２１，ＴＳ２
３，ＴＳ２２，ＴＳ２４）が有効となるとき、対応する
回路ユニット＃３，＃５，＃７，＃９，＃１１から夫々
データがデータバス１１０に出力される。
【００４５】多重化回路１２０は、回路ユニット＃１，
＃３，＃５，＃７，＃９，＃１１からデータバス１１０
に供給されるデータを入力し、それらを重ね合せる。そ
の結果、多重化回路１２０はＤ１Ｄフォーマットの一次
群多重化信号を出力する。
【００４６】第３の実施例によれば、リードコントロー
ラ１０７が一次群多重化信号のフォーマット（シーケン
シャルフォーマット又はＤ１Ｄフォーマット）に応じた
順番でリードアドレスを出力する。従って、一次群多重
化信号が検出されたフォーマットを有するように、光加
入者線内の信号のタイムスロットが並べ換えられる。本
発明は上述した実施例に限定されるものではなく、適宜
その変形は可能である。
【００４７】
【発明の効果】本発明によれば、自動的に一次群信号の
フォーマットに対応したタイムスロットへの並べ換えが
実現される。また、タイムスロットの並べ換えが簡単な
ハードウェアにて実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】シーケンシャルフォーマット及びＤ１Ｄフォー
マットに対応したチャネル信号を示す図である。
【図３】図１におけるフォーマット検出回路の構成を示
す回路図である。
【図４】図３に示すフォーマット検出回路の動作を示す
タイミングチャートである。
【図５】本発明の第２の実施例を示すブロック図であ
る。
【図６】本発明の第３の実施例を示すブロック図であ
る。
【図７】図６におけるリードコントローラの構成を示す
回路図である。
【図８】シーケンシャルフォーマットが検出されたとき
のリードコントローラの動作を示すタイミングチャート
である。
【図９】Ｄ１Ｄフォーマットが検出されたときのリード
コントローラの動作を示すタイミングチャートである。
【図１０】従来例を示す図である。
【図１１】光加入者線を用いたシステム及び信号の説明
図である。
【符号の説明】
２０ 入力データ ２１ ｎ進カウンタ ２２ メモリ ２３ フォーマット検出回路 ２４ アドレスカウンタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｍ 11/00 ３０３ 8627−5Ｋ Ｈ０４Ｑ 3/52 １０１ Ｂ 9076−5Ｋ 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｂ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 加入者線を転送される複数の加入者多重
    化信号を所定のフォーマットを有する一次群多重化信号
    に変換する多重化装置におけるタイムスロット並べ換え
    装置であって、 一次群多重化信号のフォーマットの種類を検出するフォ
    ーマット検出手段と、 フォーマット検出手段にて検出された種類のフォーマッ
    トの一次群多重化信号が得られるように、該複数の加入
    者多重化信号に含まれるチャネルのタイムスロットを該
    検出されたフォーマットの種類に従って並べ換える並べ
    換え手段とを有するタイムスロット並べ換え装置。
  2. 【請求項２】 請求項１記載のタイムスロット並べ換え
    装置において、上記並べ換え手段は、 メモリと、 該複数の加入者多重化信号のチャネルのデータを順次メ
    モリに書込む、書込み手段と、 書込み手段にて書込まれたデータをフォーマット検出手
    段によって検出されたフォーマットの種類に応じた順番
    にてメモリから読み出す読み出し手段とを有し、その結
    果、該チャネルのタイムスロットがフォーマット検出手
    段によって検出されたフォーマットの種類に応じて並べ
    換えられるようにしたタイムスロット並べ換え装置。
JP4252837A 1991-09-26 1992-09-22 多重化装置におけるタイムスロット並び換え装置 Withdrawn JPH05276584A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24742991 1991-09-26
JP3-247429 1991-09-26

Publications (1)

Publication Number Publication Date
JPH05276584A true JPH05276584A (ja) 1993-10-22

Family

ID=17163311

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4252837A Withdrawn JPH05276584A (ja) 1991-09-26 1992-09-22 多重化装置におけるタイムスロット並び換え装置

Country Status (2)

Country Link
US (1) US5629939A (ja)
JP (1) JPH05276584A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9606601D0 (en) * 1995-06-02 1996-06-05 Dsc Communications Multiline wireless transmission in a wireless telecommunications system
US6249526B1 (en) 1997-06-30 2001-06-19 Intel Corporation Versatile time division multiple access slot assignment unit
US6584118B1 (en) * 1998-08-27 2003-06-24 Nortel Networks Limited Payload mapping in synchronous networks
AUPQ234099A0 (en) * 1999-08-19 1999-09-09 Nokia Telecommunications Oy Routing interfaces into a backplane
EP1661331A1 (en) * 2003-08-15 2006-05-31 Thomson Licensing S.A. Broadcast router optimized for asymmetrical configuration
US7656891B1 (en) * 2004-08-04 2010-02-02 Intel Corporation Method and apparatus enabling concurrent processing of contiguously and virtually concatenated payloads
US20100293309A1 (en) * 2009-05-13 2010-11-18 Yun-Ching Lin Production Tool For Low-Level Format Of A Storage Device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4206322A (en) * 1978-09-25 1980-06-03 Bell Telephone Laboratories, Incorporated Time-division switching system for multirate data
DE2934379A1 (de) * 1979-08-24 1981-03-26 Siemens AG, 1000 Berlin und 8000 München Zeitlagenvielfach fuer ein zeitmultiplexsystem zur durchkopplung digitaler, insbesondere deltamodulierter, nachrichtensignale
FR2589656B1 (fr) * 1985-07-03 1987-12-11 Servel Michel Procede et dispositif de conversion de multitrame de canaux numeriques en multitrame de paquets
FR2618279B1 (fr) * 1987-07-16 1989-10-20 Quinquis Jean Paul Systeme de commutation de paquets de donnees a priorites.
CA1311818C (en) * 1987-12-29 1992-12-22 Nec Corporation Time division switching for multi-channel calls using two time switch memories acting as a frame aligner
JPH0785547B2 (ja) * 1988-07-08 1995-09-13 日本電気株式会社 フレーム変換器
US5123012A (en) * 1989-06-06 1992-06-16 Mitsubishi Denki Kabushiki Kaisha Time division switching apparatus

Also Published As

Publication number Publication date
US5629939A (en) 1997-05-13

Similar Documents

Publication Publication Date Title
US5608734A (en) Method and apparatus for framing data in a digital transmission line
US3796835A (en) Switching system for tdm data which induces an asynchronous submultiplex channel
US4322844A (en) Transmitter-receiver synchronizer
US4649536A (en) Flexible multiplex system for time division multiplex
US5452286A (en) Digital transmission apparatus for subscribers having switching function from active transmission line to protection transmission line
EP0009256A2 (en) Control word source for time-division switching system accomodating multirate data
EP0190679A2 (en) Centralized image responsive telephone time slot interchange system
US4932024A (en) System for automatic control of devices, apparata and peripheral units for signal switching and processing
US4644535A (en) PCM channel multiplexer/demultiplexer
KR20010052097A (ko) 시분할 멀티플렉스 네트워크의 비트스트림 사이에서데이타를 스위칭하기 위한 방법 및 장치
JPH05276584A (ja) 多重化装置におけるタイムスロット並び換え装置
JP2889027B2 (ja) 時分割スイッチ及びかかるスイッチを構成する接続モジュール
EP0419750A1 (en) Distribution mechanism for establishing communications between user interfaces of a communication system
US5446731A (en) Signaling channel data transmitting/receiving circuit of a primary multiplexer
EP0049569A1 (en) Buffering speech signals in a TASI system
US4191857A (en) Digital trunk supervisory decoder multiplexor for ground start or E&M signalling on a common T1 span
US6160807A (en) Timeslot interchange network
US3697696A (en) Method for the signal exchange in telecommunication,particularly telephone exchanges employing time-division multiplexing
US5023867A (en) Protocol and apparatus for selectively scanning a plurality of lines connected to a communication device
US5892760A (en) Device for binary data transfer between a time-division multiplex and a memory
US4437182A (en) Method and apparatus for interleaving control signals
JP2990456B2 (ja) ディジタル交換機のマルチハイウェイ方式
GB2120044A (en) Auto adjustment of transmission parameters
WO1999011097A1 (en) A device and a method for switching data frames
JPH07141250A (ja) メモリ制御装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991130