JP3106731B2 - 速度パルス生成回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は速度パルス生成回路に関し、特に
可変可能な多重化信号の速度パルスの生成回路に関す
る。

【０００２】

【従来技術】従来、速度パルス生成回路においては、図
２に示すように、カウンタ回路２からデコーダ回路４に
カウント値１０１が入力されると、このカウント値１０
１がデコーダ回路４でデコードされてデコーダ出力１１
１〜１１８として速度パルス生成制御回路５に出力され
る。

【０００３】ここで、カウンタ回路２から出力されるカ
ウント値１０１は多重化信号の各タイムスロットを識別
するための信号として出力される。例えば、多重化信号
の多重度が８とすると、図４に示すように、多重化信号
のタイムスロット波形１００の１フレームはタイムスロ
ットＴＳ1 〜ＴＳ8 からなる。このとき、カウンタ回路
２からは多重化信号のタイムスロットＴＳ1 〜ＴＳ8 各
々を識別するカウント値１０１が出力される。

【０００４】また、速度パルス生成制御回路５には速度
設定回路３から、タイムスロットＴＳ1 〜ＴＳ8 各々が
割当てられたチャネルＣ1 〜Ｃ8 （図示せず）毎に設定
された速度倍数１０２が入力される。速度パルス生成制
御回路５はカウンタ回路２からのカウント値１０１と速
度設定回路３からの速度倍数１０２とによってチャネル
Ｃ1 〜Ｃ8 毎に速度パルスを生成して出力する。

【０００５】以下、多重化信号の多重度を８とした場合
の動作について説明する。この場合、チャネルＣ1 〜Ｃ
8 各々がタイムスロットＴＳ1 〜ＴＳ8 に割付けられ、
多重化信号速度の１／８が夫々チャネルＣ1 〜Ｃ8 の信
号速度として扱われることになる。

【０００６】カウンタ回路２からデコーダ回路４に多重
化信号の１フレーム（タイムスロットＴＳ1 〜ＴＳ8 ）
を夫々識別するカウント値１０１が出力されると、デコ
ーダ回路４から速度パルス生成制御回路５にタイムスロ
ットＴＳ1 〜ＴＳ8 に対応するデコーダ出力１１１〜１
１８が順次出力される。

【０００７】デコーダ回路４からのデコーダ出力１１１
〜１１８は速度パルス生成制御回路５で、チャネルＣ1
〜Ｃ8 毎に速度設定回路３からの速度倍数１０２による
制御を受け、各チャネルＣ1 〜Ｃ8 単位の速度パルス１
２１〜１２８が生成されて出力されることになる。

【０００８】速度パルス生成制御回路５は予め規定され
た多重化ルールに基づいた制御を行う回路である。例え
ば、チャネルＣ1 についての多重化ルールが、速度設定
回路３によって設定可能な速度倍数が１または２で、速
度倍数が２のときに隣のタイムスロットＴＳ2 を占有す
る多重化則の場合、速度パルス生成制御回路５は図３に
示すような構成となる。

【０００９】すなわち、速度パルス生成制御回路５はオ
アゲート５０とセレクタ回路５１，５２とからなる。オ
アゲート５０はデコーダ回路４からのデコーダ出力１１
１，１１２の論理和をとり、その演算結果をセレクタ回
路５１のＢ入力に出力する。

【００１０】セレクタ回路５１はデコーダ回路４からの
デコーダ出力１１１が入力されるＡ入力と、オアゲート
５０の出力が入力されるＢ入力とのうち一方を選択し、
Ｙ出力からチャネルＣ1 に出力する。セレクタ回路５２
はデコーダ回路４からのデコーダ出力１１２が入力され
るＡ入力と、グランド接続されたＢ入力とのうち一方を
選択し、Ｙ出力からチャネルＣ2 に出力する。

【００１１】チャネルＣ1 の速度倍数が１の場合には、
速度設定回路３からの速度倍数１０２によってセレクタ
回路５１，５２が夫々Ａ入力を選択する。よって、カウ
ンタ回路２からタイムスロットＴＳ1 を識別するカウン
ト値１０１が出力され、デコーダ回路４からのデコーダ
出力１１１が“１”になると、セレクタ回路５１からチ
ャネルＣ1 への速度パルス１２１が“１”となる［図４
（ａ）参照］。

【００１２】また、カウンタ回路２からタイムスロット
ＴＳ2 を識別するカウント値１０１が出力され、デコー
ダ回路４からのデコーダ出力１１２が“１”になると、
セレクタ回路５２からチャネルＣ2 への速度パルス１２
２が“１”となる［図４（ｂ）参照］。

【００１３】一方、チャネルＣ1 の速度倍数が２の場合
には、速度設定回路３からの速度倍数１０２によってセ
レクタ回路５１，５２が夫々Ｂ入力を選択する。よっ
て、カウンタ回路２からタイムスロットＴＳ1 を識別す
るカウント値１０１が出力され、デコーダ回路４からの
デコーダ出力１１１が“１”になると、オアゲート５０
からの出力が“１”となり、セレクタ回路５１からチャ
ネルＣ1 への速度パルス１２１が“１”となる。

【００１４】また、カウンタ回路２からタイムスロット
ＴＳ2 を識別するカウント値１０１が出力され、デコー
ダ回路４からのデコーダ出力１１２が“１”になると、
オアゲート５０からの出力が“１”となり、セレクタ回
路５１からチャネルＣ1 への速度パルス１２１が“１”
となる。このとき、セレクタ回路５２ではＢ入力が選択
されているので、セレクタ回路５２からチャネルＣ2 へ
の速度パルス１２２が“１”となることはない。

【００１５】このような従来の速度パルス生成回路で
は、速度パルス生成制御回路５が予め規定された多重化
ルールに基づいた制御を行うような回路構成となってい
るので、速度倍数の設定数が多い場合や多重度が高い場
合に速度パルス生成制御回路５の構成が複雑となり、ハ
ードウェア量が増大するという問題がある。

【００１６】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、簡単な回路構成で速度
パルス生成を実現することができ、ハードウェア量を低
減することができる速度パルス生成回路の提供を目的と
する。

【００１７】

【発明の構成】本発明による速度パルス生成回路は、多
重化信号の各タイムスロットが夫々割当てられたチャネ
ル各々に、前記チャネルに割当てられたタイムスロット
に該チャネルのデータを出力するよう制御するための速
度パルスを出力する速度パルス生成回路であって、前記
多重化信号の各タイムスロットの時系列領域を示す信号
を順次出力する計数手段と、前記チャネル毎に１フレー
ム内のタイムスロットの占有数を制御するための速度倍
数を設定する設定手段と、前記時系列領域及び前記占有
数に対応して予め規定された多重化ルールを前記時系列
領域を示す信号によって指定される番地に格納しかつ前
記計数手段の出力と前記設定手段の出力とに応じて読出
される多重化ルールを前記速度パルスとして出力する記
憶手段とを有することを特徴とする。

【００１８】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＲＯＭ回路１はカウンタ回
路２からのカウント値１０１と、速度設定回路３からの
速度倍数１０２とによって指定される番地に、夫々該当
するチャネルＣ1 〜ＣN と速度設定回路３で設定された
チャネルＣ1 〜ＣN 毎の速度倍数とに対応する速度パル
ス情報が予め格納されている。

【００２０】すなわち、カウンタ回路２からのカウント
値１０１をＲＯＭ回路１の第１の番地として入力するこ
とによって、多重化信号のタイムスロットの時系列領域
（周期）が動作される。

【００２１】また、速度設定回路３からの速度倍数１０
２をＲＯＭ回路１の第２の番地として入力することによ
って、多重化信号のタイムスロットに割当てられるチャ
ネルＣ1 〜ＣN に対する速度パルスである１フレーム内
のタイムスロットの占有数が制御される。

【００２２】タイムスロットの時系列領域の動作および
１フレーム内のタイムスロットの占有数の制御によっ
て、ＲＯＭ回路１の出力１０３が各チャネルＣ1 〜ＣN
に速度パルスとして出力される。

【００２３】例えば、多重度８の多重化信号において、
チャネルＣ1 についての多重化ルールが、速度設定回路
３によって設定可能な速度倍数が１または２で、速度倍
数が２のときにチャネルＣ1 に対応するタイムスロット
ＴＳ1 の隣のタイムスロットＴＳ2 を占有する多重化則
であったとする。

【００２４】この場合、各チャネルＣ1 〜Ｃ8 の速度倍
数１が速度設定回路３から指定されるとすると、カウン
タ回路２からのタイムスロットＴＳ1 を識別する値によ
って指定されるＲＯＭ回路１の番地には“１０００００
００”が予め格納されることとなる。

【００２５】同様に、タイムスロットＴＳ2 を識別する
値によって指定されるＲＯＭ回路１の番地には“０１０
０００００”が、タイムスロットＴＳ3 を識別する値に
よって指定されるＲＯＭ回路１の番地には“００１００
０００”が、タイムスロットＴＳ4 を識別する値によっ
て指定されるＲＯＭ回路１の番地には“０００１０００
０”が予め格納されることとなる。

【００２６】また、タイムスロットＴＳ5 を識別する値
によって指定されるＲＯＭ回路１の番地には“００００
１０００”が、タイムスロットＴＳ6 を識別する値によ
って指定されるＲＯＭ回路１の番地には“０００００１
００”が、タイムスロットＴＳ7 を識別する値によって
指定されるＲＯＭ回路１の番地には“００００００１
０”が、タイムスロットＴＳ8 を識別する値によって指
定されるＲＯＭ回路１の番地には“０００００００１”
が予め格納されることとなる。

【００２７】一方、チャネルＣ1 の速度倍数２とチャネ
ルＣ2 〜Ｃ8 の速度倍数１とが速度設定回路３から指定
されるとすると、カウンタ回路２からのタイムスロット
ＴＳ1 ，ＴＳ2 を識別する値によって指定されるＲＯＭ
回路１の番地には“１０００００００”が予め格納され
ることとなる。

【００２８】同様に、タイムスロットＴＳ3 を識別する
値によって指定されるＲＯＭ回路１の番地には“００１
０００００”が、タイムスロットＴＳ4 を識別する値に
よって指定されるＲＯＭ回路１の番地には“０００１０
０００”が予め格納されることとなる。

【００２９】また、タイムスロットＴＳ5 を識別する値
によって指定されるＲＯＭ回路１の番地には“００００
１０００”が、タイムスロットＴＳ6 を識別する値によ
って指定されるＲＯＭ回路１の番地には“０００００１
００”が、タイムスロットＴＳ7 を識別する値によって
指定されるＲＯＭ回路１の番地には“００００００１
０”が、タイムスロットＴＳ8 を識別する値によって指
定されるＲＯＭ回路１の番地には“０００００００１”
が予め格納されることとなる。

【００３０】したがって、カウンタ回路２からＲＯＭ回
路１に各タイムスロットＴＳ1 〜ＴＳ8 を識別する値が
順次出力され、速度設定回路３からＲＯＭ回路１に各チ
ャネルＣ1 〜Ｃ8 の速度倍数が１である旨が出力される
と、ＲＯＭ回路１から各チャネルＣ1 〜Ｃ8 へ図４
（ａ）に示すような速度パルスが出力される。

【００３１】またカウンタ回路２からＲＯＭ回路１に各
タイムスロットＴＳ1 〜ＴＳ8 を識別する値が順次出力
され、速度設定回路３からＲＯＭ回路１にチャネルＣ1
の速度倍数が２で、チャネルＣ2 〜Ｃ8 の速度倍数が１
である旨が出力されると、ＲＯＭ回路１から各チャネル
Ｃ1 〜Ｃ8 へ図４（ｂ）に示すような速度パルスが出力
される。

【００３２】尚、多重化ルールが上述したように規定さ
れている場合、ＲＯＭ回路１に格納する内容は上記のよ
うな内容でなくとも、多重化ルールを実現できる内容で
あればよい。

【００３３】このように、各チャネルＣ1 〜ＣN の速度
倍数設定による複雑な論理回路制御による各チャネルＣ
1 〜ＣN の速度パルス生成をパターン化し、このパター
ンを一元的なＲＯＭ回路１に格納することによって、簡
単な回路構成で速度パルス生成を実現することができ、
ハードウェア量を従来よりも低減することができる。

【００３４】

【発明の効果】以上説明したように本発明によれば、多
重化信号の各タイムスロットが夫々割当てられたチャネ
ル毎の速度倍数に対応して予め規定された多重化ルール
を格納し、多重化信号の各タイムスロットを特定する信
号を順次出力する計数手段の出力とチャネル毎に速度倍
数を設定する設定手段の出力とに応じて上記多重化ルー
ルを速度パルスとして出力する記憶手段を設けることに
よって、簡単な回路構成で速度パルス生成を実現するこ
とができ、ハードウェア量を低減することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】従来例の構成を示すブロック図である。

【図３】図２の速度パルス生成制御回路の回路構成を示
すブロック図である。

【図４】（ａ）は速度倍数１設定時に各チャネルに出力
する速度パルス例を示すタイムチャート、（ｂ）はチャ
ネルＣ1 に速度倍数２設定時に各チャネルに出力する速
度パルス例を示すタイムチャートである。

【符号の説明】

１ ＲＯＭ回路 ２ カウンタ回路 ３ 速度設定回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 多重化信号の各タイムスロットが夫々割
   当てられたチャネル各々に、前記チャネルに割当てられ
   たタイムスロットに該チャネルのデータを出力するよう
   制御するための速度パルスを出力する速度パルス生成回
   路であって、前記多重化信号の各タイムスロットの時系
   列領域を示す信号を順次出力する計数手段と、前記チャ
   ネル毎に１フレーム内のタイムスロットの占有数を制御
   するための速度倍数を設定する設定手段と、前記時系列
   領域及び前記占有数に対応して予め規定された多重化ル
   ールを前記時系列領域を示す信号によって指定される番
   地に格納しかつ前記計数手段の出力と前記設定手段の出
   力とに応じて読出される多重化ルールを前記速度パルス
   として出力する記憶手段とを有することを特徴とする速
   度パルス生成回路。