JPS635445A - メモリアクセス時間制御方式 - Google Patents
メモリアクセス時間制御方式Info
- Publication number
- JPS635445A JPS635445A JP15007486A JP15007486A JPS635445A JP S635445 A JPS635445 A JP S635445A JP 15007486 A JP15007486 A JP 15007486A JP 15007486 A JP15007486 A JP 15007486A JP S635445 A JPS635445 A JP S635445A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access time
- selection information
- memory access
- time control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 230000004048 modification Effects 0.000 abstract 2
- 238000012986 modification Methods 0.000 abstract 2
- 238000006467 substitution reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置のメモリアクセス時間制御方式
に関する。特に、アクセス時間だけが異なる同一仕様の
メモリ素子を回路変更なしに置き換えることができるメ
モリアクセス時間制御方式本発明は、情報処理装置のメ
モリアクセス時間制御方式において、 メモリリクエスト信号の入力に応じて発生タイミングの
異なる複数のメモリレディー信号を発生させ、この複数
のメモリレディー信号の一つをセレクト情報に従って選
択出力することにより、アクセス時間だけが異なる同一
仕様のメモリ素子を回路変更なしに置き換えることがで
きるようにしたものである。
に関する。特に、アクセス時間だけが異なる同一仕様の
メモリ素子を回路変更なしに置き換えることができるメ
モリアクセス時間制御方式本発明は、情報処理装置のメ
モリアクセス時間制御方式において、 メモリリクエスト信号の入力に応じて発生タイミングの
異なる複数のメモリレディー信号を発生させ、この複数
のメモリレディー信号の一つをセレクト情報に従って選
択出力することにより、アクセス時間だけが異なる同一
仕様のメモリ素子を回路変更なしに置き換えることがで
きるようにしたものである。
従来のメモリアクセス時間制御方式は、メモリ素子のＡ
Ｃ特性を満たすようなハードウェア上時間的に固定のメ
モリアクセス時間制御回路により行われている。
Ｃ特性を満たすようなハードウェア上時間的に固定のメ
モリアクセス時間制御回路により行われている。
ところが、このような従来のメモリアクセス時間制御方
式では、メモリ素子をアクセス時間だけが異なる同一仕
様のメモリ素子に置き換えたい場合に、アクセス時間が
遅いメモリ素子ではメモリアクセス時間制御回路の回路
変更が必要になる。
式では、メモリ素子をアクセス時間だけが異なる同一仕
様のメモリ素子に置き換えたい場合に、アクセス時間が
遅いメモリ素子ではメモリアクセス時間制御回路の回路
変更が必要になる。
また、アクセス時間が速いメモリ素子ではそのまま置き
換えることが可能であるが、メモリアクセス源へのメモ
リレディー信号発生タイミングは変わらないので、高速
度のメモリ素子を使用してもそのメリットを引き出すこ
とができない問題点があった。
換えることが可能であるが、メモリアクセス源へのメモ
リレディー信号発生タイミングは変わらないので、高速
度のメモリ素子を使用してもそのメリットを引き出すこ
とができない問題点があった。
本発明は、このような従来の問題点を解決するもので、
アクセス時間だけが異なる同一仕様のメモリ素子を回路
変更なしに置き換えることができるメモリアクセス時間
制御方式を提供することを目的とする。
アクセス時間だけが異なる同一仕様のメモリ素子を回路
変更なしに置き換えることができるメモリアクセス時間
制御方式を提供することを目的とする。
〔問題点を解決するための手段〕
本発明は、メモリアクセス源から発生されるメモリリク
エスト信号を入力し、メモリアクセス応答用のメモリレ
ディー信号を送出する手段を備えたメモリアクセス時間
制御方式において、上記メモリレディー信号を送出する
手段は、発生タイミングの異なる複数のメモリレディー
信号を発生する手段と、この複数のメモリレディー信号
の一つを選択するセレクト情報の入力手段と、このセレ
クト情報に従って一つのメモリレディー信号を選択出力
する手段とを含むことを特徴とする。
エスト信号を入力し、メモリアクセス応答用のメモリレ
ディー信号を送出する手段を備えたメモリアクセス時間
制御方式において、上記メモリレディー信号を送出する
手段は、発生タイミングの異なる複数のメモリレディー
信号を発生する手段と、この複数のメモリレディー信号
の一つを選択するセレクト情報の入力手段と、このセレ
クト情報に従って一つのメモリレディー信号を選択出力
する手段とを含むことを特徴とする。
セレクト情報の入力手段は、ソフトウェアプログラムか
らのセレクト情報を記憶するラッチ回路であることが好
ましい。
らのセレクト情報を記憶するラッチ回路であることが好
ましい。
本発明は、メモリリクエスト信号の入力に応じて発生タ
イミングの異なる複数のメモリレディー信号を発生させ
、この複数のメモリレディー信号の一つをセレクト情報
に従って選択出力する。
イミングの異なる複数のメモリレディー信号を発生させ
、この複数のメモリレディー信号の一つをセレクト情報
に従って選択出力する。
セレクト情報は、ソフトウェアプログラムその他の手段
から入力設定される。
から入力設定される。
したがって、ソフトウェアプログラムその他の手段から
入力されるセレクト情報を変更することにより、アクセ
ス時間だけが異なる同一仕様のメモリ素子を回路変更な
しに置き換えることができる。
入力されるセレクト情報を変更することにより、アクセ
ス時間だけが異なる同一仕様のメモリ素子を回路変更な
しに置き換えることができる。
以下、本発明の実施例方式を図面に基づいて説明する。
図は、本発明の一実施例を示すブロック構成図である。
図において、シフトレジスタ１にはクロック信号２およ
びメモリアクセス源からのメモリリクエスト信号３が入
力される。シフトレジスタ１から出力される複数の発生
タイミングの異なるメモリレディー信号４は、セレクタ
回路５に人力され、一つのメモリレディー信号６が選択
出力される。セレクタ回路５のセレクト制御信号入力端
子には、セレクト情報を記憶するラッチ回路７が接続さ
れる。
びメモリアクセス源からのメモリリクエスト信号３が入
力される。シフトレジスタ１から出力される複数の発生
タイミングの異なるメモリレディー信号４は、セレクタ
回路５に人力され、一つのメモリレディー信号６が選択
出力される。セレクタ回路５のセレクト制御信号入力端
子には、セレクト情報を記憶するラッチ回路７が接続さ
れる。
シフトレジスタ１は、メモリリクエスト信号３をクロッ
ク信号２でシフトして、複数の発生タイミングの異なる
メモリレディー信号４をセレクタ回路５に出力する。
ク信号２でシフトして、複数の発生タイミングの異なる
メモリレディー信号４をセレクタ回路５に出力する。
一方、ソフトウェアプログラムからのセレクト情報をラ
ッチ回路７で記憶し、これをセレクタ回路５のセレクト
制御信号入力端子に与える。このセレクト制御信号に従
って、セレクタ回路５から一つのメモリレディー信号６
が選択出力され、メモリアクセス源への応答が行われる
。
ッチ回路７で記憶し、これをセレクタ回路５のセレクト
制御信号入力端子に与える。このセレクト制御信号に従
って、セレクタ回路５から一つのメモリレディー信号６
が選択出力され、メモリアクセス源への応答が行われる
。
ここで、セレクト情報は現在のメモリ素子のアクセス時
間に応じたメモリレディー信号を取り出すように設定さ
れる。したがって、メモリ素子をアクセス時間だけが異
なる同一仕様のメモリ素子に置き換えた場合には、この
ソフトウェアプログラムによるセレクト情報の変更のみ
で対処することができる。
間に応じたメモリレディー信号を取り出すように設定さ
れる。したがって、メモリ素子をアクセス時間だけが異
なる同一仕様のメモリ素子に置き換えた場合には、この
ソフトウェアプログラムによるセレクト情報の変更のみ
で対処することができる。
〔発明の効果〕
本発明は、以上説明したように、アクセス時間だけが異
なる同一仕様のメモリ素子に置き換えたいときには・ソ
フトウェアプログラムその他の手段により設定されるセ
レクト情報を変更するだけで、回路変更することなくそ
のメモリ素子を有効に使用することができる効果がある
。
なる同一仕様のメモリ素子に置き換えたいときには・ソ
フトウェアプログラムその他の手段により設定されるセ
レクト情報を変更するだけで、回路変更することなくそ
のメモリ素子を有効に使用することができる効果がある
。
図は本発明の一実施例を示すプロ・ツク構成図。
１・・・シフトレジスタ、２・・・クロック信号、３・
・・メモリリクエスト信号、４・・・メモリレディー信
号、５・・・セレクタ回路、６・・・メモリレディー信
号、７・・・ラッチ回路。 弁理士 井 出 直 孝１”パ］パ；゛ ゛、本発明実
施例
・・メモリリクエスト信号、４・・・メモリレディー信
号、５・・・セレクタ回路、６・・・メモリレディー信
号、７・・・ラッチ回路。 弁理士 井 出 直 孝１”パ］パ；゛ ゛、本発明実
施例
Claims (2)
- （１）メモリアクセス源から発生されるメモリリクエス
ト信号を入力し、メモリアクセス応答用のメモリレディ
ー信号を送出する手段を備えたメモリアクセス時間制御
方式において、 上記メモリレディー信号を送出する手段は、発生タイミ
ングの異なる複数のメモリレディー信号を発生する手段
と、 この複数のメモリレディー信号の一つを選択するセレク
ト情報の入力手段と、 このセレクト情報に従って一つのメモリレディー信号を
選択出力する手段と を含むことを特徴とするメモリアクセス時間制御方式。 - （２）セレクト情報の入力手段は、ソフトウェアプログ
ラムからのセレクト情報を記憶するラッチ回路である 特許請求の範囲第（１）項に記載のメモリアクセス時間
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15007486A JPS635445A (ja) | 1986-06-25 | 1986-06-25 | メモリアクセス時間制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15007486A JPS635445A (ja) | 1986-06-25 | 1986-06-25 | メモリアクセス時間制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635445A true JPS635445A (ja) | 1988-01-11 |
Family
ID=15488952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15007486A Pending JPS635445A (ja) | 1986-06-25 | 1986-06-25 | メモリアクセス時間制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635445A (ja) |
-
1986
- 1986-06-25 JP JP15007486A patent/JPS635445A/ja active Pending
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