JPH09114779A - 情報処理装置のウェイト制御方式 - Google Patents
情報処理装置のウェイト制御方式Info
- Publication number
- JPH09114779A JPH09114779A JP26665895A JP26665895A JPH09114779A JP H09114779 A JPH09114779 A JP H09114779A JP 26665895 A JP26665895 A JP 26665895A JP 26665895 A JP26665895 A JP 26665895A JP H09114779 A JPH09114779 A JP H09114779A
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- JP
- Japan
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- ready
- timing signal
- signal
- microprocessor
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Abstract
(57)【要約】
【課題】 複数の周辺デバイスそれぞれのウェイト数
を、簡易な構成で最適に設定することができるようにす
る。 【解決手段】 プロセッサ１からアドレスをアドレスデ
コーダ３に送出することで、各周辺デバイス２，７を選
択的にアクセス可能とした情報処理装置であって、プロ
セッサ１はデバイス２，７の各アドレスビットにウェイ
ト数情報を含ませる機能を持ち、レディタイミング信号
生成部５にて複数のタイミングでレディタイミング信号
Ｌ０〜Ｌ７を生成し、セレクタ４でアドレスに含まれる
ウェイト数情報に基づいて対応するレディタイミング信
号を選択させ、そのタイミングでレディ信号としてラッ
チ回路６にラッチしてプロセッサ１に送出する。レディ
出力機能を有する周辺デバイス７をアクセスする場合に
は、セレクタ４でそのデバイス７のレディ出力を選択さ
せる。
を、簡易な構成で最適に設定することができるようにす
る。 【解決手段】 プロセッサ１からアドレスをアドレスデ
コーダ３に送出することで、各周辺デバイス２，７を選
択的にアクセス可能とした情報処理装置であって、プロ
セッサ１はデバイス２，７の各アドレスビットにウェイ
ト数情報を含ませる機能を持ち、レディタイミング信号
生成部５にて複数のタイミングでレディタイミング信号
Ｌ０〜Ｌ７を生成し、セレクタ４でアドレスに含まれる
ウェイト数情報に基づいて対応するレディタイミング信
号を選択させ、そのタイミングでレディ信号としてラッ
チ回路６にラッチしてプロセッサ１に送出する。レディ
出力機能を有する周辺デバイス７をアクセスする場合に
は、セレクタ４でそのデバイス７のレディ出力を選択さ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理技術に係
り、特に複数の周辺デバイスに対するウェイト制御方式
に関する。
り、特に複数の周辺デバイスに対するウェイト制御方式
に関する。
【０００２】
【従来の技術】従来、情報処理装置において、例えばプ
ロセッサが周辺デバイスに対して読み込みまたは書き込
みを行う場合、セレクト信号により選択されたデバイス
に対してデータストローブ信号をアサートする。これを
受けて、周辺デバイスは、バス上に有効なデータがある
ことを示すために、プロセッサに対してレディ信号を返
す。但し、周辺デバイスはバス上に有効なデータを出力
するまたはデータを取り込むまでに時間がかかる。この
ため、周辺デバイスのレディ出力部は、アクセス開始か
らデータ入出力までにかかる遅延時間以上経過した後に
レディ信号をアサートするようにコントロールされる。
レディ信号をアサートする周辺デバイスの多くは、拡張
性を持たせた汎用性の高い情報処理装置を除いて、レデ
ィ信号をアサートしたままとする。そこで、従来では、
複数の周辺デバイスを有する場合、プロセッサの持つプ
ログラマブルウェイトコントロール等により、読み込み
または書き込みのウェイトを、一番遅い周辺デバイスと
同じ一律のウェイト数としている。
ロセッサが周辺デバイスに対して読み込みまたは書き込
みを行う場合、セレクト信号により選択されたデバイス
に対してデータストローブ信号をアサートする。これを
受けて、周辺デバイスは、バス上に有効なデータがある
ことを示すために、プロセッサに対してレディ信号を返
す。但し、周辺デバイスはバス上に有効なデータを出力
するまたはデータを取り込むまでに時間がかかる。この
ため、周辺デバイスのレディ出力部は、アクセス開始か
らデータ入出力までにかかる遅延時間以上経過した後に
レディ信号をアサートするようにコントロールされる。
レディ信号をアサートする周辺デバイスの多くは、拡張
性を持たせた汎用性の高い情報処理装置を除いて、レデ
ィ信号をアサートしたままとする。そこで、従来では、
複数の周辺デバイスを有する場合、プロセッサの持つプ
ログラマブルウェイトコントロール等により、読み込み
または書き込みのウェイトを、一番遅い周辺デバイスと
同じ一律のウェイト数としている。
【０００３】しかしながら、上記のような従来のウェイ
ト制御方式では、一つでも遅延時間の長い周辺デバイス
があると、それに合わせる必要があり、各周辺デバイス
の性能を十分に引き出せないという問題があった。周辺
デバイス毎にウェイト数を変えるには、アドレスデコー
ドされた周辺デバイスへのセレクト信号を元にレディア
サートする信号を選択するため、もう一度アドレスをエ
ンコードする必要があり、処理が繁雑となってしまう。
ト制御方式では、一つでも遅延時間の長い周辺デバイス
があると、それに合わせる必要があり、各周辺デバイス
の性能を十分に引き出せないという問題があった。周辺
デバイス毎にウェイト数を変えるには、アドレスデコー
ドされた周辺デバイスへのセレクト信号を元にレディア
サートする信号を選択するため、もう一度アドレスをエ
ンコードする必要があり、処理が繁雑となってしまう。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
情報処理装置のウェイト制御方式では、回路の増加量と
その効果が見合わないため、複数の周辺デバイスを有す
る場合には、プロセッサの持つプログラマブルウェイト
コントロール等により一番遅い周辺デバイスと同じ一律
のウェイト数にせざるを得ず、各周辺デバイスの性能を
十分に引き出せなかった。
情報処理装置のウェイト制御方式では、回路の増加量と
その効果が見合わないため、複数の周辺デバイスを有す
る場合には、プロセッサの持つプログラマブルウェイト
コントロール等により一番遅い周辺デバイスと同じ一律
のウェイト数にせざるを得ず、各周辺デバイスの性能を
十分に引き出せなかった。
【０００５】本発明の課題は、上記の問題を解決し、複
数の周辺デバイスそれぞれのウェイト数を簡易な構成で
最適に設定することができ、これによって各周辺デバイ
スの性能を十分に引き出すことのできる情報処理装置の
ウェイト制御方式を提供することにある。
数の周辺デバイスそれぞれのウェイト数を簡易な構成で
最適に設定することができ、これによって各周辺デバイ
スの性能を十分に引き出すことのできる情報処理装置の
ウェイト制御方式を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を達成するため
に本発明に係る情報処理装置のウェイト制御方式は、予
め任意のアドレスが割り当てられ、互いにアクセス遅延
時間の異なる複数の周辺デバイスと、これらの周辺デバ
イスとデータバスを通じて接続され、アドレスにより選
択的にアクセスするマイクロプロセッサとを有する情報
処理装置であって、前記マイクロプロセッサに設けら
れ、前記複数の周辺デバイスの各アドレスビットにウェ
イト数情報を含ませるウェイト数指定手段と、前記マイ
クロプロセッサの周辺デバイスに対するアクセスを検出
して前記データバスのバスクロックに基づくタイミング
で複数のレディタイミング信号を生成するレディタイミ
ング信号生成部と、前記複数のレディタイミング信号を
入力して前記マイクロプロセッサのアドレスに含まれる
ウェイト数情報に基づいて対応するレディタイミング信
号を出力するレディタイミング信号選択部と、このレデ
ィタイミング信号選択部から出力されるレディタイミン
グ信号をそのタイミングでレディ信号としてラッチして
前記マイクロプロセッサに送出するレディアサートラッ
チ回路部とを具備することを特徴とする。
に本発明に係る情報処理装置のウェイト制御方式は、予
め任意のアドレスが割り当てられ、互いにアクセス遅延
時間の異なる複数の周辺デバイスと、これらの周辺デバ
イスとデータバスを通じて接続され、アドレスにより選
択的にアクセスするマイクロプロセッサとを有する情報
処理装置であって、前記マイクロプロセッサに設けら
れ、前記複数の周辺デバイスの各アドレスビットにウェ
イト数情報を含ませるウェイト数指定手段と、前記マイ
クロプロセッサの周辺デバイスに対するアクセスを検出
して前記データバスのバスクロックに基づくタイミング
で複数のレディタイミング信号を生成するレディタイミ
ング信号生成部と、前記複数のレディタイミング信号を
入力して前記マイクロプロセッサのアドレスに含まれる
ウェイト数情報に基づいて対応するレディタイミング信
号を出力するレディタイミング信号選択部と、このレデ
ィタイミング信号選択部から出力されるレディタイミン
グ信号をそのタイミングでレディ信号としてラッチして
前記マイクロプロセッサに送出するレディアサートラッ
チ回路部とを具備することを特徴とする。
【０００７】前記複数の周辺デバイスの中にレディ信号
出力機能を有するデバイスがあるときは、当該デバイス
から出力されるレディ信号を前記レディタイミング信号
選択部に入力し、前記マイクロプロセッサはその周辺デ
バイスをアクセスするとき、前記ウェイト数指定手段に
より前記レディタイミング信号選択部に前記デバイスか
らのレディ信号を選択させるようにしたことを特徴とす
る。
出力機能を有するデバイスがあるときは、当該デバイス
から出力されるレディ信号を前記レディタイミング信号
選択部に入力し、前記マイクロプロセッサはその周辺デ
バイスをアクセスするとき、前記ウェイト数指定手段に
より前記レディタイミング信号選択部に前記デバイスか
らのレディ信号を選択させるようにしたことを特徴とす
る。
【０００８】特に、前記レディタイミング信号生成部
は、前記マイクロプロセッサがバスアクセス開始からす
ぐにアサートする信号をシフトレジスタに入力し、バス
クロックで順次シフトして、各段のシフト出力をレディ
タイミング信号として出力することを特徴とする。例え
ば、前記マイクロプロセッサが周辺デバイスのアクセス
時にバスアクセスサイクルスタート信号を出力する場合
には、その信号を前記シフトレジスタに入力すればよ
い。
は、前記マイクロプロセッサがバスアクセス開始からす
ぐにアサートする信号をシフトレジスタに入力し、バス
クロックで順次シフトして、各段のシフト出力をレディ
タイミング信号として出力することを特徴とする。例え
ば、前記マイクロプロセッサが周辺デバイスのアクセス
時にバスアクセスサイクルスタート信号を出力する場合
には、その信号を前記シフトレジスタに入力すればよ
い。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は本発明に係るウェイト
制御方式を適用した情報処理装置の一実施形態の構成を
示すものである。図１において、マイクロプロセッサ１
は、データバスを通じて接続される周辺デバイス２，７
を選択的にアクセスするために、アドレスとしてＡ０〜
Ａ１９の２０ビットを出力する機能を有し、同時にバス
アクセスサイクルの始まりを示すバスアクセスサイクル
スタート信号を１バスクロックサイクル分出力する機能
を有する。ここで、上記アドレスＡ０〜Ａ１９のうち、
ウェイト数を示す情報として例えばＡ５，Ａ４，Ａ３の
３ビットを割り当てられる。
施形態を詳細に説明する。図１は本発明に係るウェイト
制御方式を適用した情報処理装置の一実施形態の構成を
示すものである。図１において、マイクロプロセッサ１
は、データバスを通じて接続される周辺デバイス２，７
を選択的にアクセスするために、アドレスとしてＡ０〜
Ａ１９の２０ビットを出力する機能を有し、同時にバス
アクセスサイクルの始まりを示すバスアクセスサイクル
スタート信号を１バスクロックサイクル分出力する機能
を有する。ここで、上記アドレスＡ０〜Ａ１９のうち、
ウェイト数を示す情報として例えばＡ５，Ａ４，Ａ３の
３ビットを割り当てられる。
【００１０】マイクロプロセッサ１から出力されるアド
レスＡ０〜Ａ１９はアドレスデコーダ３によってデコー
ドされ、選択的に周辺デバイス２，７に送られる。ま
た、そのうちのＡ５，Ａ４，Ａ３の３ビットはセレクト
信号ＳＥＬとしてレディタイミング信号セレクタ４に供
給される。また、バスアクセスサイクルスタート信号は
レディタイミング信号生成部５に供給される。レディタ
イミング信号生成部５は、例えば７ビットのシフトレジ
スタ（図示せず）を備え、バスアクセスサイクルスター
ト信号をシフトレジスタに取り込み、バスクロックでシ
フトして各々の段より取り出すことで、８種類のレディ
タイミング信号Ｌ０〜Ｌ７を生成する。これらのレディ
タイミング信号Ｌ０〜Ｌ７はレディタイミング信号セレ
クタ４に供給される。
レスＡ０〜Ａ１９はアドレスデコーダ３によってデコー
ドされ、選択的に周辺デバイス２，７に送られる。ま
た、そのうちのＡ５，Ａ４，Ａ３の３ビットはセレクト
信号ＳＥＬとしてレディタイミング信号セレクタ４に供
給される。また、バスアクセスサイクルスタート信号は
レディタイミング信号生成部５に供給される。レディタ
イミング信号生成部５は、例えば７ビットのシフトレジ
スタ（図示せず）を備え、バスアクセスサイクルスター
ト信号をシフトレジスタに取り込み、バスクロックでシ
フトして各々の段より取り出すことで、８種類のレディ
タイミング信号Ｌ０〜Ｌ７を生成する。これらのレディ
タイミング信号Ｌ０〜Ｌ７はレディタイミング信号セレ
クタ４に供給される。
【００１１】このレディタイミング信号セレクタ４は、
レディ信号出力機能を有する周辺デバイス７がある場合
には、そのレディ信号を入力し、レディタイミング信号
Ｌ０〜Ｌ７と合わせて、その中からセレクト信号ＳＥＬ
で特定される信号を選択し、レディ信号として出力す
る。ここで選択されたレディ信号はレディアサートラッ
チ回路６にラッチされ、マイクロプロセッサ１に返され
る。ラッチされたレディ信号はバスアクセスサイクルの
終了か次のバスアクセスサイクルの開始でデアサートさ
れる。
レディ信号出力機能を有する周辺デバイス７がある場合
には、そのレディ信号を入力し、レディタイミング信号
Ｌ０〜Ｌ７と合わせて、その中からセレクト信号ＳＥＬ
で特定される信号を選択し、レディ信号として出力す
る。ここで選択されたレディ信号はレディアサートラッ
チ回路６にラッチされ、マイクロプロセッサ１に返され
る。ラッチされたレディ信号はバスアクセスサイクルの
終了か次のバスアクセスサイクルの開始でデアサートさ
れる。
【００１２】上記構成において、以下にその動作を説明
する。まず、マイクロプロセッサ１が、周辺デバイス２
を選択的にアクセスするために、周辺デバイス２に対し
てアドレスＡ０〜Ａ１９の２０ビットを出力し、同時に
バスアクセスサイクルの始まりを示すバスアクセスサイ
クルスタート信号を１バスクロックサイクル分出力した
とする。このとき、マイクロプロセッサ１はアドレスＡ
０〜Ａ１９のうち、Ａ５，Ａ４，Ａ３の３ビットにより
ウェイト数を指定する。マイクロプロセッサ１から出力
されるアドレスＡ０〜Ａ１９はアドレスデコーダ３でデ
コードされ、選択的に周辺デバイス２に供給される。こ
れによって周辺デバイス２がアクセスされる。
する。まず、マイクロプロセッサ１が、周辺デバイス２
を選択的にアクセスするために、周辺デバイス２に対し
てアドレスＡ０〜Ａ１９の２０ビットを出力し、同時に
バスアクセスサイクルの始まりを示すバスアクセスサイ
クルスタート信号を１バスクロックサイクル分出力した
とする。このとき、マイクロプロセッサ１はアドレスＡ
０〜Ａ１９のうち、Ａ５，Ａ４，Ａ３の３ビットにより
ウェイト数を指定する。マイクロプロセッサ１から出力
されるアドレスＡ０〜Ａ１９はアドレスデコーダ３でデ
コードされ、選択的に周辺デバイス２に供給される。こ
れによって周辺デバイス２がアクセスされる。
【００１３】一方、マイクロプロセッサ１から出力され
るバスアクセスサイクルスタート信号（１バスクロック
サイクル分）はレディタイミング信号生成部５に供給さ
れる。このレディタイミング信号生成部５は、バスアク
セスサイクルスタート信号が入力されると、この信号を
７ビットシフトレジスタに取り込み、バスクロックでシ
フトして、各々の段より取り出す。これにより、バスア
クセスサイクルの始まりから任意のバスクロックサイク
ル数分（ここでは８）のディレイタイミング信号Ｌ０〜
Ｌ７を作成することができる。これらの信号Ｌ０〜Ｌ７
はレディタイミング信号としてレディタイミング信号セ
レクタ４に送られる。マイクロプロセッサ１が出力する
アドレスＡ０〜Ａ１９のうち、ウェイト数を示すＡ５，
Ａ４，Ａ３の３ビットのビット信号は、セレクト信号Ｓ
ＥＬとしてレディタイミング信号セレクタ４に供給され
る。
るバスアクセスサイクルスタート信号（１バスクロック
サイクル分）はレディタイミング信号生成部５に供給さ
れる。このレディタイミング信号生成部５は、バスアク
セスサイクルスタート信号が入力されると、この信号を
７ビットシフトレジスタに取り込み、バスクロックでシ
フトして、各々の段より取り出す。これにより、バスア
クセスサイクルの始まりから任意のバスクロックサイク
ル数分（ここでは８）のディレイタイミング信号Ｌ０〜
Ｌ７を作成することができる。これらの信号Ｌ０〜Ｌ７
はレディタイミング信号としてレディタイミング信号セ
レクタ４に送られる。マイクロプロセッサ１が出力する
アドレスＡ０〜Ａ１９のうち、ウェイト数を示すＡ５，
Ａ４，Ａ３の３ビットのビット信号は、セレクト信号Ｓ
ＥＬとしてレディタイミング信号セレクタ４に供給され
る。
【００１４】このレディタイミング信号セレクタ４は、
レディタイミング信号生成部５からのレディタイミング
信号Ｌ０〜Ｌ７の中から、マイクロプロセッサ１からの
セレクト信号ＳＥＬに対応する信号を選択して、周辺デ
バイス２に対するレディタイミング信号として出力す
る。選択されたレディタイミング信号は、そのタイミン
グでレディ信号としてレディアサートラッチ回路６にラ
ッチされ、マイクロプロセッサ１に返される。ラッチさ
れたレディ信号はバスアクセスサイクルの終了か次のバ
スアクセスサイクルの開始でデアサートされる。以上の
処理により周辺デバイス２のアクセス実行が完了する。
レディタイミング信号生成部５からのレディタイミング
信号Ｌ０〜Ｌ７の中から、マイクロプロセッサ１からの
セレクト信号ＳＥＬに対応する信号を選択して、周辺デ
バイス２に対するレディタイミング信号として出力す
る。選択されたレディタイミング信号は、そのタイミン
グでレディ信号としてレディアサートラッチ回路６にラ
ッチされ、マイクロプロセッサ１に返される。ラッチさ
れたレディ信号はバスアクセスサイクルの終了か次のバ
スアクセスサイクルの開始でデアサートされる。以上の
処理により周辺デバイス２のアクセス実行が完了する。
【００１５】ところで、アクセスディレイが変化するこ
となどの理由によりレディ出力を持つ周辺デバイスもあ
る。この場合、周辺デバイスの持つレディ出力を有効に
利用することができる。具体的には、レディ出力を持つ
周辺デバイス７がプロセッサ１の周辺デバイスとして接
続されていた場合、ウェイト数を示す情報のうち、一つ
の値「５」をこのデバイス７のウェイト数として割り当
てる。レディタイミング信号セレクタ４において、ウェ
イト数情報「５」で選択されるレディタイミング信号の
代わりにデバイス７のレディ信号を接続する。これによ
りデバイス７を特別な回路を追加することなく組み込む
ことができ、かつデバイス７の持つレディ出力を利用で
きる。
となどの理由によりレディ出力を持つ周辺デバイスもあ
る。この場合、周辺デバイスの持つレディ出力を有効に
利用することができる。具体的には、レディ出力を持つ
周辺デバイス７がプロセッサ１の周辺デバイスとして接
続されていた場合、ウェイト数を示す情報のうち、一つ
の値「５」をこのデバイス７のウェイト数として割り当
てる。レディタイミング信号セレクタ４において、ウェ
イト数情報「５」で選択されるレディタイミング信号の
代わりにデバイス７のレディ信号を接続する。これによ
りデバイス７を特別な回路を追加することなく組み込む
ことができ、かつデバイス７の持つレディ出力を利用で
きる。
【００１６】したがって、上記構成によるウェイト制御
方式によれば、アドレスビット中のウェイト数情報によ
り、複数のレディタイミング信号の中から最適なウェイ
ト数を選択することができ、これによって各周辺デバイ
スの性能を十分に引き出し、かつ簡易な回路で実現する
ことができる。
方式によれば、アドレスビット中のウェイト数情報によ
り、複数のレディタイミング信号の中から最適なウェイ
ト数を選択することができ、これによって各周辺デバイ
スの性能を十分に引き出し、かつ簡易な回路で実現する
ことができる。
【００１７】なお、上記実施形態では、マイクロプロセ
ッサ１が周辺デバイスのアクセス時にバスアクセスサイ
クルスタート信号を出力する場合について説明したが、
この信号でなくても、バスアクセスサイクルが開始され
てからすぐにアサートされる信号であれば、同様の処理
を実現することができる。また、レディタイミング信号
を８種類としたが、シフトレジスタのビット数を変更す
ることにより、任意の数に変更可能である。その他、種
々の変形が可能であることはいうまでもない。
ッサ１が周辺デバイスのアクセス時にバスアクセスサイ
クルスタート信号を出力する場合について説明したが、
この信号でなくても、バスアクセスサイクルが開始され
てからすぐにアサートされる信号であれば、同様の処理
を実現することができる。また、レディタイミング信号
を８種類としたが、シフトレジスタのビット数を変更す
ることにより、任意の数に変更可能である。その他、種
々の変形が可能であることはいうまでもない。
【００１８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、複数の周辺デバイスそれぞれのウェイト数を
簡易な構成で最適に設定することができ、これによって
各周辺デバイスの性能を十分に引き出すことのできる情
報処理装置のウェイト制御方式を提供することができ
る。
によれば、複数の周辺デバイスそれぞれのウェイト数を
簡易な構成で最適に設定することができ、これによって
各周辺デバイスの性能を十分に引き出すことのできる情
報処理装置のウェイト制御方式を提供することができ
る。
【図１】本発明に係るウェイト制御方式を採用した情報
処理装置の一実施形態の構成を示すブロック回路図。
処理装置の一実施形態の構成を示すブロック回路図。
１ マイクロプロセッサ ２ 周辺デバイス ３ アドレスデコーダ ４ レディタイミング信号セレクタ ５ レディタイミング信号制御部 ６ レディアサートラッチ回路 ７ レディ出力を持つ周辺デバイス Ａ０〜Ａ１９ アドレス Ｌ０〜Ｌ８ レディタイミング信号 ＳＥＬ セレクト信号（Ａ５，Ａ４，Ａ３）
Claims (4)
- 【請求項１】 予め任意のアドレスが割り当てられ、互
いにアクセス遅延時間の異なる複数の周辺デバイスと、 これらの周辺デバイスとデータバスを通じて接続され、
アドレスにより選択的にアクセスするマイクロプロセッ
サとを有する情報処理装置であって、 前記マイクロプロセッサに設けられ、前記複数の周辺デ
バイスの各アドレスビットにウェイト数情報を含ませる
ウェイト数指定手段と、 前記マイクロプロセッサの周辺デバイスに対するアクセ
スを検出して前記データバスのバスクロックに基づくタ
イミングで複数のレディタイミング信号を生成するレデ
ィタイミング信号生成部と、 前記複数のレディタイミング信号を入力して前記マイク
ロプロセッサのアドレスに含まれるウェイト数情報に基
づいて対応するレディタイミング信号を出力するレディ
タイミング信号選択部と、 このレディタイミング信号選択部から出力されるレディ
タイミング信号をそのタイミングでレディ信号としてラ
ッチして前記マイクロプロセッサに送出するレディアサ
ートラッチ回路部とを具備することを特徴とする情報処
理装置のウェイト制御方式。 - 【請求項２】 前記複数の周辺デバイスの中にレディ信
号出力機能を有するデバイスがあるとき、当該デバイス
から出力されるレディ信号を前記レディタイミング信号
選択部に入力し、前記マイクロプロセッサはその周辺デ
バイスをアクセスするとき、前記ウェイト数指定手段に
より前記レディタイミング信号選択部に前記デバイスか
らのレディ信号を選択させるようにしたことを特徴とす
る請求項１記載の情報処理装置のウェイト制御方式。 - 【請求項３】 前記レディタイミング信号生成部は、前
記マイクロプロセッサがバスアクセス開始からすぐにア
サートする信号をシフトレジスタに入力し、バスクロッ
クで順次シフトして、各段のシフト出力をレディタイミ
ング信号として出力することを特徴とする請求項１記載
の情報処理装置のウェイト制御方式。 - 【請求項４】 前記レディタイミング信号生成部は、前
記マイクロプロセッサが周辺デバイスのアクセス時に出
力するバスアクセスサイクルスタート信号を前記シフト
レジスタに入力するようにしたことを特徴とする請求項
３記載の情報処理装置のウェイト制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26665895A JPH09114779A (ja) | 1995-10-16 | 1995-10-16 | 情報処理装置のウェイト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26665895A JPH09114779A (ja) | 1995-10-16 | 1995-10-16 | 情報処理装置のウェイト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09114779A true JPH09114779A (ja) | 1997-05-02 |
Family
ID=17433896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26665895A Pending JPH09114779A (ja) | 1995-10-16 | 1995-10-16 | 情報処理装置のウェイト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09114779A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708096B1 (ko) * | 2000-07-21 | 2007-04-16 | 삼성전자주식회사 | 버스 시스템 및 그 실행 순서 조정방법 |
| US7565476B2 (en) | 2005-11-07 | 2009-07-21 | Megachips Lsi Solutions Inc. | Memory device |
-
1995
- 1995-10-16 JP JP26665895A patent/JPH09114779A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100708096B1 (ko) * | 2000-07-21 | 2007-04-16 | 삼성전자주식회사 | 버스 시스템 및 그 실행 순서 조정방법 |
| US7565476B2 (en) | 2005-11-07 | 2009-07-21 | Megachips Lsi Solutions Inc. | Memory device |
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