JPH11150459A - パルス出力回路 - Google Patents
パルス出力回路Info
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- JPH11150459A JPH11150459A JP9332302A JP33230297A JPH11150459A JP H11150459 A JPH11150459 A JP H11150459A JP 9332302 A JP9332302 A JP 9332302A JP 33230297 A JP33230297 A JP 33230297A JP H11150459 A JPH11150459 A JP H11150459A
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Abstract
(57)【要約】
【課題】 ＲＯＭのアドレス数以上の周期を有し、ＲＯ
Ｍのアクセスタイムよりも高速なパルスを生成すること
ができるパルス出力回路を提供する。 【解決手段】 バイナリカウンタ２と、バイナリカウン
タ２の出力信号を入力することにより書き込まれている
情報をパルスとして出力するＲＯＭ５と、バイナリカウ
ンタ２の出力信号をデコード処理する第１デコード回路
３及び第２デコード回路４と、第２デコード回路４から
の指令により、ＲＯＭ５の複数の出力信号を選択して出
力する第１選択回路６と、第１デコード回路３からの指
令により、第１選択回路６の複数の出力信号を選択して
出力する第２選択回路７を備え、バイナリカウンタ２か
ら第１デコード回路３への出力信号の周波数が、ＲＯＭ
５のアクセスタイムの周波数より高い。
Ｍのアクセスタイムよりも高速なパルスを生成すること
ができるパルス出力回路を提供する。 【解決手段】 バイナリカウンタ２と、バイナリカウン
タ２の出力信号を入力することにより書き込まれている
情報をパルスとして出力するＲＯＭ５と、バイナリカウ
ンタ２の出力信号をデコード処理する第１デコード回路
３及び第２デコード回路４と、第２デコード回路４から
の指令により、ＲＯＭ５の複数の出力信号を選択して出
力する第１選択回路６と、第１デコード回路３からの指
令により、第１選択回路６の複数の出力信号を選択して
出力する第２選択回路７を備え、バイナリカウンタ２か
ら第１デコード回路３への出力信号の周波数が、ＲＯＭ
５のアクセスタイムの周波数より高い。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス出力回路に
関し、特に、書き込まれている情報をパルスとして出力
するＲＯＭを備えたパルス出力回路に関する。
関し、特に、書き込まれている情報をパルスとして出力
するＲＯＭを備えたパルス出力回路に関する。
【０００２】
【従来の技術】従来、例えば、図４に示すパルス出力回
路が使用されている。このパルス出力回路２１は、バイ
ナリカウンタ２２と、ＲＯＭ２３で構成され、バイナリ
カウンタ２２の出力２０〜２ｍがＲＯＭのアドレス端子
Ａ０〜Ａｍに入力され、ＲＯＭ２３に書き込まれている
情報がパルスとして出力される。
路が使用されている。このパルス出力回路２１は、バイ
ナリカウンタ２２と、ＲＯＭ２３で構成され、バイナリ
カウンタ２２の出力２０〜２ｍがＲＯＭのアドレス端子
Ａ０〜Ａｍに入力され、ＲＯＭ２３に書き込まれている
情報がパルスとして出力される。
【０００３】例えば、バイナリカウンタ２２の出力信号
数が４本（ｍ＝３）のときのパルス出力動作を図５のタ
イムチャートを参照して説明する。
数が４本（ｍ＝３）のときのパルス出力動作を図５のタ
イムチャートを参照して説明する。
【０００４】図５において、バイナリカウンタ２２の出
力２０〜２３がアドレス０〜１５を生成する。一方、Ｒ
ＯＭ２３のアドレス入力端子には、バイナリカウンタ２
２の出力信号４本が入力されており、アドレス０〜１５
がＲＯＭ２３において認識される。
力２０〜２３がアドレス０〜１５を生成する。一方、Ｒ
ＯＭ２３のアドレス入力端子には、バイナリカウンタ２
２の出力信号４本が入力されており、アドレス０〜１５
がＲＯＭ２３において認識される。
【０００５】このようにしてＲＯＭ２３にアドレスが与
えられることによりＲＯＭ２３は書き込まれている情報
（Ｘ０〜Ｘ１５）をパルスとして出力する。
えられることによりＲＯＭ２３は書き込まれている情報
（Ｘ０〜Ｘ１５）をパルスとして出力する。
【０００６】ここで、アドレスを生成するバイナリカウ
ンタ２２の出力は、すべてＲＯＭ２３の入力端子に入力
されるため、このパルス出力回路２１において以下に示
す制限事項が発生する。 （１）アドレス数以上の周期を有するパルスを出力する
ことができない（図５の場合、アドレス数が１６であ
り、出力パルスもＸ０〜Ｘ１５の１６個である）。 （２）出力パルスの周波数はＲＯＭのアクセスタイムに
より制限される。
ンタ２２の出力は、すべてＲＯＭ２３の入力端子に入力
されるため、このパルス出力回路２１において以下に示
す制限事項が発生する。 （１）アドレス数以上の周期を有するパルスを出力する
ことができない（図５の場合、アドレス数が１６であ
り、出力パルスもＸ０〜Ｘ１５の１６個である）。 （２）出力パルスの周波数はＲＯＭのアクセスタイムに
より制限される。
【０００７】
【発明が解決しようとする課題】上記従来のパルス出力
回路では、出力パルス数（周期）はアドレス入力により
制限され、出力パルスの周波数はＲＯＭのアクセスタイ
ムにより制限されていた。そのため、所望のパルスを得
るためには、そのパルス数を出力することのできる容量
を有し、その周波数を得るためのアクセスタイムを有す
るＲＯＭを使用する必要があった。
回路では、出力パルス数（周期）はアドレス入力により
制限され、出力パルスの周波数はＲＯＭのアクセスタイ
ムにより制限されていた。そのため、所望のパルスを得
るためには、そのパルス数を出力することのできる容量
を有し、その周波数を得るためのアクセスタイムを有す
るＲＯＭを使用する必要があった。
【０００８】そこで、本発明は上記問題に鑑みてなされ
たものであって、出力パルス数（周期）がアドレス入力
により制限を受けることなく、ＲＯＭのアドレス数以上
の周期を有するパルスを生成することができるパルス出
力回路を提供することを目的とする。
たものであって、出力パルス数（周期）がアドレス入力
により制限を受けることなく、ＲＯＭのアドレス数以上
の周期を有するパルスを生成することができるパルス出
力回路を提供することを目的とする。
【０００９】また、本発明は、ＲＯＭのアドレス数以上
の周期を有するパルスを生成することができるととも
に、出力パルスの周波数がＲＯＭのアクセスタイムによ
り制限を受けることがなく、このアクセスタイムよりも
高速なパルスを生成することができるパルス出力回路を
提供することを目的とする。
の周期を有するパルスを生成することができるととも
に、出力パルスの周波数がＲＯＭのアクセスタイムによ
り制限を受けることがなく、このアクセスタイムよりも
高速なパルスを生成することができるパルス出力回路を
提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
パルス出力回路であって、バイナリカウンタと、該バイ
ナリカウンタの出力信号を入力することにより書き込ま
れている情報をパルスとして出力するＲＯＭと、前記バ
イナリカウンタの出力信号をデコード処理するデコード
回路と、該デコード回路からの指令により、前記ＲＯＭ
の複数の出力信号を選択して出力する選択回路を備える
ことを特徴とする。
パルス出力回路であって、バイナリカウンタと、該バイ
ナリカウンタの出力信号を入力することにより書き込ま
れている情報をパルスとして出力するＲＯＭと、前記バ
イナリカウンタの出力信号をデコード処理するデコード
回路と、該デコード回路からの指令により、前記ＲＯＭ
の複数の出力信号を選択して出力する選択回路を備える
ことを特徴とする。
【００１１】請求項２記載の発明は、パルス出力回路で
あって、バイナリカウンタと、該バイナリカウンタの出
力信号を入力することにより書き込まれている情報をパ
ルスとして出力するＲＯＭと、前記バイナリカウンタの
出力信号をデコード処理する第１デコード回路及び第２
デコード回路と、該第２デコード回路からの指令によ
り、前記ＲＯＭの複数の出力信号を選択して出力する第
１選択回路と、前記第１デコード回路からの指令によ
り、前記第１選択回路の複数の出力信号を選択して出力
する第２選択回路を備え、前記バイナリカウンタから前
記第１デコード回路への出力信号の周波数が、前記ＲＯ
Ｍのアクセスタイムの周波数より高いことを特徴とす
る。
あって、バイナリカウンタと、該バイナリカウンタの出
力信号を入力することにより書き込まれている情報をパ
ルスとして出力するＲＯＭと、前記バイナリカウンタの
出力信号をデコード処理する第１デコード回路及び第２
デコード回路と、該第２デコード回路からの指令によ
り、前記ＲＯＭの複数の出力信号を選択して出力する第
１選択回路と、前記第１デコード回路からの指令によ
り、前記第１選択回路の複数の出力信号を選択して出力
する第２選択回路を備え、前記バイナリカウンタから前
記第１デコード回路への出力信号の周波数が、前記ＲＯ
Ｍのアクセスタイムの周波数より高いことを特徴とす
る。
【００１２】請求項１記載の発明によれば、ＲＯＭの複
数の出力信号が選択して出力されるため、ＲＯＭのアド
レス数以上の周期を有するパルスを生成することができ
る。
数の出力信号が選択して出力されるため、ＲＯＭのアド
レス数以上の周期を有するパルスを生成することができ
る。
【００１３】請求項２記載の発明によれば、ＲＯＭの複
数の出力信号が選択して出力されるとともに、第１選択
回路の複数の出力信号が、ＲＯＭのアクセスタイムの周
波数より高い周波数を有する信号によって選択されるた
め、ＲＯＭのアドレス数以上の周期を有し、かつアクセ
スタイムよりも高速なパルスを生成することができる。
数の出力信号が選択して出力されるとともに、第１選択
回路の複数の出力信号が、ＲＯＭのアクセスタイムの周
波数より高い周波数を有する信号によって選択されるた
め、ＲＯＭのアドレス数以上の周期を有し、かつアクセ
スタイムよりも高速なパルスを生成することができる。
【００１４】
【発明の実施の形態】次に、本発明にかかるパルス出力
回路の実施の形態の具体例を図面を参照しながら説明す
る。図１は本発明にかかるパルス出力回路１のブロック
図である。このパルス出力回路１は、バイナリカウンタ
２と、第１デコード回路３と、第２デコード回路４と、
ＲＯＭ５と、第１選択回路６と、第２選択回路７で構成
される。
回路の実施の形態の具体例を図面を参照しながら説明す
る。図１は本発明にかかるパルス出力回路１のブロック
図である。このパルス出力回路１は、バイナリカウンタ
２と、第１デコード回路３と、第２デコード回路４と、
ＲＯＭ５と、第１選択回路６と、第２選択回路７で構成
される。
【００１５】バイナリカウンタ２の出力（２０〜２ｍ＋
ｐ）は、２ｍ＋ｐ＋１で周期的に動作する。そのうちの
出力ａ（２０〜２ｍ）は、第１デコード回路３に入力さ
れ、出力ｂ（２ｍ＋１〜２ｍ＋ｎ）はＲＯＭ５のアドレ
ス入力Ａ１〜Ａｎへ入力され、出力ｃ（２ｍ＋ｎ＋１〜
２ｍ＋ｐ）は第２デコード回路４に入力される。
ｐ）は、２ｍ＋ｐ＋１で周期的に動作する。そのうちの
出力ａ（２０〜２ｍ）は、第１デコード回路３に入力さ
れ、出力ｂ（２ｍ＋１〜２ｍ＋ｎ）はＲＯＭ５のアドレ
ス入力Ａ１〜Ａｎへ入力され、出力ｃ（２ｍ＋ｎ＋１〜
２ｍ＋ｐ）は第２デコード回路４に入力される。
【００１６】ここで、出力ａはＲＯＭ５のアクセスタイ
ム以上の周波数を有し、出力ｂはＲＯＭ５の出力可能な
アクセスタイムの周波数である。また、上記ｎはＲＯＭ
５の出力端子数により制限される（例えば、出力端子数
が８の場合、ｎ＝３となる）。
ム以上の周波数を有し、出力ｂはＲＯＭ５の出力可能な
アクセスタイムの周波数である。また、上記ｎはＲＯＭ
５の出力端子数により制限される（例えば、出力端子数
が８の場合、ｎ＝３となる）。
【００１７】次に、図１を参照しながら、パルス出力回
路１におけるパルスが出力されるまでの動作を説明す
る。ＲＯＭ５にはバイナリカウンタ２の出力ｂに対応し
たパルスが出力されるように情報を書き込み、ＲＯＭ５
の出力ｄは第１選択回路６へ入力される。
路１におけるパルスが出力されるまでの動作を説明す
る。ＲＯＭ５にはバイナリカウンタ２の出力ｂに対応し
たパルスが出力されるように情報を書き込み、ＲＯＭ５
の出力ｄは第１選択回路６へ入力される。
【００１８】第２デコード回路４では、バイナリカウン
タ２の出力ｃのデコード処理を行い、第２デコード回路
４の出力ｅが第１選択回路６へ入力される。第１選択回
路６では、ＲＯＭ５の出力ｄのうち２ｅ本を第２デコー
ド回路４の出力ｅにより選択し、第１選択回路６の出力
ｇが第２選択回路７へ入力される。
タ２の出力ｃのデコード処理を行い、第２デコード回路
４の出力ｅが第１選択回路６へ入力される。第１選択回
路６では、ＲＯＭ５の出力ｄのうち２ｅ本を第２デコー
ド回路４の出力ｅにより選択し、第１選択回路６の出力
ｇが第２選択回路７へ入力される。
【００１９】第１デコード回路３ではバイナリカウンタ
２の出力ａのデコード処理を行い、第１デコード回路３
の出力ｆが第２選択回路７へ入力される。そして、第２
選択回路７では第１選択回路６の出力ｇのうちの１本を
第１デコード回路３の出力ｆにより選択し、所望のパル
スを得る。
２の出力ａのデコード処理を行い、第１デコード回路３
の出力ｆが第２選択回路７へ入力される。そして、第２
選択回路７では第１選択回路６の出力ｇのうちの１本を
第１デコード回路３の出力ｆにより選択し、所望のパル
スを得る。
【００２０】次に、図２及び図３を参照し、本発明にか
かるパルス出力回路の一実施例についてその構成と動作
を説明する。尚、本実施例では、図２のブロック図に示
すように、バイナリカウンタ２の出力が５本、ＲＯＭ５
のアドレス端子が３端子、ＲＯＭ５の出力端子が４端子
である。
かるパルス出力回路の一実施例についてその構成と動作
を説明する。尚、本実施例では、図２のブロック図に示
すように、バイナリカウンタ２の出力が５本、ＲＯＭ５
のアドレス端子が３端子、ＲＯＭ５の出力端子が４端子
である。
【００２１】バイナリカウンタ２は、２０〜２４の５本
を出力し、アドレス０〜３２を生成する。そのうちのバ
イナリカウンタ２の出力ｊ（２１〜２３）は、ＲＯＭ５
のアドレス入力Ａ１〜Ａ３へ入力され、ＲＯＭ５に０〜
７のアドレスを与える。そして、ＲＯＭ５は、アドレス
０〜７における出力ｑ１〜ｑ４を出力する。
を出力し、アドレス０〜３２を生成する。そのうちのバ
イナリカウンタ２の出力ｊ（２１〜２３）は、ＲＯＭ５
のアドレス入力Ａ１〜Ａ３へ入力され、ＲＯＭ５に０〜
７のアドレスを与える。そして、ＲＯＭ５は、アドレス
０〜７における出力ｑ１〜ｑ４を出力する。
【００２２】一方、バイナリカウンタ２の出力ｋ（２
４）は、第２デコード回路４へ入力され、デコード処理
が行われ、出力ｒが出力される。尚、図２の構成ではｋ
＝ｒとなっている。
４）は、第２デコード回路４へ入力され、デコード処理
が行われ、出力ｒが出力される。尚、図２の構成ではｋ
＝ｒとなっている。
【００２３】次に、第１選択回路６では、第２デコード
回路出力４により、（ｑ１、ｑ３）及び（ｑ２、ｑ４）
の選択が行われる。まずｒ＝０のとき、ｑ１及びｑ３が
選択され、ｒ＝１のとき、ｑ２及びｑ４が選択される。
これによって、ＸとＴの多重されたものがＳ１として出
力され、ＹとＵの多重されたものがＳ２として出力され
る。
回路出力４により、（ｑ１、ｑ３）及び（ｑ２、ｑ４）
の選択が行われる。まずｒ＝０のとき、ｑ１及びｑ３が
選択され、ｒ＝１のとき、ｑ２及びｑ４が選択される。
これによって、ＸとＴの多重されたものがＳ１として出
力され、ＹとＵの多重されたものがＳ２として出力され
る。
【００２４】バイナリカウンタ２の出力ｈ（２０）は第
１デコード回路３へ入力され、デコード処理が行われ出
力ｔが出力される。尚、図２の構成ではｈ＝ｔとなって
いる。第２選択回路７では、第１デコード回路３の出力
ｔにより、ｓ１、ｓ２の選択が行われる。まず、ｔ＝０
のときにｓ１が選択され、ｔ＝１のときにｓ２が選択さ
れる。これによって、ＸとＹまたはＴとＵが倍の速度で
多重される。
１デコード回路３へ入力され、デコード処理が行われ出
力ｔが出力される。尚、図２の構成ではｈ＝ｔとなって
いる。第２選択回路７では、第１デコード回路３の出力
ｔにより、ｓ１、ｓ２の選択が行われる。まず、ｔ＝０
のときにｓ１が選択され、ｔ＝１のときにｓ２が選択さ
れる。これによって、ＸとＹまたはＴとＵが倍の速度で
多重される。
【００２５】以上説明したように本発明によるパルス生
成回路１では、本来、バイナリカウンタ２の出力のすべ
てをＲＯＭ５のアドレス端子に入力するところを、バイ
ナリカウンタ２の出力の一部をデコード回路３、４へ入
力し、デコード回路３、４の出力によりＲＯＭ５の出力
のうちの１本を選択しパルスを得るため、ＲＯＭのアド
レス数以上の周期を有し、かつアクセスタイムよりも高
速なパルスを生成することができる。
成回路１では、本来、バイナリカウンタ２の出力のすべ
てをＲＯＭ５のアドレス端子に入力するところを、バイ
ナリカウンタ２の出力の一部をデコード回路３、４へ入
力し、デコード回路３、４の出力によりＲＯＭ５の出力
のうちの１本を選択しパルスを得るため、ＲＯＭのアド
レス数以上の周期を有し、かつアクセスタイムよりも高
速なパルスを生成することができる。
【００２６】
【発明の効果】請求項１記載の発明によれば、ＲＯＭの
アドレス数以上の周期を有するパルスを生成することの
できるパルス出力回路を提供することができる。
アドレス数以上の周期を有するパルスを生成することの
できるパルス出力回路を提供することができる。
【００２７】請求項２記載の発明によれば、ＲＯＭのア
ドレス数以上の周期を有し、かつアクセスタイムよりも
高速なパルスを生成することのできるパルス出力回路を
提供することができる。
ドレス数以上の周期を有し、かつアクセスタイムよりも
高速なパルスを生成することのできるパルス出力回路を
提供することができる。
【図１】本発明にかかるパルス生成回路のブロック図で
ある。
ある。
【図２】本発明によるパルス生成回路の一実施例を示す
ブロック図である。
ブロック図である。
【図３】図２に示すパルス生成回路の動作説明図であ
る。
る。
【図４】従来のパルス生成回路の一例を示すブロック図
である。
である。
【図５】図４に示す従来のパルス生成回路の動作説明図
である。
である。
１ パルス出力回路 ２ バイナリカウンタ ３ 第１デコード回路 ４ 第２デコード回路 ５ ＲＯＭ ６ 第１選択回路 ７ 第２選択回路 ａ バイナリカウンタ出力（２０〜２ｍ） ｂ バイナリカウンタ出力（２ｍ＋１〜２ｍ
＋ｎ） ｃ バイナリカウンタ出力（２ｍ＋ｎ＋１〜
２ｍ＋ｐ） ｄ ＲＯＭ出力信号 ｅ 第２デコード回路出力信号 ｆ 第１デコード回路出力信号 ｇ 第１選択回路出力信号 ｈ バイナリカウンタ出力（２０） ｊ バイナリカウンタ出力（２１〜２３） ｋ バイナリカウンタ出力（２４） ｑ ＲＯＭ出力信号 ｒ 第２デコード回路出力信号 ｓ 第１選択回路出力信号 ｔ 第１デコード回路出力信号
＋ｎ） ｃ バイナリカウンタ出力（２ｍ＋ｎ＋１〜
２ｍ＋ｐ） ｄ ＲＯＭ出力信号 ｅ 第２デコード回路出力信号 ｆ 第１デコード回路出力信号 ｇ 第１選択回路出力信号 ｈ バイナリカウンタ出力（２０） ｊ バイナリカウンタ出力（２１〜２３） ｋ バイナリカウンタ出力（２４） ｑ ＲＯＭ出力信号 ｒ 第２デコード回路出力信号 ｓ 第１選択回路出力信号 ｔ 第１デコード回路出力信号
Claims (2)
- 【請求項１】 バイナリカウンタと、 該バイナリカウンタの出力信号を入力することにより書
き込まれている情報をパルスとして出力するＲＯＭと、 前記バイナリカウンタの出力信号をデコード処理するデ
コード回路と、 該デコード回路からの指令により、前記ＲＯＭの複数の
出力信号を選択して出力する選択回路を備えることを特
徴とするパルス出力回路。 - 【請求項２】 バイナリカウンタと、 該バイナリカウンタの出力信号を入力することにより書
き込まれている情報をパルスとして出力するＲＯＭと、 前記バイナリカウンタの出力信号をデコード処理する第
１デコード回路及び第２デコード回路と、 該第２デコード回路からの指令により、前記ＲＯＭの複
数の出力信号を選択して出力する第１選択回路と、 前記第１デコード回路からの指令により、前記第１選択
回路の複数の出力信号を選択して出力する第２選択回路
を備え、 前記バイナリカウンタから前記第１デコード回路への出
力信号の周波数が、前記ＲＯＭのアクセスタイムの周波
数より高いことを特徴とするパルス出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332302A JPH11150459A (ja) | 1997-11-18 | 1997-11-18 | パルス出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332302A JPH11150459A (ja) | 1997-11-18 | 1997-11-18 | パルス出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150459A true JPH11150459A (ja) | 1999-06-02 |
Family
ID=18253449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332302A Withdrawn JPH11150459A (ja) | 1997-11-18 | 1997-11-18 | パルス出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594315B1 (ko) | 2005-01-13 | 2006-06-30 | 삼성전자주식회사 | 다중 펄스 생성 장치 |
-
1997
- 1997-11-18 JP JP9332302A patent/JPH11150459A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594315B1 (ko) | 2005-01-13 | 2006-06-30 | 삼성전자주식회사 | 다중 펄스 생성 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |