JPH03179925A - パスメモリ回路 - Google Patents
パスメモリ回路Info
- Publication number
- JPH03179925A JPH03179925A JP31956289A JP31956289A JPH03179925A JP H03179925 A JPH03179925 A JP H03179925A JP 31956289 A JP31956289 A JP 31956289A JP 31956289 A JP31956289 A JP 31956289A JP H03179925 A JPH03179925 A JP H03179925A
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- Japan
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 47
- 238000007476 Maximum Likelihood Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、衛生通信システムの誤り訂正復号器におい
て利用するパスメモリ回路に関するものである。
て利用するパスメモリ回路に関するものである。
第５図は従来のパスメモリ回路を示すブロック図であり
、図において、１は接続信号Ｓの取り込みを行う入力バ
ッファ部、２は接続データＤを取り込み上記接続信号Ｓ
により各系列の出力データを生成するパスメモリブロッ
ク部、３はパスメモリブロック部２で得られた出力デー
タから最終出力を選択する出力データ生成部である。
、図において、１は接続信号Ｓの取り込みを行う入力バ
ッファ部、２は接続データＤを取り込み上記接続信号Ｓ
により各系列の出力データを生成するパスメモリブロッ
ク部、３はパスメモリブロック部２で得られた出力デー
タから最終出力を選択する出力データ生成部である。
また、第６図はパイプラインモードと間欠動作を考慮し
たパスメモリ基本ユニットであり、１１は接続信号Ｓに
より上記接続データＤを構成する入力データＤｒ、、Ｄ
２のいずれかを選択するセレクタ、１２．１４はイネー
ブル信号Ｅにより制御される前段のセレクタ、１３．１
５はクロックＣＬＫを受けてフリップフロップ動作する
次段側のフリップフロップ、１６はパイプライン信号Ｍ
を受けて、フリップフロップ１３．１５の出力を選択的
に出力するセレクタである。
たパスメモリ基本ユニットであり、１１は接続信号Ｓに
より上記接続データＤを構成する入力データＤｒ、、Ｄ
２のいずれかを選択するセレクタ、１２．１４はイネー
ブル信号Ｅにより制御される前段のセレクタ、１３．１
５はクロックＣＬＫを受けてフリップフロップ動作する
次段側のフリップフロップ、１６はパイプライン信号Ｍ
を受けて、フリップフロップ１３．１５の出力を選択的
に出力するセレクタである。
次に動作について説明する。まず、入力バッファ部１で
接続信号Ｓを取り込み、ここで取り込まれた接続信号Ｓ
により、接続データＤを選択する。
接続信号Ｓを取り込み、ここで取り込まれた接続信号Ｓ
により、接続データＤを選択する。
そして、かかる選択動作はパスメモリブロック部２にお
いて行われる。一方、パスメモリブロック部２内には、
第６図に示すようなパスメモリ基本ユニットが状態数６
４×レジスタ段数ｎだけ収納されている。すなわち、」
二記のパスメモリ基本ユニッＩ−では、接続データＤで
ある入力データＤ１゜Ｄ２をセレクタ１１で接続信号Ｓ
により選択し、これを次段のセレクタ１２に供給する。
いて行われる。一方、パスメモリブロック部２内には、
第６図に示すようなパスメモリ基本ユニットが状態数６
４×レジスタ段数ｎだけ収納されている。すなわち、」
二記のパスメモリ基本ユニッＩ−では、接続データＤで
ある入力データＤ１゜Ｄ２をセレクタ１１で接続信号Ｓ
により選択し、これを次段のセレクタ１２に供給する。
また、次段のセレクタ１２，１．４では、イネーブル信
号Ｅによる間欠動作を行い、さらに次段側にあるフリッ
プフロップ１３，１．５の出力信号と前段のセレクタ１
２．↓４の出力信号との選択を行う。イネーブル信号Ｅ
がローレベルの場合は、前段のセレクタ１２．↓４の出
力を選択し、イネーブル信号Ｅがハイレベルの場合は、
−周期前の値、つまり次段のフリップフロップ１３．１
５の出力を選択するという動作を行う。また、このパス
メモリ基：） 木ユニットはこの他にパイプライン機能を右し、フリッ
プフロップ１３の出力とフリップフロップ１５の出力を
セレクタ上６が選択する。この動作は、１：２パイプラ
インの場合で、奇数データと偶数データを独立に処理す
るように構成されている。従って、パイプラインの動作
速度は２倍にはならない。このように構成されたパスメ
モリ基本ユニットがパスメモリブロック部２内に、１−
レリス接続に従って接続されている。そして、かかるパ
スメモリブロック部２では、各状態に応した出力値が求
められ、次段の出力の出力データ生成部３に入力され、
ここで最尤状態信号により、最尤値が設定される。
号Ｅによる間欠動作を行い、さらに次段側にあるフリッ
プフロップ１３，１．５の出力信号と前段のセレクタ１
２．↓４の出力信号との選択を行う。イネーブル信号Ｅ
がローレベルの場合は、前段のセレクタ１２．↓４の出
力を選択し、イネーブル信号Ｅがハイレベルの場合は、
−周期前の値、つまり次段のフリップフロップ１３．１
５の出力を選択するという動作を行う。また、このパス
メモリ基：） 木ユニットはこの他にパイプライン機能を右し、フリッ
プフロップ１３の出力とフリップフロップ１５の出力を
セレクタ上６が選択する。この動作は、１：２パイプラ
インの場合で、奇数データと偶数データを独立に処理す
るように構成されている。従って、パイプラインの動作
速度は２倍にはならない。このように構成されたパスメ
モリ基本ユニットがパスメモリブロック部２内に、１−
レリス接続に従って接続されている。そして、かかるパ
スメモリブロック部２では、各状態に応した出力値が求
められ、次段の出力の出力データ生成部３に入力され、
ここで最尤状態信号により、最尤値が設定される。
従来のパスメモリ回路は以」二のように構成されている
ので、ノーマルモード時にパスメモリ段数を取る場合に
は、パスメモリ基本ユニットを多段接続しなければなら
ず、また、１：ｎパイプライン動作をさせた場合にも、
動作速度がｎ倍とならないばかりか、各セレクタによる
間欠勤作用として、複数のフリップフロップ１３．１５
などの付加回路が必要になるなどの課題があった。
ので、ノーマルモード時にパスメモリ段数を取る場合に
は、パスメモリ基本ユニットを多段接続しなければなら
ず、また、１：ｎパイプライン動作をさせた場合にも、
動作速度がｎ倍とならないばかりか、各セレクタによる
間欠勤作用として、複数のフリップフロップ１３．１５
などの付加回路が必要になるなどの課題があった。
この発明は」二記のような課題を解消するためになされ
たものであり、ノーマルモードのみでの使用ができ、か
つパイプラインにも適用可能で、１：ｎパイプライン時
にはｎ倍の動作速度に高速化でき、しかもこれを簡単な
構成で実現できるパスメモリ回路を得ることを目的とす
る。
たものであり、ノーマルモードのみでの使用ができ、か
つパイプラインにも適用可能で、１：ｎパイプライン時
にはｎ倍の動作速度に高速化でき、しかもこれを簡単な
構成で実現できるパスメモリ回路を得ることを目的とす
る。
この発明に係るパスメモリ回路は、パスメモリブロック
部、出力データ生成部およびデマルチプレクサに対しク
ロックを出力するクロック生成部を設け、このクロック
生成部からのパイプライン時に分周されたクロックによ
り入力を分配してパイプライン化するとともに、イネー
ブル信号を用いてクロックを間欠動作化するようにした
ものである。
部、出力データ生成部およびデマルチプレクサに対しク
ロックを出力するクロック生成部を設け、このクロック
生成部からのパイプライン時に分周されたクロックによ
り入力を分配してパイプライン化するとともに、イネー
ブル信号を用いてクロックを間欠動作化するようにした
ものである。
この発明におけるパスメモリ回路は、タロツク生成部で
分周したクロックにより入力データの分配を行わせ、こ
のとき、デマルチプレクサにより出力値を選択すること
によりパイプライン化が行え、さらに、イネーブル信号
によりクロックを間欠動作化することにより、パスメモ
リ基本ユニットの簡略化を図れるようにする。
分周したクロックにより入力データの分配を行わせ、こ
のとき、デマルチプレクサにより出力値を選択すること
によりパイプライン化が行え、さらに、イネーブル信号
によりクロックを間欠動作化することにより、パスメモ
リ基本ユニットの簡略化を図れるようにする。
以下、この発明の一実施例について説明する。
第１図において、■は接続信号Ｓを取り込む入力バッフ
ァ部、２Ａは各状態に至る出力データを生成するパスメ
モリブロック部、２３はクロックＣＬＫによるクロック
分周とイネーブル信号Ｅによるクロック処理を行うクロ
ック生成部、３は最尤状態信号により出力データを選択
する出力データ生成部、２５は出力データの最終値を選
択するデマルチプレクサである。第２図はこの実施例に
よるパイプライン構成を示すブロック図で、３１は接続
情報を分配するマルチプレクサ、３２，３３゜３４は分
配された接続情報を基にして、各状態の出力値を生成す
るパスメモリ、３５は各パスメモリ３２〜３４の出力値
から最終出力値を得るデマルチプレクサである。第３図
はパスメモリブロック部２Ａ内のパスメモリ基本ユニツ
１〜であり、４１はパスメモリの接続データＤとしての
入力データＤｉ、Ｄ２を接続信号Ｓにより選択するセレ
クタ、４２はその出力を取り出すフリップフロップであ
る。また、第４図はクロック生成部２３の回路図であり
、５１は初期値設定を行うデコーダ、５２はスター１ヘ
パルス信跨を生成するフリップフロップ、５３はクロッ
クＣＬ Ｋをイネーブル信号Ｅによりイネーブル処理す
るフリップフロップ、５４はクロックＣＬＫにイネーブ
ル処理を行うナンドゲ−１・、５５は１：４まての循環
型シフトレジスタ、５６はパイプライン信号Ｍをデコー
ドするデコーダ、５７はパイプライン信号Ｍによりフィ
ードバックパスを選択するセレクタ、５８はノーマルモ
ートとパイプラインモードを選択するセレクタ、５９は
セレクト信号を生成するインバータである。
ァ部、２Ａは各状態に至る出力データを生成するパスメ
モリブロック部、２３はクロックＣＬＫによるクロック
分周とイネーブル信号Ｅによるクロック処理を行うクロ
ック生成部、３は最尤状態信号により出力データを選択
する出力データ生成部、２５は出力データの最終値を選
択するデマルチプレクサである。第２図はこの実施例に
よるパイプライン構成を示すブロック図で、３１は接続
情報を分配するマルチプレクサ、３２，３３゜３４は分
配された接続情報を基にして、各状態の出力値を生成す
るパスメモリ、３５は各パスメモリ３２〜３４の出力値
から最終出力値を得るデマルチプレクサである。第３図
はパスメモリブロック部２Ａ内のパスメモリ基本ユニツ
１〜であり、４１はパスメモリの接続データＤとしての
入力データＤｉ、Ｄ２を接続信号Ｓにより選択するセレ
クタ、４２はその出力を取り出すフリップフロップであ
る。また、第４図はクロック生成部２３の回路図であり
、５１は初期値設定を行うデコーダ、５２はスター１ヘ
パルス信跨を生成するフリップフロップ、５３はクロッ
クＣＬ Ｋをイネーブル信号Ｅによりイネーブル処理す
るフリップフロップ、５４はクロックＣＬＫにイネーブ
ル処理を行うナンドゲ−１・、５５は１：４まての循環
型シフトレジスタ、５６はパイプライン信号Ｍをデコー
ドするデコーダ、５７はパイプライン信号Ｍによりフィ
ードバックパスを選択するセレクタ、５８はノーマルモ
ートとパイプラインモードを選択するセレクタ、５９は
セレクト信号を生成するインバータである。
次に動作について説明する。まず、入力バッファ部１は
接続信号Ｓを取り込んで、パイプラインモード時は、１
： ｎパイプラインの場合にｎ分周クロックによって
入力データＤを分配する。また。
接続信号Ｓを取り込んで、パイプラインモード時は、１
： ｎパイプラインの場合にｎ分周クロックによって
入力データＤを分配する。また。
パスメモリブロック部２Ａでは、入カバソファ部１で選
択された接続データＤを接続信号Ｓで選択し、各状態に
至る出力値を決定する。パスメモリブロック部２Ａ内に
は第３図の簡単なパスメモリ基本ユニツ（・が状態数６
４×パスメモリ段数ｎだけ収納されている。すなわち、
各パスメモリ基本ユニットでは、接続がトレリス接続に
よって行われており、セレクタ４１では接続信号Ｓがハ
イレベルの場合には、上側の入力データＤ１を、ローレ
ベルの場合には、下側の入力データＤ２をそれぞれ選択
し、そのセレクタ４１の出力をフリップフロップ４２が
出力する。また、各状態に至る出力値は、出力データ生
成部３に入力されて外部からの最尤状態信号により、最
尤値が選択される。
択された接続データＤを接続信号Ｓで選択し、各状態に
至る出力値を決定する。パスメモリブロック部２Ａ内に
は第３図の簡単なパスメモリ基本ユニツ（・が状態数６
４×パスメモリ段数ｎだけ収納されている。すなわち、
各パスメモリ基本ユニットでは、接続がトレリス接続に
よって行われており、セレクタ４１では接続信号Ｓがハ
イレベルの場合には、上側の入力データＤ１を、ローレ
ベルの場合には、下側の入力データＤ２をそれぞれ選択
し、そのセレクタ４１の出力をフリップフロップ４２が
出力する。また、各状態に至る出力値は、出力データ生
成部３に入力されて外部からの最尤状態信号により、最
尤値が選択される。
この最尤値は外部入力となる一組のパスメモリ３２〜３
４からの最尤値とともにデマルチプレクサ３５に入力さ
れて、最終値が選択される。また、かかる最尤値の選択
出力動作において、クロック生成部２３では、識別信号
ＩＤをデコーダ５１にてデコードし、このデコーダ５］
が出力する初期値を、スタートパルス信号を出力するフ
リップフロップ５２の出力とともにシフトレジスタ５５
に入力し、この初期値によりシフ＋へレジスタ５５が初
期値設定される。一方、パイプライン信号Ｍはデコーダ
５６でデコートされ、このデコードされた出力をセレク
タ５７へ出力して、シフ１〜レジスタ５５への帰還値を
決定し、１：４までのタロツクを生成する。ここで、シ
フ１〜レジスタ５５に入力されるクロックは、イネーブ
ル信号Ｅをリフロックするフリップフロップ５３の出力
と基本クロックＣＬＫとのイネーブル処理を行うナント
ゲート５４の出力値となる。そして、ナントゲート５４
の出力である基本クロックとパイプライン時のタロツク
は、セレクタ５８においてデコーダ５６の出力に従って
選択される。
４からの最尤値とともにデマルチプレクサ３５に入力さ
れて、最終値が選択される。また、かかる最尤値の選択
出力動作において、クロック生成部２３では、識別信号
ＩＤをデコーダ５１にてデコードし、このデコーダ５］
が出力する初期値を、スタートパルス信号を出力するフ
リップフロップ５２の出力とともにシフトレジスタ５５
に入力し、この初期値によりシフ＋へレジスタ５５が初
期値設定される。一方、パイプライン信号Ｍはデコーダ
５６でデコートされ、このデコードされた出力をセレク
タ５７へ出力して、シフ１〜レジスタ５５への帰還値を
決定し、１：４までのタロツクを生成する。ここで、シ
フ１〜レジスタ５５に入力されるクロックは、イネーブ
ル信号Ｅをリフロックするフリップフロップ５３の出力
と基本クロックＣＬＫとのイネーブル処理を行うナント
ゲート５４の出力値となる。そして、ナントゲート５４
の出力である基本クロックとパイプライン時のタロツク
は、セレクタ５８においてデコーダ５６の出力に従って
選択される。
以上のように、この発明によればパスメモリブロック部
、出力データ生成部およびデマルチプレクサに対しクロ
ックを出力するクロック生成部を設け、このクロック生
成部からのパイプライン時に分周されたクロックにより
入力を分配してパイプライン化するとともに、イネーブ
ル信号を用いてクロックを間欠動作化するように構成し
たので、パスメモリブロック部のパスメモリ基本ユニツ
１−を１単位について例えば１個ずつのセレクタとフリ
ップフロップのみから構成して簡略化でき、ノーマルモ
ードにもパイプラインモードにも対応可能とすることが
できるとともに、さらに消費電力を低減できるものが得
られる効果がある。
、出力データ生成部およびデマルチプレクサに対しクロ
ックを出力するクロック生成部を設け、このクロック生
成部からのパイプライン時に分周されたクロックにより
入力を分配してパイプライン化するとともに、イネーブ
ル信号を用いてクロックを間欠動作化するように構成し
たので、パスメモリブロック部のパスメモリ基本ユニツ
１−を１単位について例えば１個ずつのセレクタとフリ
ップフロップのみから構成して簡略化でき、ノーマルモ
ードにもパイプラインモードにも対応可能とすることが
できるとともに、さらに消費電力を低減できるものが得
られる効果がある。
第↓図はこの発明の一実施例によるパスメモリ回路を示
すブロック図、第２図はこの実施例によるパイプライン
構成を示すブロック図、第３図はこの実施例によるパス
メモリ基本ユニットの詳細を示すブロック図、第４図は
この実施例によるクロック生成部の詳細を示すブロック
図、第５図は従来のパスメモリ回路を示すブロック図、
第６図は従来のパスメモリ基本ユニットを示すブロック
図である。 ■は入力バッファ部、２Ａはパスメモリブロック部、３
は出力データ生成部、２３はクロック生成部、２５はデ
マルチプレクサ。 なお、図中、同一符号は同一、または相当部分を示す。 １
すブロック図、第２図はこの実施例によるパイプライン
構成を示すブロック図、第３図はこの実施例によるパス
メモリ基本ユニットの詳細を示すブロック図、第４図は
この実施例によるクロック生成部の詳細を示すブロック
図、第５図は従来のパスメモリ回路を示すブロック図、
第６図は従来のパスメモリ基本ユニットを示すブロック
図である。 ■は入力バッファ部、２Ａはパスメモリブロック部、３
は出力データ生成部、２３はクロック生成部、２５はデ
マルチプレクサ。 なお、図中、同一符号は同一、または相当部分を示す。 １
Claims (1)
- 接続信号を入力する入力バッファ部と、上記接続信号に
より入力データを分配し、この分配した入力データに対
してトレリス接続に基づいて復号パスを生成するパスメ
モリブロック部と、このパスメモリブロック部の出力か
ら最尤状態信号に基づき復号データを生成する出力デー
タ生成部と、上記復号データの最終値を出力データとし
て選択するデマルチプレクサと、上記パスメモリブロッ
ク部、出力データ生成部およびデマルチプレクサに対し
、パイプラインモード時には分周されたクロックを出力
し、イネーブルモード時には間欠動作用クロックを出力
するクロック生成部とを備えたパスメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31956289A JPH03179925A (ja) | 1989-12-08 | 1989-12-08 | パスメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31956289A JPH03179925A (ja) | 1989-12-08 | 1989-12-08 | パスメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179925A true JPH03179925A (ja) | 1991-08-05 |
Family
ID=18111651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31956289A Pending JPH03179925A (ja) | 1989-12-08 | 1989-12-08 | パスメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697442B1 (en) | 1999-06-15 | 2004-02-24 | Nec Corporation | Viterbi decoding apparatus capable of shortening a decoding process time duration |
-
1989
- 1989-12-08 JP JP31956289A patent/JPH03179925A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697442B1 (en) | 1999-06-15 | 2004-02-24 | Nec Corporation | Viterbi decoding apparatus capable of shortening a decoding process time duration |
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