JPH0537309A - パルス生成回路 - Google Patents
パルス生成回路Info
- Publication number
- JPH0537309A JPH0537309A JP3187954A JP18795491A JPH0537309A JP H0537309 A JPH0537309 A JP H0537309A JP 3187954 A JP3187954 A JP 3187954A JP 18795491 A JP18795491 A JP 18795491A JP H0537309 A JPH0537309 A JP H0537309A
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- JP
- Japan
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- pulse
- circuit
- rom
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- output
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Abstract
(57)【要約】
【目的】 パルス生成回路において読み出し専用メモリ
のアクセスタイムに制限されない高周波回路を実現す
る。 【構成】 計数回路10にROM12およびROM1
4を並列させ、ROM14を遅延回路16を介して計数
回路10に接続し、ROM12およびROM14を切り
替え回路18に結合させるとともに切り替え回路18を
計数回路10のアドレステータDによって作動させる。
のアクセスタイムに制限されない高周波回路を実現す
る。 【構成】 計数回路10にROM12およびROM1
4を並列させ、ROM14を遅延回路16を介して計数
回路10に接続し、ROM12およびROM14を切り
替え回路18に結合させるとともに切り替え回路18を
計数回路10のアドレステータDによって作動させる。
Description
【0001】
【産業上の利用分野】本発明はパルス生成回路に係わ
り、特に読み出し専用メモリを用いたパルス生成回路に
関する。
り、特に読み出し専用メモリを用いたパルス生成回路に
関する。
【0002】
【従来の技術】従来のパルス生成回路は図3に示すよう
に、バイナリカウンタで構成された計数回路2と、計数
回路2からの出力をアドレスデータとして入力し、パル
スを出力する読み出し専用メモリ(ROM)4とを有し
ている。
に、バイナリカウンタで構成された計数回路2と、計数
回路2からの出力をアドレスデータとして入力し、パル
スを出力する読み出し専用メモリ(ROM)4とを有し
ている。
【0003】計数回路2はクロックパルスPinを計数
し、計数結果をアドレスデータDとしてROM4に出力
する。ROM4にはあらかじめパルス生成情報が記憶さ
れており、ROM4はアドレスデータDとパルス生成情
報とに基づいてパルス出力Pou t を生成し出力する。
し、計数結果をアドレスデータDとしてROM4に出力
する。ROM4にはあらかじめパルス生成情報が記憶さ
れており、ROM4はアドレスデータDとパルス生成情
報とに基づいてパルス出力Pou t を生成し出力する。
【0004】
【発明が解決しようとする課題】従来のパルス生成回路
では、パルス生成のためにROM4のアクセスタイムを
要し、パルス出力Pout の周波数はROM4のアクセス
タイムによって制限されるので、パルス出力の周波数を
より高くすることができないというような問題点があっ
た。
では、パルス生成のためにROM4のアクセスタイムを
要し、パルス出力Pout の周波数はROM4のアクセス
タイムによって制限されるので、パルス出力の周波数を
より高くすることができないというような問題点があっ
た。
【0005】本発明はROMのアクセスタイムに制限さ
れない高周波回路を実現することを目的とする。
れない高周波回路を実現することを目的とする。
【0006】
【課題を解決するための手段】本発明のパルス生成回路
は、クロックパルスを計数し、計数結果をアドレスデー
タとして出力する計数回路と、アドレスデータを入力し
てパルスを出力する読み出し専用メモリと、アドレスデ
ータを遅延回路を介して入力してパルスを出力する他の
読み出し専用メモリと、アドレスデータの最下位1ビッ
トの出力によって読み出し専用メモリの接続を切り替え
る切り替え回路とを備えたことを特徴とする。
は、クロックパルスを計数し、計数結果をアドレスデー
タとして出力する計数回路と、アドレスデータを入力し
てパルスを出力する読み出し専用メモリと、アドレスデ
ータを遅延回路を介して入力してパルスを出力する他の
読み出し専用メモリと、アドレスデータの最下位1ビッ
トの出力によって読み出し専用メモリの接続を切り替え
る切り替え回路とを備えたことを特徴とする。
【0007】
【作用】上記構成のパルス生成回路においては、クロッ
クパルスが計数回路によって計数され、計数回路のアド
レスの最下位1ビット以外のアドレスデータとして読み
出し専用メモリに出力されるとともに遅延回路を介して
他の読み出し専用メモリに出力される。従って他の読み
出し専用メモリには第1の読み出し専用メモリの入力に
遅延してアドレスデータが入力されることになる。各読
み出し専用メモリにはあらかじめパルス生成情報が記憶
されており、入力されたアドレスデータとパルス生成情
報とによってパルスがそれぞれの読み出し専用メモリに
より周期を異にして生成される。切り替え回路により、
計数回路からの制御信号によって読み出し専用メモリの
接続は切り替えられ、クロックパルスのクロックに同期
して、読み出し専用メモリの一方がアクセスタイムにあ
る時、他方の読み出し専用メモリによって生成されたパ
ルスが出力されるようになり、より高い周波数のパルス
出力が生成される。
クパルスが計数回路によって計数され、計数回路のアド
レスの最下位1ビット以外のアドレスデータとして読み
出し専用メモリに出力されるとともに遅延回路を介して
他の読み出し専用メモリに出力される。従って他の読み
出し専用メモリには第1の読み出し専用メモリの入力に
遅延してアドレスデータが入力されることになる。各読
み出し専用メモリにはあらかじめパルス生成情報が記憶
されており、入力されたアドレスデータとパルス生成情
報とによってパルスがそれぞれの読み出し専用メモリに
より周期を異にして生成される。切り替え回路により、
計数回路からの制御信号によって読み出し専用メモリの
接続は切り替えられ、クロックパルスのクロックに同期
して、読み出し専用メモリの一方がアクセスタイムにあ
る時、他方の読み出し専用メモリによって生成されたパ
ルスが出力されるようになり、より高い周波数のパルス
出力が生成される。
【0008】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【0009】図1は本実施例のブロック図であり、同図
においてバイナリカウンタで構成される計数回路10は
クロックパルスPinを計数し、そのアドレスの最下位1
ビットを除くアドレスデータDとして読み出し専用メモ
リ(ROM)12およびROM14側に出力する。RO
M12とROM14とは、計数回路10に並列し、RO
M14は遅延回路16を介して計数回路10に接続され
ている。またROM12およびROM14は切り替え回
路18に結合している。切り替え回路18は計数回路1
0に接続されている。
においてバイナリカウンタで構成される計数回路10は
クロックパルスPinを計数し、そのアドレスの最下位1
ビットを除くアドレスデータDとして読み出し専用メモ
リ(ROM)12およびROM14側に出力する。RO
M12とROM14とは、計数回路10に並列し、RO
M14は遅延回路16を介して計数回路10に接続され
ている。またROM12およびROM14は切り替え回
路18に結合している。切り替え回路18は計数回路1
0に接続されている。
【0010】ROM12には、あらかじめパルス生成情
報が記憶されており、ROM12はアドレスデータDと
パルス生成情報とに基づいてパルスPa を生成し切り替
え回路18に出力する。遅延回路16はROM14にア
ドレスデータDを、ROM12への入力時よりもクロッ
クパルスPinの1クロック相当分、遅延して入力させ
る。ROM14にも、また、あらかじめパルス生成情報
が記憶されており、ROM14はアドレスデータDとパ
ルス生成情報とに基づいてパルスPb を生成し切り替え
回路18に出力する。切り替え回路18は計数回路10
からの制御信号Cによって作動し、適宜ROM12また
はROM14の接続を切り替える。
報が記憶されており、ROM12はアドレスデータDと
パルス生成情報とに基づいてパルスPa を生成し切り替
え回路18に出力する。遅延回路16はROM14にア
ドレスデータDを、ROM12への入力時よりもクロッ
クパルスPinの1クロック相当分、遅延して入力させ
る。ROM14にも、また、あらかじめパルス生成情報
が記憶されており、ROM14はアドレスデータDとパ
ルス生成情報とに基づいてパルスPb を生成し切り替え
回路18に出力する。切り替え回路18は計数回路10
からの制御信号Cによって作動し、適宜ROM12また
はROM14の接続を切り替える。
【0011】図2は、本実施例の各構成部材の動作説明
図であり、同図において、P1 はクロックパルスPinの
周期を示し、P2 はROM12に出力されるアドレスデ
ータDの10進表示を示し、P3 は遅延回路16からR
OM14に出力されるアドレスデータDの10進表示を
示している。P4 はパルスPa をROM12のアドレス
に対応して示し、P5 はパルスPb をROM14のアド
レスに対応して示している。P4 およびP5 において斜
線で示す領域はROM12またはROM14のアクセス
タイムによって出力が不安定になる時間帯を示してい
る。また、P6 は計数回路10から切り替え回路18へ
の制御信号Cを示し、P7 はパルス出力P out をROM
12およびROM14のアドレスに対応して示してい
る。P6 はP 1 に同期することが必要であり、制御信号
Cを計数回路10のアドレスの最下位1ビットの出力と
することによって実行される。
図であり、同図において、P1 はクロックパルスPinの
周期を示し、P2 はROM12に出力されるアドレスデ
ータDの10進表示を示し、P3 は遅延回路16からR
OM14に出力されるアドレスデータDの10進表示を
示している。P4 はパルスPa をROM12のアドレス
に対応して示し、P5 はパルスPb をROM14のアド
レスに対応して示している。P4 およびP5 において斜
線で示す領域はROM12またはROM14のアクセス
タイムによって出力が不安定になる時間帯を示してい
る。また、P6 は計数回路10から切り替え回路18へ
の制御信号Cを示し、P7 はパルス出力P out をROM
12およびROM14のアドレスに対応して示してい
る。P6 はP 1 に同期することが必要であり、制御信号
Cを計数回路10のアドレスの最下位1ビットの出力と
することによって実行される。
【0012】上記構成の本実施例においては、P1 に示
すクロックパルスPinが計数回路10によって計数さ
れ、アドレスデータDとしてROM12に出力される。
またアドレスデータDは遅延回路16を介して、P3 に
示すようにクロックパルスPinの1クロック相当分の
間、遅延してROM14に出力される。ROM12では
そのアクセスタイムを経てP4 に示すパルスPa が生成
され、切り替え回路18に出力される。同様にROM1
4でもそのアクセスタイムを経てP5 に示すパルスPb
が生成され、切り替え回路18に出力されるが、ROM
14にはアドレスデータDが遅延して入力されるので、
パルスPb はP4 およびP5 に示すようにパルスPa よ
りもクロックパルスPinの1クロック相当分の間、遅延
したパルスとして生成される。
すクロックパルスPinが計数回路10によって計数さ
れ、アドレスデータDとしてROM12に出力される。
またアドレスデータDは遅延回路16を介して、P3 に
示すようにクロックパルスPinの1クロック相当分の
間、遅延してROM14に出力される。ROM12では
そのアクセスタイムを経てP4 に示すパルスPa が生成
され、切り替え回路18に出力される。同様にROM1
4でもそのアクセスタイムを経てP5 に示すパルスPb
が生成され、切り替え回路18に出力されるが、ROM
14にはアドレスデータDが遅延して入力されるので、
パルスPb はP4 およびP5 に示すようにパルスPa よ
りもクロックパルスPinの1クロック相当分の間、遅延
したパルスとして生成される。
【0013】切り替え回路18を作動させる制御信号C
はP6 に示すようにP1 に示すクロックパルスPinに同
期し、パルスPb の生成に合わせて切り替え回路18を
ROM14側に切り替える。ROM14のアクセスタイ
ムの間には、パルスPb は生成されていないが、パルス
Pb と1クロック相当分の間周期の進行したパルスP a
は生成されており、その時切り替え回路18はROM1
2側に閉じているのでパルスPa が出力されることにな
る。同様にROM12のアクセスタイムの間にはパルス
Pa は生成されていないが、パルスPa と1クロック相
当分の間周期の遅延したパルスPb は生成されており、
その時切り替え回路18はROM14側に閉じているの
でパルスPb が出力されることになる。従って継時的に
は切り替え回路18から、P7 に示すパルス出力Pout
が出力されることになる。
はP6 に示すようにP1 に示すクロックパルスPinに同
期し、パルスPb の生成に合わせて切り替え回路18を
ROM14側に切り替える。ROM14のアクセスタイ
ムの間には、パルスPb は生成されていないが、パルス
Pb と1クロック相当分の間周期の進行したパルスP a
は生成されており、その時切り替え回路18はROM1
2側に閉じているのでパルスPa が出力されることにな
る。同様にROM12のアクセスタイムの間にはパルス
Pa は生成されていないが、パルスPa と1クロック相
当分の間周期の遅延したパルスPb は生成されており、
その時切り替え回路18はROM14側に閉じているの
でパルスPb が出力されることになる。従って継時的に
は切り替え回路18から、P7 に示すパルス出力Pout
が出力されることになる。
【0014】このように本実施例によると、パルス出力
Pout の周波数を従来のパルス生成回路の1/2とする
ことができる。
Pout の周波数を従来のパルス生成回路の1/2とする
ことができる。
【0015】
【発明の効果】以上のように本発明は、パルス生成回路
のROMを複数にして、一方のROMを遅延回路を介し
て計数回路に接続し、各ROMを切り替え回路に結合さ
せるとともに切り替え回路を計数回路のアドレステータ
によって作動させるようにしたので、パルス出力の周波
数をROMのアクセスタイムに制限されずに高めること
ができる等の効果を有する。
のROMを複数にして、一方のROMを遅延回路を介し
て計数回路に接続し、各ROMを切り替え回路に結合さ
せるとともに切り替え回路を計数回路のアドレステータ
によって作動させるようにしたので、パルス出力の周波
数をROMのアクセスタイムに制限されずに高めること
ができる等の効果を有する。
【図1】本発明のパルス生成回路の一実施例の構成を示
すブロック図である。
すブロック図である。
【図2】図1実施例における構成部材の動作を説明する
説明図である。
説明図である。
【図3】従来のパルス生成回路の一例の構成を示すブロ
ック図である。
ック図である。
10 計数回路 12、14 ROM 16 遅延回路 18 切り替え回路 Pin クロックパルス D アドレスデータ Pa 、Pb ROM出力のパルス C 制御信号 Pout パルス出力
Claims (1)
- 【特許請求の範囲】 【請求項1】 クロックパルスを計数し、その計数結果
をアドレスデータとして出力する計数回路と、 前記アドレスデータを入力してパルスを出力する読み出
し専用メモリと、 前記計数回路のアドレスデータを遅延回路を介して入力
してパルスを出力する他の読み出し専用メモリと、 前記アドレスデータの最下位1ビットの出力によって前
記読み出し専用メモリの接続を切り替える切り替え回路
とを具備することを特徴とするパルス生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03187954A JP3119502B2 (ja) | 1991-07-26 | 1991-07-26 | パルス生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03187954A JP3119502B2 (ja) | 1991-07-26 | 1991-07-26 | パルス生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0537309A true JPH0537309A (ja) | 1993-02-12 |
JP3119502B2 JP3119502B2 (ja) | 2000-12-25 |
Family
ID=16215074
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03187954A Expired - Fee Related JP3119502B2 (ja) | 1991-07-26 | 1991-07-26 | パルス生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3119502B2 (ja) |
-
1991
- 1991-07-26 JP JP03187954A patent/JP3119502B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3119502B2 (ja) | 2000-12-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |