JPH0537309A - パルス生成回路 - Google Patents
パルス生成回路Info
- Publication number
- JPH0537309A JPH0537309A JP3187954A JP18795491A JPH0537309A JP H0537309 A JPH0537309 A JP H0537309A JP 3187954 A JP3187954 A JP 3187954A JP 18795491 A JP18795491 A JP 18795491A JP H0537309 A JPH0537309 A JP H0537309A
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- circuit
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- output
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Abstract
(57)【要約】
【目的】 パルス生成回路において読み出し専用メモリ
のアクセスタイムに制限されない高周波回路を実現す
る。 【構成】 計数回路１０にＲＯＭ１２およびＲＯＭ１
４を並列させ、ＲＯＭ１４を遅延回路１６を介して計数
回路１０に接続し、ＲＯＭ１２およびＲＯＭ１４を切り
替え回路１８に結合させるとともに切り替え回路１８を
計数回路１０のアドレステータＤによって作動させる。
のアクセスタイムに制限されない高周波回路を実現す
る。 【構成】 計数回路１０にＲＯＭ１２およびＲＯＭ１
４を並列させ、ＲＯＭ１４を遅延回路１６を介して計数
回路１０に接続し、ＲＯＭ１２およびＲＯＭ１４を切り
替え回路１８に結合させるとともに切り替え回路１８を
計数回路１０のアドレステータＤによって作動させる。
Description
【０００１】
【産業上の利用分野】本発明はパルス生成回路に係わ
り、特に読み出し専用メモリを用いたパルス生成回路に
関する。
り、特に読み出し専用メモリを用いたパルス生成回路に
関する。
【０００２】
【従来の技術】従来のパルス生成回路は図３に示すよう
に、バイナリカウンタで構成された計数回路２と、計数
回路２からの出力をアドレスデータとして入力し、パル
スを出力する読み出し専用メモリ（ＲＯＭ）４とを有し
ている。
に、バイナリカウンタで構成された計数回路２と、計数
回路２からの出力をアドレスデータとして入力し、パル
スを出力する読み出し専用メモリ（ＲＯＭ）４とを有し
ている。
【０００３】計数回路２はクロックパルスＰinを計数
し、計数結果をアドレスデータＤとしてＲＯＭ４に出力
する。ＲＯＭ４にはあらかじめパルス生成情報が記憶さ
れており、ＲＯＭ４はアドレスデータＤとパルス生成情
報とに基づいてパルス出力Ｐou t を生成し出力する。
し、計数結果をアドレスデータＤとしてＲＯＭ４に出力
する。ＲＯＭ４にはあらかじめパルス生成情報が記憶さ
れており、ＲＯＭ４はアドレスデータＤとパルス生成情
報とに基づいてパルス出力Ｐou t を生成し出力する。
【０００４】
【発明が解決しようとする課題】従来のパルス生成回路
では、パルス生成のためにＲＯＭ４のアクセスタイムを
要し、パルス出力Ｐout の周波数はＲＯＭ４のアクセス
タイムによって制限されるので、パルス出力の周波数を
より高くすることができないというような問題点があっ
た。
では、パルス生成のためにＲＯＭ４のアクセスタイムを
要し、パルス出力Ｐout の周波数はＲＯＭ４のアクセス
タイムによって制限されるので、パルス出力の周波数を
より高くすることができないというような問題点があっ
た。
【０００５】本発明はＲＯＭのアクセスタイムに制限さ
れない高周波回路を実現することを目的とする。
れない高周波回路を実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明のパルス生成回路
は、クロックパルスを計数し、計数結果をアドレスデー
タとして出力する計数回路と、アドレスデータを入力し
てパルスを出力する読み出し専用メモリと、アドレスデ
ータを遅延回路を介して入力してパルスを出力する他の
読み出し専用メモリと、アドレスデータの最下位１ビッ
トの出力によって読み出し専用メモリの接続を切り替え
る切り替え回路とを備えたことを特徴とする。
は、クロックパルスを計数し、計数結果をアドレスデー
タとして出力する計数回路と、アドレスデータを入力し
てパルスを出力する読み出し専用メモリと、アドレスデ
ータを遅延回路を介して入力してパルスを出力する他の
読み出し専用メモリと、アドレスデータの最下位１ビッ
トの出力によって読み出し専用メモリの接続を切り替え
る切り替え回路とを備えたことを特徴とする。
【０００７】
【作用】上記構成のパルス生成回路においては、クロッ
クパルスが計数回路によって計数され、計数回路のアド
レスの最下位１ビット以外のアドレスデータとして読み
出し専用メモリに出力されるとともに遅延回路を介して
他の読み出し専用メモリに出力される。従って他の読み
出し専用メモリには第１の読み出し専用メモリの入力に
遅延してアドレスデータが入力されることになる。各読
み出し専用メモリにはあらかじめパルス生成情報が記憶
されており、入力されたアドレスデータとパルス生成情
報とによってパルスがそれぞれの読み出し専用メモリに
より周期を異にして生成される。切り替え回路により、
計数回路からの制御信号によって読み出し専用メモリの
接続は切り替えられ、クロックパルスのクロックに同期
して、読み出し専用メモリの一方がアクセスタイムにあ
る時、他方の読み出し専用メモリによって生成されたパ
ルスが出力されるようになり、より高い周波数のパルス
出力が生成される。
クパルスが計数回路によって計数され、計数回路のアド
レスの最下位１ビット以外のアドレスデータとして読み
出し専用メモリに出力されるとともに遅延回路を介して
他の読み出し専用メモリに出力される。従って他の読み
出し専用メモリには第１の読み出し専用メモリの入力に
遅延してアドレスデータが入力されることになる。各読
み出し専用メモリにはあらかじめパルス生成情報が記憶
されており、入力されたアドレスデータとパルス生成情
報とによってパルスがそれぞれの読み出し専用メモリに
より周期を異にして生成される。切り替え回路により、
計数回路からの制御信号によって読み出し専用メモリの
接続は切り替えられ、クロックパルスのクロックに同期
して、読み出し専用メモリの一方がアクセスタイムにあ
る時、他方の読み出し専用メモリによって生成されたパ
ルスが出力されるようになり、より高い周波数のパルス
出力が生成される。
【０００８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【０００９】図１は本実施例のブロック図であり、同図
においてバイナリカウンタで構成される計数回路１０は
クロックパルスＰinを計数し、そのアドレスの最下位１
ビットを除くアドレスデータＤとして読み出し専用メモ
リ（ＲＯＭ）１２およびＲＯＭ１４側に出力する。ＲＯ
Ｍ１２とＲＯＭ１４とは、計数回路１０に並列し、ＲＯ
Ｍ１４は遅延回路１６を介して計数回路１０に接続され
ている。またＲＯＭ１２およびＲＯＭ１４は切り替え回
路１８に結合している。切り替え回路１８は計数回路１
０に接続されている。
においてバイナリカウンタで構成される計数回路１０は
クロックパルスＰinを計数し、そのアドレスの最下位１
ビットを除くアドレスデータＤとして読み出し専用メモ
リ（ＲＯＭ）１２およびＲＯＭ１４側に出力する。ＲＯ
Ｍ１２とＲＯＭ１４とは、計数回路１０に並列し、ＲＯ
Ｍ１４は遅延回路１６を介して計数回路１０に接続され
ている。またＲＯＭ１２およびＲＯＭ１４は切り替え回
路１８に結合している。切り替え回路１８は計数回路１
０に接続されている。
【００１０】ＲＯＭ１２には、あらかじめパルス生成情
報が記憶されており、ＲＯＭ１２はアドレスデータＤと
パルス生成情報とに基づいてパルスＰa を生成し切り替
え回路１８に出力する。遅延回路１６はＲＯＭ１４にア
ドレスデータＤを、ＲＯＭ１２への入力時よりもクロッ
クパルスＰinの１クロック相当分、遅延して入力させ
る。ＲＯＭ１４にも、また、あらかじめパルス生成情報
が記憶されており、ＲＯＭ１４はアドレスデータＤとパ
ルス生成情報とに基づいてパルスＰb を生成し切り替え
回路１８に出力する。切り替え回路１８は計数回路１０
からの制御信号Ｃによって作動し、適宜ＲＯＭ１２また
はＲＯＭ１４の接続を切り替える。
報が記憶されており、ＲＯＭ１２はアドレスデータＤと
パルス生成情報とに基づいてパルスＰa を生成し切り替
え回路１８に出力する。遅延回路１６はＲＯＭ１４にア
ドレスデータＤを、ＲＯＭ１２への入力時よりもクロッ
クパルスＰinの１クロック相当分、遅延して入力させ
る。ＲＯＭ１４にも、また、あらかじめパルス生成情報
が記憶されており、ＲＯＭ１４はアドレスデータＤとパ
ルス生成情報とに基づいてパルスＰb を生成し切り替え
回路１８に出力する。切り替え回路１８は計数回路１０
からの制御信号Ｃによって作動し、適宜ＲＯＭ１２また
はＲＯＭ１４の接続を切り替える。
【００１１】図２は、本実施例の各構成部材の動作説明
図であり、同図において、Ｐ1 はクロックパルスＰinの
周期を示し、Ｐ2 はＲＯＭ１２に出力されるアドレスデ
ータＤの１０進表示を示し、Ｐ3 は遅延回路１６からＲ
ＯＭ１４に出力されるアドレスデータＤの１０進表示を
示している。Ｐ4 はパルスＰa をＲＯＭ１２のアドレス
に対応して示し、Ｐ5 はパルスＰb をＲＯＭ１４のアド
レスに対応して示している。Ｐ4 およびＰ5 において斜
線で示す領域はＲＯＭ１２またはＲＯＭ１４のアクセス
タイムによって出力が不安定になる時間帯を示してい
る。また、Ｐ6 は計数回路１０から切り替え回路１８へ
の制御信号Ｃを示し、Ｐ7 はパルス出力Ｐ out をＲＯＭ
１２およびＲＯＭ１４のアドレスに対応して示してい
る。Ｐ6 はＰ 1 に同期することが必要であり、制御信号
Ｃを計数回路１０のアドレスの最下位１ビットの出力と
することによって実行される。
図であり、同図において、Ｐ1 はクロックパルスＰinの
周期を示し、Ｐ2 はＲＯＭ１２に出力されるアドレスデ
ータＤの１０進表示を示し、Ｐ3 は遅延回路１６からＲ
ＯＭ１４に出力されるアドレスデータＤの１０進表示を
示している。Ｐ4 はパルスＰa をＲＯＭ１２のアドレス
に対応して示し、Ｐ5 はパルスＰb をＲＯＭ１４のアド
レスに対応して示している。Ｐ4 およびＰ5 において斜
線で示す領域はＲＯＭ１２またはＲＯＭ１４のアクセス
タイムによって出力が不安定になる時間帯を示してい
る。また、Ｐ6 は計数回路１０から切り替え回路１８へ
の制御信号Ｃを示し、Ｐ7 はパルス出力Ｐ out をＲＯＭ
１２およびＲＯＭ１４のアドレスに対応して示してい
る。Ｐ6 はＰ 1 に同期することが必要であり、制御信号
Ｃを計数回路１０のアドレスの最下位１ビットの出力と
することによって実行される。
【００１２】上記構成の本実施例においては、Ｐ1 に示
すクロックパルスＰinが計数回路１０によって計数さ
れ、アドレスデータＤとしてＲＯＭ１２に出力される。
またアドレスデータＤは遅延回路１６を介して、Ｐ3 に
示すようにクロックパルスＰinの１クロック相当分の
間、遅延してＲＯＭ１４に出力される。ＲＯＭ１２では
そのアクセスタイムを経てＰ4 に示すパルスＰa が生成
され、切り替え回路１８に出力される。同様にＲＯＭ１
４でもそのアクセスタイムを経てＰ5 に示すパルスＰb
が生成され、切り替え回路１８に出力されるが、ＲＯＭ
１４にはアドレスデータＤが遅延して入力されるので、
パルスＰb はＰ4 およびＰ5 に示すようにパルスＰa よ
りもクロックパルスＰinの１クロック相当分の間、遅延
したパルスとして生成される。
すクロックパルスＰinが計数回路１０によって計数さ
れ、アドレスデータＤとしてＲＯＭ１２に出力される。
またアドレスデータＤは遅延回路１６を介して、Ｐ3 に
示すようにクロックパルスＰinの１クロック相当分の
間、遅延してＲＯＭ１４に出力される。ＲＯＭ１２では
そのアクセスタイムを経てＰ4 に示すパルスＰa が生成
され、切り替え回路１８に出力される。同様にＲＯＭ１
４でもそのアクセスタイムを経てＰ5 に示すパルスＰb
が生成され、切り替え回路１８に出力されるが、ＲＯＭ
１４にはアドレスデータＤが遅延して入力されるので、
パルスＰb はＰ4 およびＰ5 に示すようにパルスＰa よ
りもクロックパルスＰinの１クロック相当分の間、遅延
したパルスとして生成される。
【００１３】切り替え回路１８を作動させる制御信号Ｃ
はＰ6 に示すようにＰ1 に示すクロックパルスＰinに同
期し、パルスＰb の生成に合わせて切り替え回路１８を
ＲＯＭ１４側に切り替える。ＲＯＭ１４のアクセスタイ
ムの間には、パルスＰb は生成されていないが、パルス
Ｐb と１クロック相当分の間周期の進行したパルスＰ a
は生成されており、その時切り替え回路１８はＲＯＭ１
２側に閉じているのでパルスＰa が出力されることにな
る。同様にＲＯＭ１２のアクセスタイムの間にはパルス
Ｐa は生成されていないが、パルスＰa と１クロック相
当分の間周期の遅延したパルスＰb は生成されており、
その時切り替え回路１８はＲＯＭ１４側に閉じているの
でパルスＰb が出力されることになる。従って継時的に
は切り替え回路１８から、Ｐ7 に示すパルス出力Ｐout
が出力されることになる。
はＰ6 に示すようにＰ1 に示すクロックパルスＰinに同
期し、パルスＰb の生成に合わせて切り替え回路１８を
ＲＯＭ１４側に切り替える。ＲＯＭ１４のアクセスタイ
ムの間には、パルスＰb は生成されていないが、パルス
Ｐb と１クロック相当分の間周期の進行したパルスＰ a
は生成されており、その時切り替え回路１８はＲＯＭ１
２側に閉じているのでパルスＰa が出力されることにな
る。同様にＲＯＭ１２のアクセスタイムの間にはパルス
Ｐa は生成されていないが、パルスＰa と１クロック相
当分の間周期の遅延したパルスＰb は生成されており、
その時切り替え回路１８はＲＯＭ１４側に閉じているの
でパルスＰb が出力されることになる。従って継時的に
は切り替え回路１８から、Ｐ7 に示すパルス出力Ｐout
が出力されることになる。
【００１４】このように本実施例によると、パルス出力
Ｐout の周波数を従来のパルス生成回路の１／２とする
ことができる。
Ｐout の周波数を従来のパルス生成回路の１／２とする
ことができる。
【００１５】
【発明の効果】以上のように本発明は、パルス生成回路
のＲＯＭを複数にして、一方のＲＯＭを遅延回路を介し
て計数回路に接続し、各ＲＯＭを切り替え回路に結合さ
せるとともに切り替え回路を計数回路のアドレステータ
によって作動させるようにしたので、パルス出力の周波
数をＲＯＭのアクセスタイムに制限されずに高めること
ができる等の効果を有する。
のＲＯＭを複数にして、一方のＲＯＭを遅延回路を介し
て計数回路に接続し、各ＲＯＭを切り替え回路に結合さ
せるとともに切り替え回路を計数回路のアドレステータ
によって作動させるようにしたので、パルス出力の周波
数をＲＯＭのアクセスタイムに制限されずに高めること
ができる等の効果を有する。
【図１】本発明のパルス生成回路の一実施例の構成を示
すブロック図である。
すブロック図である。
【図２】図１実施例における構成部材の動作を説明する
説明図である。
説明図である。
【図３】従来のパルス生成回路の一例の構成を示すブロ
ック図である。
ック図である。
１０ 計数回路 １２、１４ ＲＯＭ １６ 遅延回路 １８ 切り替え回路 Ｐin クロックパルス Ｄ アドレスデータ Ｐa 、Ｐb ＲＯＭ出力のパルス Ｃ 制御信号 Ｐout パルス出力
Claims (1)
- 【特許請求の範囲】 【請求項１】 クロックパルスを計数し、その計数結果
をアドレスデータとして出力する計数回路と、 前記アドレスデータを入力してパルスを出力する読み出
し専用メモリと、 前記計数回路のアドレスデータを遅延回路を介して入力
してパルスを出力する他の読み出し専用メモリと、 前記アドレスデータの最下位１ビットの出力によって前
記読み出し専用メモリの接続を切り替える切り替え回路
とを具備することを特徴とするパルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03187954A JP3119502B2 (ja) | 1991-07-26 | 1991-07-26 | パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03187954A JP3119502B2 (ja) | 1991-07-26 | 1991-07-26 | パルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537309A true JPH0537309A (ja) | 1993-02-12 |
| JP3119502B2 JP3119502B2 (ja) | 2000-12-25 |
Family
ID=16215074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03187954A Expired - Fee Related JP3119502B2 (ja) | 1991-07-26 | 1991-07-26 | パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119502B2 (ja) |
-
1991
- 1991-07-26 JP JP03187954A patent/JP3119502B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3119502B2 (ja) | 2000-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |