JPS6018005A - デイジタル発振回路 - Google Patents
デイジタル発振回路Info
- Publication number
- JPS6018005A JPS6018005A JP12658283A JP12658283A JPS6018005A JP S6018005 A JPS6018005 A JP S6018005A JP 12658283 A JP12658283 A JP 12658283A JP 12658283 A JP12658283 A JP 12658283A JP S6018005 A JPS6018005 A JP S6018005A
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- JP
- Japan
- Prior art keywords
- circuit
- value
- address
- data
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
Landscapes
- Engineering & Computer Science (AREA)
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は発振周波数を切換える機能を有するディジタル
発振回路に関する。
発振回路に関する。
従来、この種のディジタル発振回路における波形記憶回
路の読み出しアドレスを与えるｎ進ｍステップ計数回路
には次の２つの方式があった。第１は１ずつ計数するカ
ウンタにｍ個のパルスを短時間に発生する回路を組み合
せ、クロックタイミング毎にカウンタにｍ個のパルスを
入力してみかけ上ｍステップの計数回飴を構成するもの
である。
路の読み出しアドレスを与えるｎ進ｍステップ計数回路
には次の２つの方式があった。第１は１ずつ計数するカ
ウンタにｍ個のパルスを短時間に発生する回路を組み合
せ、クロックタイミング毎にカウンタにｍ個のパルスを
入力してみかけ上ｍステップの計数回飴を構成するもの
である。
第２は加算回路にｍを加えていき、ｎを越えたとき、加
算結果からｎを減するだめにｎを越えたことを検出する
回路および減算回路を必要とするものである。
算結果からｎを減するだめにｎを越えたことを検出する
回路および減算回路を必要とするものである。
前者は高速の計数に不適当であり、後者は構成が複雑に
なるという欠点があった。
なるという欠点があった。
本発明の目的は構成′カー簡単で高速の計数が可能なデ
ィジタル発振回路を提供することにある。
ィジタル発振回路を提供することにある。
前記目的を達成するために本発明によるディジタル発振
回路は計数値と設定される計数ステップ値とを加算する
加算器、アドレスを固定値で割った剰余をそのアドレス
のデータとして格納しており、前記加算器出力によって
指定されるアドレスのデータを出力する剰余記憶回路お
よびクロックパルスによ゛つて前記剰余記憶回路より出
力されるデータを保持するラッチ回路とからなり、前記
クロックパルス入力毎に設定計数ステップ匝ずつ歩進す
る計数値を前記ラッチ回路より出力する計数回路と、一
周期分の波形パターンを前記固定値で分割し、その分割
点の波形レベルを符号化して格納しており、前記計数回
路の計数値をアドレスとして前記波形レベルを読出し、
設定ステップ値に対応した周波数の波形を出力する波形
記憶回路とから構成しである。
回路は計数値と設定される計数ステップ値とを加算する
加算器、アドレスを固定値で割った剰余をそのアドレス
のデータとして格納しており、前記加算器出力によって
指定されるアドレスのデータを出力する剰余記憶回路お
よびクロックパルスによ゛つて前記剰余記憶回路より出
力されるデータを保持するラッチ回路とからなり、前記
クロックパルス入力毎に設定計数ステップ匝ずつ歩進す
る計数値を前記ラッチ回路より出力する計数回路と、一
周期分の波形パターンを前記固定値で分割し、その分割
点の波形レベルを符号化して格納しており、前記計数回
路の計数値をアドレスとして前記波形レベルを読出し、
設定ステップ値に対応した周波数の波形を出力する波形
記憶回路とから構成しである。
前記構成によれば本発明の目的は完全に達成される。
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるディジタル発振回路の実施例を示
すブロック図である。定数′設定回路１０．１１．１２
はそれぞれ異なる計数ステップ値を設定するだめの回路
部である。この定数設定回路ｉ０．１ｍ、ｉ２の出力は
設定値切換回路２０に導かれる。設定値切換回路２０は
設定値切換信号２１により定数設定回路１６，１１．１
２で設定した値のうち１つを選択するため、その選択さ
れた設定値は加算器３０の一方の入力端子に導ひかれる
。加算器３０はこの設定値とラッチ回路３２の保持した
計数呟を加算する回路である。
すブロック図である。定数′設定回路１０．１１．１２
はそれぞれ異なる計数ステップ値を設定するだめの回路
部である。この定数設定回路ｉ０．１ｍ、ｉ２の出力は
設定値切換回路２０に導かれる。設定値切換回路２０は
設定値切換信号２１により定数設定回路１６，１１．１
２で設定した値のうち１つを選択するため、その選択さ
れた設定値は加算器３０の一方の入力端子に導ひかれる
。加算器３０はこの設定値とラッチ回路３２の保持した
計数呟を加算する回路である。
ラッチ回路３２は現在の計数値を保持するものであり、
同時にこの計数値を波形記１意回路４０に対しアドレス
として与える。加算器３０の出力は剰余記憶回路３１の
入力に接続されている。剰余記憶回路３１の各アドレス
には、それぞれのアドレス値を固定値で割ったときの剰
余がデータとして格納されている。
同時にこの計数値を波形記１意回路４０に対しアドレス
として与える。加算器３０の出力は剰余記憶回路３１の
入力に接続されている。剰余記憶回路３１の各アドレス
には、それぞれのアドレス値を固定値で割ったときの剰
余がデータとして格納されている。
ここで、具体的数値を設定した場合の動作について説明
する。今、固定１直ｎ＝２０とし設定値ＩＴＩ １ ＝
３ ＊ ｒｌ’１２” ２ を切換えて用いると干る。
する。今、固定１直ｎ＝２０とし設定値ＩＴＩ １ ＝
３ ＊ ｒｌ’１２” ２ を切換えて用いると干る。
剰余記憶回路３１のアドレス０番地にはＯ／２ｏで剰余
がＯであるのでデータ０が、アドレス１番地には１／２
ｏ で剰余が１であるのでデータｌがそれぞれ格納され
、以下アドレス２番地より順に２．３．・・・・・・１
８ 、１９ 、０ 、１．２・・・・・・、１９゜０．
１．２・・・・・・が格納される。
がＯであるのでデータ０が、アドレス１番地には１／２
ｏ で剰余が１であるのでデータｌがそれぞれ格納され
、以下アドレス２番地より順に２．３．・・・・・・１
８ 、１９ 、０ 、１．２・・・・・・、１９゜０．
１．２・・・・・・が格納される。
ある時点でラッチ回路３２の出力が０であったとすると
、加算回路３０の一方には０が入力される。
、加算回路３０の一方には０が入力される。
また、設定１回切換信号２１が設定値ｍ１＝＝３を選択
するようになっていたとすると定数設定回路からの３と
いう値が加算回路３ｏのもう一方の入力に入力される。
するようになっていたとすると定数設定回路からの３と
いう値が加算回路３ｏのもう一方の入力に入力される。
したがって加算回路３０の出力ば３となり、この値が剰
余記憶回路３１のアドレスとして与えらね７る。剰余記
憶回路のアドレス３には３とｂうデータが格納されてい
るので、この値がラッチ回路３２の入力に与えられる。
余記憶回路３１のアドレスとして与えらね７る。剰余記
憶回路のアドレス３には３とｂうデータが格納されてい
るので、この値がラッチ回路３２の入力に与えられる。
この状態でクロックパルス３３が入力すると、現在まで
の値０から新しい値３に変化する。このような動作過程
によって次にクロックパルス゛が入力するとラッチ回路
３２の出力は６に変化する。
の値０から新しい値３に変化する。このような動作過程
によって次にクロックパルス゛が入力するとラッチ回路
３２の出力は６に変化する。
以下、３ステツプずつ０．３，６．９，３２゜１５．１
８と歩進していき、ラッチ回路３２の出力が１８になっ
たときラッチ回路３２の出力から与えられる加算器３０
の入力は】８となり、加算器３０の出力は２１となる。
８と歩進していき、ラッチ回路３２の出力が１８になっ
たときラッチ回路３２の出力から与えられる加算器３０
の入力は】８となり、加算器３０の出力は２１となる。
剰余記憶回路回路３１の２１番地には１という値が格納
されているので、次のクロックパルスが入力したときは
ラッチ回路３２の出力は１８から１に変化する。以上の
ようにしてラッチ回路３２の出力は０ 、３ 、’６
、９ 。
されているので、次のクロックパルスが入力したときは
ラッチ回路３２の出力は１８から１に変化する。以上の
ようにしてラッチ回路３２の出力は０ 、３ 、’６
、９ 。
１２．１５．１８ 、１ 、４・・・・・・というよう
に２０進で３ステツプずつ歩進する計数回路の出力と同
等となる。
に２０進で３ステツプずつ歩進する計数回路の出力と同
等となる。
また、ラッチ回路３２の出力が１２であるときに設定値
切換信号２１を切換えて設定１１Ｌ’ｊｍｚ＝２を選択
するようにした一合、切換後のラッチ回路３２の出力は
１２，１４．１．６．１Ｂ、 ０ 、２ 、４ 、６・
・・・・・というように２０進で２ステツプずつ歩進す
る計数回路の出力と同じものになる。
切換信号２１を切換えて設定１１Ｌ’ｊｍｚ＝２を選択
するようにした一合、切換後のラッチ回路３２の出力は
１２，１４．１．６．１Ｂ、 ０ 、２ 、４ 、６・
・・・・・というように２０進で２ステツプずつ歩進す
る計数回路の出力と同じものになる。
以上説明した定数設定回路１０．１１．１２、設定値切
換回路２０、加算回路３０、剰余記憶回路３１およびラ
ッチ回路３２によりｎ進ｍステップ計数回路（ｍは可変
）が構成される。
換回路２０、加算回路３０、剰余記憶回路３１およびラ
ッチ回路３２によりｎ進ｍステップ計数回路（ｍは可変
）が構成される。
波形記憶回路４０には一周期の波形を２０で分割したデ
ータカー格納されモいる。第２図は格納される波形パタ
ーンの一例を示すもので、とのように正弦波が２０に分
割され、その分割点のアドレス０．１・・・・・・１９
に波形のデータＤ１〜Ｄ ｔ９が格納されている。
ータカー格納されモいる。第２図は格納される波形パタ
ーンの一例を示すもので、とのように正弦波が２０に分
割され、その分割点のアドレス０．１・・・・・・１９
に波形のデータＤ１〜Ｄ ｔ９が格納されている。
クロックパルス３３が一定間隔のタイミングで再見られ
、設定値切換信号２１により設定値ｍｌが選択されてい
るときは第３１図（ａ）に示されるＤＯ１Ｄ３＃ Ｄ
６ ＊ Ｄ ９ ＊ Ｄ ２・・・・・・というデータ
が、また設定値ｍ２がう（択されているときは第３図（
ｂ）に示されるＤｏ、Ｄ３ Ｄ４．Ｄ６ｊＤ８・・・・
・・というデータが出力４１に得られる。
、設定値切換信号２１により設定値ｍｌが選択されてい
るときは第３１図（ａ）に示されるＤＯ１Ｄ３＃ Ｄ
６ ＊ Ｄ ９ ＊ Ｄ ２・・・・・・というデータ
が、また設定値ｍ２がう（択されているときは第３図（
ｂ）に示されるＤｏ、Ｄ３ Ｄ４．Ｄ６ｊＤ８・・・・
・・というデータが出力４１に得られる。
得られる波形データはクロック周波数ｆｏとした場合、
周波数ｆｏｘ工の波形をｆｏのクロッ１〕 り周波数でサンプルしたデータとなる。
周波数ｆｏｘ工の波形をｆｏのクロッ１〕 り周波数でサンプルしたデータとなる。
本発明は以上の説明で明らかなようにアドレスを固定値
ｎで割ったときの剰余をそのアドレスのデータとして出
力する記憶回路を構成要素の一部とする計数回路を用い
ること−より圧意の周波数の波形データがクロックパル
ス毎に得られるディジタル多周波発振回路を簡県な横口
交で実現できる。
ｎで割ったときの剰余をそのアドレスのデータとして出
力する記憶回路を構成要素の一部とする計数回路を用い
ること−より圧意の周波数の波形データがクロックパル
ス毎に得られるディジタル多周波発振回路を簡県な横口
交で実現できる。
第１図は本発明によるディジタル発振回路の実施例を示
す回路ブロック図、第２図は記憶すべき波形および波形
記憶回路におけるその波Ｊ杉データの格納状態を示す図
、ｆ＄３図は所望の）晶波数の出力を示す波形図である
。 １０、１１ 、１２・・・定数設定回路２０・・・設定
値切換回路 ２１・・・設定値切換信号３０・・・加算
回路 ３１・・・剰余記憶回路３２・・・ラッチ回路３
３・・・クロックツくルス４０・・・波形記憶回路 ４
】・・・出力特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ １１う
す回路ブロック図、第２図は記憶すべき波形および波形
記憶回路におけるその波Ｊ杉データの格納状態を示す図
、ｆ＄３図は所望の）晶波数の出力を示す波形図である
。 １０、１１ 、１２・・・定数設定回路２０・・・設定
値切換回路 ２１・・・設定値切換信号３０・・・加算
回路 ３１・・・剰余記憶回路３２・・・ラッチ回路３
３・・・クロックツくルス４０・・・波形記憶回路 ４
】・・・出力特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ １１う
Claims (1)
- 計数値と設定される計数ステップ値とを加算する加算器
、アドレスを固定値で割った剰余をそのアドレスのデー
タとして格納しており、前記加算器出力によって指定さ
れるアドレスのデータを出力する剰余記憶回路およびク
ロックパルスによって前記剰余記憶回路より出力される
データを保持するラッチ回路とからなり、前記クロック
パルス入力毎に設定計数ステップ値ずつ歩進する計数値
を前記ラッチ回路より出力する計数回路と、一周期分の
波形パターンを前記固定値で分割し、その分割点の波形
データを符号化して格納しており、前記計数回路の計数
値をアドレスとして前記波形データを読出し、設定ステ
ップ値に対応した周波数の波形を出力する波形記憶回路
とから構成したディジタル発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12658283A JPS6018005A (ja) | 1983-07-12 | 1983-07-12 | デイジタル発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12658283A JPS6018005A (ja) | 1983-07-12 | 1983-07-12 | デイジタル発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6018005A true JPS6018005A (ja) | 1985-01-30 |
Family
ID=14938738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12658283A Pending JPS6018005A (ja) | 1983-07-12 | 1983-07-12 | デイジタル発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018005A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6434004A (en) * | 1987-07-30 | 1989-02-03 | Jeol Ltd | Digital frequency generator |
| JPS6474809A (en) * | 1987-09-16 | 1989-03-20 | Anritsu Corp | Digital frequency synthesizer |
| JPH05129837A (ja) * | 1991-11-08 | 1993-05-25 | Japan Radio Co Ltd | デイジタル方式周波数可変正弦波信号発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55136704A (en) * | 1979-04-12 | 1980-10-24 | Nec Corp | Generation circuit of digital sinusoidal wave |
-
1983
- 1983-07-12 JP JP12658283A patent/JPS6018005A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55136704A (en) * | 1979-04-12 | 1980-10-24 | Nec Corp | Generation circuit of digital sinusoidal wave |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6434004A (en) * | 1987-07-30 | 1989-02-03 | Jeol Ltd | Digital frequency generator |
| JPS6474809A (en) * | 1987-09-16 | 1989-03-20 | Anritsu Corp | Digital frequency synthesizer |
| JPH05129837A (ja) * | 1991-11-08 | 1993-05-25 | Japan Radio Co Ltd | デイジタル方式周波数可変正弦波信号発生回路 |
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