JPS601983B2 - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS601983B2 JPS601983B2 JP52124201A JP12420177A JPS601983B2 JP S601983 B2 JPS601983 B2 JP S601983B2 JP 52124201 A JP52124201 A JP 52124201A JP 12420177 A JP12420177 A JP 12420177A JP S601983 B2 JPS601983 B2 JP S601983B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- detection gate
- frequency
- shift register
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/72—Generators producing trains of pulses, i.e. finite sequences of pulses with means for varying repetition rate of trains
Landscapes
- Measurement Of Mechanical Vibrations Or Ultrasonic Waves (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器の平均律音階音源装置に用いられる分
周回路に関し、特に１個の主発振器の出力を非整数分周
できるようにした分周回路を提供するものである。
周回路に関し、特に１個の主発振器の出力を非整数分周
できるようにした分周回路を提供するものである。
１個の主発振器出力を複数の分周回路にて整数分周する
ことにより平均律音階を得る分周方式音源装置に於ては
、実際上分周回路にて得られた周波数には第１表に示す
如く目的とする音階音周波数に対して誤蔓蓋が発生する
。
ことにより平均律音階を得る分周方式音源装置に於ては
、実際上分周回路にて得られた周波数には第１表に示す
如く目的とする音階音周波数に対して誤蔓蓋が発生する
。
第１表
そのため分周回路の分周数を大きくして平均律音階周波
数誤差を４・さくすれば良い。
数誤差を４・さくすれば良い。
しかしながら分周数の大きな分周回路は回路素子数が多
くなり、主発振器の発振周波数も高くなり、回路設計が
困難となる。上記欠点を解決する手段として非整数（整
数＋０．５）の分周数を及する分周回路を採用して、主
発振器の発振周波数を分周すると、第２表に示す如く発
振周波数を高くせず平均律音階周波数誤差を小さくでき
る。第２表 本発明は斯る点を考慮して、最大周期フィードバック・
シフトレジスターを使用して（整数＋０．５）の分周数
を有する分周回路を得るようにしたもので、以下図面に
従って説明する。
くなり、主発振器の発振周波数も高くなり、回路設計が
困難となる。上記欠点を解決する手段として非整数（整
数＋０．５）の分周数を及する分周回路を採用して、主
発振器の発振周波数を分周すると、第２表に示す如く発
振周波数を高くせず平均律音階周波数誤差を小さくでき
る。第２表 本発明は斯る点を考慮して、最大周期フィードバック・
シフトレジスターを使用して（整数＋０．５）の分周数
を有する分周回路を得るようにしたもので、以下図面に
従って説明する。
第１図は（整数十０．５）の分周数を有する分周器を用
いて構成した音源装置のブ。
いて構成した音源装置のブ。
ック図で、主発振器１の発振周波数（２．１２６０洲伍
２）は１２個の分周器２ａ〜２１で分周され、各出力端
子３ａ〜３１に夫々の音階音周波数信号を得ている。こ
の場合分周器２ｈ，２ｋ，２１は（整数十０．５）の分
周数が得られるようにして、前述の第２表に示す如き出
来る限り、平均律音階周波数誤差を小さくしている。こ
れら分周器の一実施例を示したのが第２図で、４は９ビ
ットシフトレジスターで、出力端子Ｑ４，Ｑは第１ィク
スクルーシプオァ回路５の入力端子に接続されている。
２）は１２個の分周器２ａ〜２１で分周され、各出力端
子３ａ〜３１に夫々の音階音周波数信号を得ている。こ
の場合分周器２ｈ，２ｋ，２１は（整数十０．５）の分
周数が得られるようにして、前述の第２表に示す如き出
来る限り、平均律音階周波数誤差を小さくしている。こ
れら分周器の一実施例を示したのが第２図で、４は９ビ
ットシフトレジスターで、出力端子Ｑ４，Ｑは第１ィク
スクルーシプオァ回路５の入力端子に接続されている。
６は前記９ビットシフトレジスター４のある分周状態数
を検出する分周数検出ゲート、７はデューティサィクル
検出ゲートで、これら回路でもつて最大周期フィードバ
ック・シフトレジスター（ＭＬＦＳＲ）を構成している
。
を検出する分周数検出ゲート、７はデューティサィクル
検出ゲートで、これら回路でもつて最大周期フィードバ
ック・シフトレジスター（ＭＬＦＳＲ）を構成している
。
８は９ビットシフトレジスター４の十ｌｏｒ−１進を検
出する十ｌｏｒ−１進検出ゲート、９はＲＳフリップフ
ロップで、Ｓ端子は分周数検出ゲート６に、Ｒ端子はデ
ューティ・サイクル検出ゲート８に各々接続されており
、端子Ｑより分周出力を得る。
出する十ｌｏｒ−１進検出ゲート、９はＲＳフリップフ
ロップで、Ｓ端子は分周数検出ゲート６に、Ｒ端子はデ
ューティ・サイクル検出ゲート８に各々接続されており
、端子Ｑより分周出力を得る。
１０はアンド回路で、一入力端子にはＴフリップフロッ
プ１ １を介して分周数検出ゲート６に、他入力端子は
十ｌｏｒ−１進検出ゲート８に夫々接続されている。
プ１ １を介して分周数検出ゲート６に、他入力端子は
十ｌｏｒ−１進検出ゲート８に夫々接続されている。
前記アンド回路１１の出力は分周数検出ゲート６からの
出力とともにオア回路１２を介してィクスクルーシブオ
ア回路１３に接続されている。次に本発明の動作を分周
数斑０．５を得るための分間器２ｈを例にあげて説明す
る。
出力とともにオア回路１２を介してィクスクルーシブオ
ア回路１３に接続されている。次に本発明の動作を分周
数斑０．５を得るための分間器２ｈを例にあげて説明す
る。
この場合第３図に示す如く、分周数検出ゲート６は状態
数２５３を、又デューティサィクル検出ゲート７は状態
数６３を、さらに十ｌｏｒ−１進検出ゲート８は−１進
である状態数５１１を夫々検出するようにしており、例
えば前記状態数５１１を検出する十ｌｏｒ−１進検出ゲ
ート８の具体的回路は第９図に示す如く、端子Ｑ，〜端
子Ｑ９にアンドゲート１４が接続されているが、このう
ち端子Ｑ９はインバータ１５を介して前記アンドゲート
１４に接続されている。そして後述する第３表に示すよ
うに、状態数５１１になると端子Ｑ，〜Ｑ８はしベル“
１”で、端子Ｑ９のみがレベル“０”となるので、前述
のァンドゲート１４より出力を生じそれ以外では生じな
い。分周数検出ゲート６、及びデューティサィクル検出
ゲート７も十ｌｏｒ−１進検出ゲート８とィンバータが
接続される端子が異なるのみでそのほかは同一である。
今９ビットシフトレジスター４のシフトが進み状態数２
５３になると、分周数検出ゲート６よりパルスが検出さ
れる。
数２５３を、又デューティサィクル検出ゲート７は状態
数６３を、さらに十ｌｏｒ−１進検出ゲート８は−１進
である状態数５１１を夫々検出するようにしており、例
えば前記状態数５１１を検出する十ｌｏｒ−１進検出ゲ
ート８の具体的回路は第９図に示す如く、端子Ｑ，〜端
子Ｑ９にアンドゲート１４が接続されているが、このう
ち端子Ｑ９はインバータ１５を介して前記アンドゲート
１４に接続されている。そして後述する第３表に示すよ
うに、状態数５１１になると端子Ｑ，〜Ｑ８はしベル“
１”で、端子Ｑ９のみがレベル“０”となるので、前述
のァンドゲート１４より出力を生じそれ以外では生じな
い。分周数検出ゲート６、及びデューティサィクル検出
ゲート７も十ｌｏｒ−１進検出ゲート８とィンバータが
接続される端子が異なるのみでそのほかは同一である。
今９ビットシフトレジスター４のシフトが進み状態数２
５３になると、分周数検出ゲート６よりパルスが検出さ
れる。
するとそのパルスはＲＳフリップフロップ９のＳ端子に
加えられ、該ＲＳフリップフロップ９をセットし、第５
図に示す如く、ＲＳフリツプフロップ９のＱ端子の分周
出力をレベル‘‘１”とする。それとともに前記分周数
検出ゲート６の出力をオア回路１２、イクスクルーシブ
オア回路１３を介して９ビットシフトレジスター４に加
える。前記９ビットシフトレジスター４自体の出力をイ
クスクルーシブオア回路５，１３を介して帰還している
間は第３表に示すように端子Ｑ，〜Ｑ９を１つづつシフ
トさせていくが、前述の如く分周数ゲート６の出力を９
ビットシフトレジスター４に加えると帰還される信号が
変り、９ビットシフトレジスター４の端子Ｑ，がレベル
“０”になるところがレベル‘‘１”にされる。その結
果前記９ビットシフトレジスター４を第７図に示す如く
、状態数２５３から状態数３８４の状態にジャンプさせ
る。ここで状態数２球から状態数３８４にジャンプさせ
るのは９ビットシフトレジスター４が聡０クロツク又は
斑１クロツクで１サイクルするためである。即ち状態数
５１１から状態数１を経て状態数２球までの２５４クロ
ツクとジャンプした状態数３８４から状態数５１１まで
の１２７クロックを合計すると滋１クロツクとなり（後
述するように状態数５１１から状態数２を経て状態数２
５３になるときは総０クロツクとなる。）、１サイクル
で希望するクロツク数が得られる。又状態数２５３から
状態数３８４にジャンプさせたのは、９ビットシフトレ
ジスター４の端子Ｑ，をイクスクルーシブオア回路１３
を介して供給される前述の信号でレベル“１”からレベ
ル“０”にするのみで状態数１３１をジャンプさせるこ
とが出釆、それによって全状態数５１１から状態数１３
１を引いて希望状態数斑０又は３８１が得られるためで
ある。前記分周数検出ゲート６の出力はさらにＴフリツ
プフロツプ１１のＱ出力をレベル“１”とする。この状
態で９ビットシフトレジスター４のシフトが進み状態５
１１になると十ｌｏｒ−１進検出ゲート８より出力を生
じると、アンド回路１０両入力はしベル“１”となり出
力もレベル“１”となる。第３表 状態数 Ｑ，Ｑ２ Ｑ３ Ｑ４ Ｑ５ Ｑ６ Ｑ７ Ｑ
８ Ｑ９１ １１１１１１１１・２ ０１１１１１１１
１ ３ ００１１１１１１１ ４ ０００１１１１１１ ５ ００００１１１１１ ６１００００１１１１ 棚態数 Ｑ，Ｑ２ Ｑ３ Ｑ４ Ｑ５ Ｑ６ Ｑ Ｑ８
Ｑ９７１１〇〇〇〇１１１８ １１１００００‐１１ ９１１１１００００１ ・〇 〇 １１ １ １ 〇 〇 〇 〇；
≦：５０７ １ １ １１ ０ ０ ０ ０ ０５０
８ １ １ １ １ １ ０ ０ ０ ０５０９ １
１ １ １ １ １ ０ ０ ０５１０ １ １ １
１ １ １ １ ０ ０５１１ １１１１１１ １１
０このとき第３表に示すごとく、９ビットシフトレジス
ター４の端子Ｑはしベル“１”で、端子Ｑ９はしベル“
０”であるので、イクスクルーシブオア回路５の出力は
しベル“１”となり、結局この出力と前記アンド回路１
０との出力が加えられたィクスクルーシブオア回路１３
の出力はしベル“０”となる．から、９ビットシフトレ
ジスター４の端子Ｑ，はしベル“０”で端子Ｑ２〜Ｑ９
はしベル“１”となり第３表に示すように状態２からシ
フトを再開する。
加えられ、該ＲＳフリップフロップ９をセットし、第５
図に示す如く、ＲＳフリツプフロップ９のＱ端子の分周
出力をレベル‘‘１”とする。それとともに前記分周数
検出ゲート６の出力をオア回路１２、イクスクルーシブ
オア回路１３を介して９ビットシフトレジスター４に加
える。前記９ビットシフトレジスター４自体の出力をイ
クスクルーシブオア回路５，１３を介して帰還している
間は第３表に示すように端子Ｑ，〜Ｑ９を１つづつシフ
トさせていくが、前述の如く分周数ゲート６の出力を９
ビットシフトレジスター４に加えると帰還される信号が
変り、９ビットシフトレジスター４の端子Ｑ，がレベル
“０”になるところがレベル‘‘１”にされる。その結
果前記９ビットシフトレジスター４を第７図に示す如く
、状態数２５３から状態数３８４の状態にジャンプさせ
る。ここで状態数２球から状態数３８４にジャンプさせ
るのは９ビットシフトレジスター４が聡０クロツク又は
斑１クロツクで１サイクルするためである。即ち状態数
５１１から状態数１を経て状態数２球までの２５４クロ
ツクとジャンプした状態数３８４から状態数５１１まで
の１２７クロックを合計すると滋１クロツクとなり（後
述するように状態数５１１から状態数２を経て状態数２
５３になるときは総０クロツクとなる。）、１サイクル
で希望するクロツク数が得られる。又状態数２５３から
状態数３８４にジャンプさせたのは、９ビットシフトレ
ジスター４の端子Ｑ，をイクスクルーシブオア回路１３
を介して供給される前述の信号でレベル“１”からレベ
ル“０”にするのみで状態数１３１をジャンプさせるこ
とが出釆、それによって全状態数５１１から状態数１３
１を引いて希望状態数斑０又は３８１が得られるためで
ある。前記分周数検出ゲート６の出力はさらにＴフリツ
プフロツプ１１のＱ出力をレベル“１”とする。この状
態で９ビットシフトレジスター４のシフトが進み状態５
１１になると十ｌｏｒ−１進検出ゲート８より出力を生
じると、アンド回路１０両入力はしベル“１”となり出
力もレベル“１”となる。第３表 状態数 Ｑ，Ｑ２ Ｑ３ Ｑ４ Ｑ５ Ｑ６ Ｑ７ Ｑ
８ Ｑ９１ １１１１１１１１・２ ０１１１１１１１
１ ３ ００１１１１１１１ ４ ０００１１１１１１ ５ ００００１１１１１ ６１００００１１１１ 棚態数 Ｑ，Ｑ２ Ｑ３ Ｑ４ Ｑ５ Ｑ６ Ｑ Ｑ８
Ｑ９７１１〇〇〇〇１１１８ １１１００００‐１１ ９１１１１００００１ ・〇 〇 １１ １ １ 〇 〇 〇 〇；
≦：５０７ １ １ １１ ０ ０ ０ ０ ０５０
８ １ １ １ １ １ ０ ０ ０ ０５０９ １
１ １ １ １ １ ０ ０ ０５１０ １ １ １
１ １ １ １ ０ ０５１１ １１１１１１ １１
０このとき第３表に示すごとく、９ビットシフトレジス
ター４の端子Ｑはしベル“１”で、端子Ｑ９はしベル“
０”であるので、イクスクルーシブオア回路５の出力は
しベル“１”となり、結局この出力と前記アンド回路１
０との出力が加えられたィクスクルーシブオア回路１３
の出力はしベル“０”となる．から、９ビットシフトレ
ジスター４の端子Ｑ，はしベル“０”で端子Ｑ２〜Ｑ９
はしベル“１”となり第３表に示すように状態２からシ
フトを再開する。
そして斑０クロツクの半分である１９０クロツクを発生
する状態６３になるとデューテイ・サイクル検出ゲート
７の出力がレベル“１”となり、ＲＳフリツプフロツブ
９をリセットするので分周出力はしベル“０”となる。
この状態は分周出力がレベル“１”となってから１９の
蚤目のクロツクバルスで得られる。９ビットシフトレジ
スター４のシフトが進み再び状態２５３となると、ＲＳ
フリップフロップ９をセットして、分周出力のレベル“
１”とする。
する状態６３になるとデューテイ・サイクル検出ゲート
７の出力がレベル“１”となり、ＲＳフリツプフロツブ
９をリセットするので分周出力はしベル“０”となる。
この状態は分周出力がレベル“１”となってから１９の
蚤目のクロツクバルスで得られる。９ビットシフトレジ
スター４のシフトが進み再び状態２５３となると、ＲＳ
フリップフロップ９をセットして、分周出力のレベル“
１”とする。
この状態は前記分周出力のレベルが“０”となってから
１９抗竃目のクロツクパルスで得られる。又このとき、
前記と逆にＴフリツプフロツプ１１の出力をレベル“０
”とする。９ビットシフトレジスター４のシフトが進み
、状態５１１になって十ｌｏｒ−１進検出ゲート８の出
力がレベル‘‘１”となってもＴフリツプフロツプ１１
のＱ出力がレベル“０”のためアンド回路１０の出力は
しベル“０”のままとなる。
１９抗竃目のクロツクパルスで得られる。又このとき、
前記と逆にＴフリツプフロツプ１１の出力をレベル“０
”とする。９ビットシフトレジスター４のシフトが進み
、状態５１１になって十ｌｏｒ−１進検出ゲート８の出
力がレベル‘‘１”となってもＴフリツプフロツプ１１
のＱ出力がレベル“０”のためアンド回路１０の出力は
しベル“０”のままとなる。
従ってィクスクルーシブオア回路１３へ加えられる信号
はしベル“０”となるから、該イクスクルーシブオア回
路１３の出力はしベル“１”となる。すなわち、９ビッ
トシフトレジスター４はこのとき前述と異なり状態１に
遷移される。そして状態６３になると前記と同様にデユ
ーティサィクル検出ゲート７より出力を生じ、ＲＳフリ
ツプフロツプ９をリセットし分周出力をレベル“０”と
するが、このサイクルでは９ビットシフトレジスター４
は状態１からシフトするため前記分周出力がレベル“１
”となってから１９１番目のパルスでこの状態が得られ
る。このような動作を繰返して第５図図示する分周出力
を得るが、これから分る如く２サイクルのうち半サイク
ルの間１つだけクロックパルスの多い期間があるので１
９０×雲十１９１＝３８０‐５ となり、平均して総０．５の分周数が得られることにな
る。
はしベル“０”となるから、該イクスクルーシブオア回
路１３の出力はしベル“１”となる。すなわち、９ビッ
トシフトレジスター４はこのとき前述と異なり状態１に
遷移される。そして状態６３になると前記と同様にデユ
ーティサィクル検出ゲート７より出力を生じ、ＲＳフリ
ツプフロツプ９をリセットし分周出力をレベル“０”と
するが、このサイクルでは９ビットシフトレジスター４
は状態１からシフトするため前記分周出力がレベル“１
”となってから１９１番目のパルスでこの状態が得られ
る。このような動作を繰返して第５図図示する分周出力
を得るが、これから分る如く２サイクルのうち半サイク
ルの間１つだけクロックパルスの多い期間があるので１
９０×雲十１９１＝３８０‐５ となり、平均して総０．５の分周数が得られることにな
る。
第４図は十１進検出ゲート８を用いて前述と同様分周数
３８０．５を得るもので、分周数検出ゲート６で状態３
０を検出し、デューティ・サイクル検出ゲート７で状態
３５１を検出する以外は前述と同様である。
３８０．５を得るもので、分周数検出ゲート６で状態３
０を検出し、デューティ・サイクル検出ゲート７で状態
３５１を検出する以外は前述と同様である。
これに対応するタイミング・チャートを示したのが第６
図である。本発明の分周回路は上述した如く、９ビット
シフトレジスターの前記帰還回路に十１進検出ゲ‐トあ
るいは−１進検出ゲートを設け、Ｎ進とＮ＋１進あるい
はＮ進とＮ−１進の動作を交互に行うようにしたので、
容易に整数十０．５分周数を得ることができ、平均律音
階音源装置の分周器として最適である。
図である。本発明の分周回路は上述した如く、９ビット
シフトレジスターの前記帰還回路に十１進検出ゲ‐トあ
るいは−１進検出ゲートを設け、Ｎ進とＮ＋１進あるい
はＮ進とＮ−１進の動作を交互に行うようにしたので、
容易に整数十０．５分周数を得ることができ、平均律音
階音源装置の分周器として最適である。
第１図は音源装置のブロック図、第２図は９ビット最大
周期フィードバック・シフトレジスターのブロック図、
第３図及び第４図は９ビット最大周期フィードバック・
シフトレジスターを−１進検出ゲート及び十１進検出ゲ
ートを用いて実現したブロック図、第５図及び第６図は
第３図及び第４図のタイムチャート図、第７図及び第８
図は第３図及び第４図の状態還移図、第９図は−ｌｏｒ
＋１進検出ゲートの一実施例を示す回路図である。 ４・・・・・・多ビットシフトレジスター、６・・・・
・・分周数検出ゲート、７ふ・・・デューティサィクル
検出ゲート、８・・・・・・−ｌｏｒ十１進検出ゲート
、９．．．．．．ＲＳフリツプフロツプ。 第２図 第１図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
周期フィードバック・シフトレジスターのブロック図、
第３図及び第４図は９ビット最大周期フィードバック・
シフトレジスターを−１進検出ゲート及び十１進検出ゲ
ートを用いて実現したブロック図、第５図及び第６図は
第３図及び第４図のタイムチャート図、第７図及び第８
図は第３図及び第４図の状態還移図、第９図は−ｌｏｒ
＋１進検出ゲートの一実施例を示す回路図である。 ４・・・・・・多ビットシフトレジスター、６・・・・
・・分周数検出ゲート、７ふ・・・デューティサィクル
検出ゲート、８・・・・・・−ｌｏｒ十１進検出ゲート
、９．．．．．．ＲＳフリツプフロツプ。 第２図 第１図 第３図 第４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- １ ゲート回路を介して帰還される信号によって順次出
力端子のレベルを変化する多ビツトシフトレジスターと
、該多ビツトシフトレジスターが所定の状態数にまでシ
フトされたとき出力を生じる分周数検出ゲート及びデユ
ーテイサイクル検出ゲートと、前記多ビツトシフトレジ
スターの＋１ｏｒ−１進を検出する＋１ｏｒ−１進検出
ゲートと、前記分周数検出ゲートの出力でセツトされデ
ユーテイサイクル検出ゲートでリセツトされ分周出力を
生じる第１のフリツプフロツプと、前記分周数検出ゲー
トの出力が加えられるごとに反転する第２のフリツプフ
ロツプと、前記＋１ｏｒ−１進検出ゲートの出力と第２
のフリツプフロツプの出力をアンドゲートし前記ゲート
回路に加えるアンドゲートとよりなり、分周数検出ゲー
トの出力をゲート回路に加え多ビツトシフトレジスター
に帰還される信号を制御したとき、該多ビツトシフトレ
ジスターをある状態にジヤンプさせ、又前記アンドゲー
トよりの出力を前記ゲート回路に加え帰還される信号を
制御したとき多ビツトシフトレジスターを＋１ｏｒ−１
進させることを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124201A JPS601983B2 (ja) | 1977-10-14 | 1977-10-14 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52124201A JPS601983B2 (ja) | 1977-10-14 | 1977-10-14 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5456758A JPS5456758A (en) | 1979-05-08 |
| JPS601983B2 true JPS601983B2 (ja) | 1985-01-18 |
Family
ID=14879479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52124201A Expired JPS601983B2 (ja) | 1977-10-14 | 1977-10-14 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601983B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5669141U (ja) * | 1979-10-25 | 1981-06-08 | ||
| JPS63284922A (ja) * | 1987-05-15 | 1988-11-22 | Fujitsu Ltd | パルス発生回路 |
-
1977
- 1977-10-14 JP JP52124201A patent/JPS601983B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5456758A (en) | 1979-05-08 |
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