JPS601983B2 - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS601983B2 JPS601983B2 JP52124201A JP12420177A JPS601983B2 JP S601983 B2 JPS601983 B2 JP S601983B2 JP 52124201 A JP52124201 A JP 52124201A JP 12420177 A JP12420177 A JP 12420177A JP S601983 B2 JPS601983 B2 JP S601983B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- detection gate
- frequency
- shift register
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/72—Generators producing trains of pulses, i.e. finite sequences of pulses with means for varying repetition rate of trains
Landscapes
- Measurement Of Mechanical Vibrations Or Ultrasonic Waves (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器の平均律音階音源装置に用いられる分
周回路に関し、特に1個の主発振器の出力を非整数分周
できるようにした分周回路を提供するものである。
周回路に関し、特に1個の主発振器の出力を非整数分周
できるようにした分周回路を提供するものである。
1個の主発振器出力を複数の分周回路にて整数分周する
ことにより平均律音階を得る分周方式音源装置に於ては
、実際上分周回路にて得られた周波数には第1表に示す
如く目的とする音階音周波数に対して誤蔓蓋が発生する
。
ことにより平均律音階を得る分周方式音源装置に於ては
、実際上分周回路にて得られた周波数には第1表に示す
如く目的とする音階音周波数に対して誤蔓蓋が発生する
。
第1表
そのため分周回路の分周数を大きくして平均律音階周波
数誤差を4・さくすれば良い。
数誤差を4・さくすれば良い。
しかしながら分周数の大きな分周回路は回路素子数が多
くなり、主発振器の発振周波数も高くなり、回路設計が
困難となる。上記欠点を解決する手段として非整数(整
数+0.5)の分周数を及する分周回路を採用して、主
発振器の発振周波数を分周すると、第2表に示す如く発
振周波数を高くせず平均律音階周波数誤差を小さくでき
る。第2表 本発明は斯る点を考慮して、最大周期フィードバック・
シフトレジスターを使用して(整数+0.5)の分周数
を有する分周回路を得るようにしたもので、以下図面に
従って説明する。
くなり、主発振器の発振周波数も高くなり、回路設計が
困難となる。上記欠点を解決する手段として非整数(整
数+0.5)の分周数を及する分周回路を採用して、主
発振器の発振周波数を分周すると、第2表に示す如く発
振周波数を高くせず平均律音階周波数誤差を小さくでき
る。第2表 本発明は斯る点を考慮して、最大周期フィードバック・
シフトレジスターを使用して(整数+0.5)の分周数
を有する分周回路を得るようにしたもので、以下図面に
従って説明する。
第1図は(整数十0.5)の分周数を有する分周器を用
いて構成した音源装置のブ。
いて構成した音源装置のブ。
ック図で、主発振器1の発振周波数(2.1260洲伍
2)は12個の分周器2a〜21で分周され、各出力端
子3a〜31に夫々の音階音周波数信号を得ている。こ
の場合分周器2h,2k,21は(整数十0.5)の分
周数が得られるようにして、前述の第2表に示す如き出
来る限り、平均律音階周波数誤差を小さくしている。こ
れら分周器の一実施例を示したのが第2図で、4は9ビ
ットシフトレジスターで、出力端子Q4,Qは第1ィク
スクルーシプオァ回路5の入力端子に接続されている。
2)は12個の分周器2a〜21で分周され、各出力端
子3a〜31に夫々の音階音周波数信号を得ている。こ
の場合分周器2h,2k,21は(整数十0.5)の分
周数が得られるようにして、前述の第2表に示す如き出
来る限り、平均律音階周波数誤差を小さくしている。こ
れら分周器の一実施例を示したのが第2図で、4は9ビ
ットシフトレジスターで、出力端子Q4,Qは第1ィク
スクルーシプオァ回路5の入力端子に接続されている。
6は前記9ビットシフトレジスター4のある分周状態数
を検出する分周数検出ゲート、7はデューティサィクル
検出ゲートで、これら回路でもつて最大周期フィードバ
ック・シフトレジスター(MLFSR)を構成している
。
を検出する分周数検出ゲート、7はデューティサィクル
検出ゲートで、これら回路でもつて最大周期フィードバ
ック・シフトレジスター(MLFSR)を構成している
。
8は9ビットシフトレジスター4の十lor−1進を検
出する十lor−1進検出ゲート、9はRSフリップフ
ロップで、S端子は分周数検出ゲート6に、R端子はデ
ューティ・サイクル検出ゲート8に各々接続されており
、端子Qより分周出力を得る。
出する十lor−1進検出ゲート、9はRSフリップフ
ロップで、S端子は分周数検出ゲート6に、R端子はデ
ューティ・サイクル検出ゲート8に各々接続されており
、端子Qより分周出力を得る。
10はアンド回路で、一入力端子にはTフリップフロッ
プ1 1を介して分周数検出ゲート6に、他入力端子は
十lor−1進検出ゲート8に夫々接続されている。
プ1 1を介して分周数検出ゲート6に、他入力端子は
十lor−1進検出ゲート8に夫々接続されている。
前記アンド回路11の出力は分周数検出ゲート6からの
出力とともにオア回路12を介してィクスクルーシブオ
ア回路13に接続されている。次に本発明の動作を分周
数斑0.5を得るための分間器2hを例にあげて説明す
る。
出力とともにオア回路12を介してィクスクルーシブオ
ア回路13に接続されている。次に本発明の動作を分周
数斑0.5を得るための分間器2hを例にあげて説明す
る。
この場合第3図に示す如く、分周数検出ゲート6は状態
数253を、又デューティサィクル検出ゲート7は状態
数63を、さらに十lor−1進検出ゲート8は−1進
である状態数511を夫々検出するようにしており、例
えば前記状態数511を検出する十lor−1進検出ゲ
ート8の具体的回路は第9図に示す如く、端子Q,〜端
子Q9にアンドゲート14が接続されているが、このう
ち端子Q9はインバータ15を介して前記アンドゲート
14に接続されている。そして後述する第3表に示すよ
うに、状態数511になると端子Q,〜Q8はしベル“
1”で、端子Q9のみがレベル“0”となるので、前述
のァンドゲート14より出力を生じそれ以外では生じな
い。分周数検出ゲート6、及びデューティサィクル検出
ゲート7も十lor−1進検出ゲート8とィンバータが
接続される端子が異なるのみでそのほかは同一である。
今9ビットシフトレジスター4のシフトが進み状態数2
53になると、分周数検出ゲート6よりパルスが検出さ
れる。
数253を、又デューティサィクル検出ゲート7は状態
数63を、さらに十lor−1進検出ゲート8は−1進
である状態数511を夫々検出するようにしており、例
えば前記状態数511を検出する十lor−1進検出ゲ
ート8の具体的回路は第9図に示す如く、端子Q,〜端
子Q9にアンドゲート14が接続されているが、このう
ち端子Q9はインバータ15を介して前記アンドゲート
14に接続されている。そして後述する第3表に示すよ
うに、状態数511になると端子Q,〜Q8はしベル“
1”で、端子Q9のみがレベル“0”となるので、前述
のァンドゲート14より出力を生じそれ以外では生じな
い。分周数検出ゲート6、及びデューティサィクル検出
ゲート7も十lor−1進検出ゲート8とィンバータが
接続される端子が異なるのみでそのほかは同一である。
今9ビットシフトレジスター4のシフトが進み状態数2
53になると、分周数検出ゲート6よりパルスが検出さ
れる。
するとそのパルスはRSフリップフロップ9のS端子に
加えられ、該RSフリップフロップ9をセットし、第5
図に示す如く、RSフリツプフロップ9のQ端子の分周
出力をレベル‘‘1”とする。それとともに前記分周数
検出ゲート6の出力をオア回路12、イクスクルーシブ
オア回路13を介して9ビットシフトレジスター4に加
える。前記9ビットシフトレジスター4自体の出力をイ
クスクルーシブオア回路5,13を介して帰還している
間は第3表に示すように端子Q,〜Q9を1つづつシフ
トさせていくが、前述の如く分周数ゲート6の出力を9
ビットシフトレジスター4に加えると帰還される信号が
変り、9ビットシフトレジスター4の端子Q,がレベル
“0”になるところがレベル‘‘1”にされる。その結
果前記9ビットシフトレジスター4を第7図に示す如く
、状態数253から状態数384の状態にジャンプさせ
る。ここで状態数2球から状態数384にジャンプさせ
るのは9ビットシフトレジスター4が聡0クロツク又は
斑1クロツクで1サイクルするためである。即ち状態数
511から状態数1を経て状態数2球までの254クロ
ツクとジャンプした状態数384から状態数511まで
の127クロックを合計すると滋1クロツクとなり(後
述するように状態数511から状態数2を経て状態数2
53になるときは総0クロツクとなる。)、1サイクル
で希望するクロツク数が得られる。又状態数253から
状態数384にジャンプさせたのは、9ビットシフトレ
ジスター4の端子Q,をイクスクルーシブオア回路13
を介して供給される前述の信号でレベル“1”からレベ
ル“0”にするのみで状態数131をジャンプさせるこ
とが出釆、それによって全状態数511から状態数13
1を引いて希望状態数斑0又は381が得られるためで
ある。前記分周数検出ゲート6の出力はさらにTフリツ
プフロツプ11のQ出力をレベル“1”とする。この状
態で9ビットシフトレジスター4のシフトが進み状態5
11になると十lor−1進検出ゲート8より出力を生
じると、アンド回路10両入力はしベル“1”となり出
力もレベル“1”となる。第3表 状態数 Q,Q2 Q3 Q4 Q5 Q6 Q7 Q
8 Q91 11111111・2 01111111
1 3 001111111 4 000111111 5 000011111 6100001111 棚態数 Q,Q2 Q3 Q4 Q5 Q6 Q Q8
Q9711〇〇〇〇1118 1110000‐11 9111100001 ・〇 〇 11 1 1 〇 〇 〇 〇;
≦:507 1 1 11 0 0 0 0 050
8 1 1 1 1 1 0 0 0 0509 1
1 1 1 1 1 0 0 0510 1 1 1
1 1 1 1 0 0511 111111 11
0このとき第3表に示すごとく、9ビットシフトレジス
ター4の端子Qはしベル“1”で、端子Q9はしベル“
0”であるので、イクスクルーシブオア回路5の出力は
しベル“1”となり、結局この出力と前記アンド回路1
0との出力が加えられたィクスクルーシブオア回路13
の出力はしベル“0”となる.から、9ビットシフトレ
ジスター4の端子Q,はしベル“0”で端子Q2〜Q9
はしベル“1”となり第3表に示すように状態2からシ
フトを再開する。
加えられ、該RSフリップフロップ9をセットし、第5
図に示す如く、RSフリツプフロップ9のQ端子の分周
出力をレベル‘‘1”とする。それとともに前記分周数
検出ゲート6の出力をオア回路12、イクスクルーシブ
オア回路13を介して9ビットシフトレジスター4に加
える。前記9ビットシフトレジスター4自体の出力をイ
クスクルーシブオア回路5,13を介して帰還している
間は第3表に示すように端子Q,〜Q9を1つづつシフ
トさせていくが、前述の如く分周数ゲート6の出力を9
ビットシフトレジスター4に加えると帰還される信号が
変り、9ビットシフトレジスター4の端子Q,がレベル
“0”になるところがレベル‘‘1”にされる。その結
果前記9ビットシフトレジスター4を第7図に示す如く
、状態数253から状態数384の状態にジャンプさせ
る。ここで状態数2球から状態数384にジャンプさせ
るのは9ビットシフトレジスター4が聡0クロツク又は
斑1クロツクで1サイクルするためである。即ち状態数
511から状態数1を経て状態数2球までの254クロ
ツクとジャンプした状態数384から状態数511まで
の127クロックを合計すると滋1クロツクとなり(後
述するように状態数511から状態数2を経て状態数2
53になるときは総0クロツクとなる。)、1サイクル
で希望するクロツク数が得られる。又状態数253から
状態数384にジャンプさせたのは、9ビットシフトレ
ジスター4の端子Q,をイクスクルーシブオア回路13
を介して供給される前述の信号でレベル“1”からレベ
ル“0”にするのみで状態数131をジャンプさせるこ
とが出釆、それによって全状態数511から状態数13
1を引いて希望状態数斑0又は381が得られるためで
ある。前記分周数検出ゲート6の出力はさらにTフリツ
プフロツプ11のQ出力をレベル“1”とする。この状
態で9ビットシフトレジスター4のシフトが進み状態5
11になると十lor−1進検出ゲート8より出力を生
じると、アンド回路10両入力はしベル“1”となり出
力もレベル“1”となる。第3表 状態数 Q,Q2 Q3 Q4 Q5 Q6 Q7 Q
8 Q91 11111111・2 01111111
1 3 001111111 4 000111111 5 000011111 6100001111 棚態数 Q,Q2 Q3 Q4 Q5 Q6 Q Q8
Q9711〇〇〇〇1118 1110000‐11 9111100001 ・〇 〇 11 1 1 〇 〇 〇 〇;
≦:507 1 1 11 0 0 0 0 050
8 1 1 1 1 1 0 0 0 0509 1
1 1 1 1 1 0 0 0510 1 1 1
1 1 1 1 0 0511 111111 11
0このとき第3表に示すごとく、9ビットシフトレジス
ター4の端子Qはしベル“1”で、端子Q9はしベル“
0”であるので、イクスクルーシブオア回路5の出力は
しベル“1”となり、結局この出力と前記アンド回路1
0との出力が加えられたィクスクルーシブオア回路13
の出力はしベル“0”となる.から、9ビットシフトレ
ジスター4の端子Q,はしベル“0”で端子Q2〜Q9
はしベル“1”となり第3表に示すように状態2からシ
フトを再開する。
そして斑0クロツクの半分である190クロツクを発生
する状態63になるとデューテイ・サイクル検出ゲート
7の出力がレベル“1”となり、RSフリツプフロツブ
9をリセットするので分周出力はしベル“0”となる。
この状態は分周出力がレベル“1”となってから19の
蚤目のクロツクバルスで得られる。9ビットシフトレジ
スター4のシフトが進み再び状態253となると、RS
フリップフロップ9をセットして、分周出力のレベル“
1”とする。
する状態63になるとデューテイ・サイクル検出ゲート
7の出力がレベル“1”となり、RSフリツプフロツブ
9をリセットするので分周出力はしベル“0”となる。
この状態は分周出力がレベル“1”となってから19の
蚤目のクロツクバルスで得られる。9ビットシフトレジ
スター4のシフトが進み再び状態253となると、RS
フリップフロップ9をセットして、分周出力のレベル“
1”とする。
この状態は前記分周出力のレベルが“0”となってから
19抗竃目のクロツクパルスで得られる。又このとき、
前記と逆にTフリツプフロツプ11の出力をレベル“0
”とする。9ビットシフトレジスター4のシフトが進み
、状態511になって十lor−1進検出ゲート8の出
力がレベル‘‘1”となってもTフリツプフロツプ11
のQ出力がレベル“0”のためアンド回路10の出力は
しベル“0”のままとなる。
19抗竃目のクロツクパルスで得られる。又このとき、
前記と逆にTフリツプフロツプ11の出力をレベル“0
”とする。9ビットシフトレジスター4のシフトが進み
、状態511になって十lor−1進検出ゲート8の出
力がレベル‘‘1”となってもTフリツプフロツプ11
のQ出力がレベル“0”のためアンド回路10の出力は
しベル“0”のままとなる。
従ってィクスクルーシブオア回路13へ加えられる信号
はしベル“0”となるから、該イクスクルーシブオア回
路13の出力はしベル“1”となる。すなわち、9ビッ
トシフトレジスター4はこのとき前述と異なり状態1に
遷移される。そして状態63になると前記と同様にデユ
ーティサィクル検出ゲート7より出力を生じ、RSフリ
ツプフロツプ9をリセットし分周出力をレベル“0”と
するが、このサイクルでは9ビットシフトレジスター4
は状態1からシフトするため前記分周出力がレベル“1
”となってから191番目のパルスでこの状態が得られ
る。このような動作を繰返して第5図図示する分周出力
を得るが、これから分る如く2サイクルのうち半サイク
ルの間1つだけクロックパルスの多い期間があるので1
90×雲十191=380‐5 となり、平均して総0.5の分周数が得られることにな
る。
はしベル“0”となるから、該イクスクルーシブオア回
路13の出力はしベル“1”となる。すなわち、9ビッ
トシフトレジスター4はこのとき前述と異なり状態1に
遷移される。そして状態63になると前記と同様にデユ
ーティサィクル検出ゲート7より出力を生じ、RSフリ
ツプフロツプ9をリセットし分周出力をレベル“0”と
するが、このサイクルでは9ビットシフトレジスター4
は状態1からシフトするため前記分周出力がレベル“1
”となってから191番目のパルスでこの状態が得られ
る。このような動作を繰返して第5図図示する分周出力
を得るが、これから分る如く2サイクルのうち半サイク
ルの間1つだけクロックパルスの多い期間があるので1
90×雲十191=380‐5 となり、平均して総0.5の分周数が得られることにな
る。
第4図は十1進検出ゲート8を用いて前述と同様分周数
380.5を得るもので、分周数検出ゲート6で状態3
0を検出し、デューティ・サイクル検出ゲート7で状態
351を検出する以外は前述と同様である。
380.5を得るもので、分周数検出ゲート6で状態3
0を検出し、デューティ・サイクル検出ゲート7で状態
351を検出する以外は前述と同様である。
これに対応するタイミング・チャートを示したのが第6
図である。本発明の分周回路は上述した如く、9ビット
シフトレジスターの前記帰還回路に十1進検出ゲ‐トあ
るいは−1進検出ゲートを設け、N進とN+1進あるい
はN進とN−1進の動作を交互に行うようにしたので、
容易に整数十0.5分周数を得ることができ、平均律音
階音源装置の分周器として最適である。
図である。本発明の分周回路は上述した如く、9ビット
シフトレジスターの前記帰還回路に十1進検出ゲ‐トあ
るいは−1進検出ゲートを設け、N進とN+1進あるい
はN進とN−1進の動作を交互に行うようにしたので、
容易に整数十0.5分周数を得ることができ、平均律音
階音源装置の分周器として最適である。
第1図は音源装置のブロック図、第2図は9ビット最大
周期フィードバック・シフトレジスターのブロック図、
第3図及び第4図は9ビット最大周期フィードバック・
シフトレジスターを−1進検出ゲート及び十1進検出ゲ
ートを用いて実現したブロック図、第5図及び第6図は
第3図及び第4図のタイムチャート図、第7図及び第8
図は第3図及び第4図の状態還移図、第9図は−lor
+1進検出ゲートの一実施例を示す回路図である。 4・・・・・・多ビットシフトレジスター、6・・・・
・・分周数検出ゲート、7ふ・・・デューティサィクル
検出ゲート、8・・・・・・−lor十1進検出ゲート
、9......RSフリツプフロツプ。 第2図 第1図 第3図 第4図 第5図 第6図 第7図 第8図 第9図
周期フィードバック・シフトレジスターのブロック図、
第3図及び第4図は9ビット最大周期フィードバック・
シフトレジスターを−1進検出ゲート及び十1進検出ゲ
ートを用いて実現したブロック図、第5図及び第6図は
第3図及び第4図のタイムチャート図、第7図及び第8
図は第3図及び第4図の状態還移図、第9図は−lor
+1進検出ゲートの一実施例を示す回路図である。 4・・・・・・多ビットシフトレジスター、6・・・・
・・分周数検出ゲート、7ふ・・・デューティサィクル
検出ゲート、8・・・・・・−lor十1進検出ゲート
、9......RSフリツプフロツプ。 第2図 第1図 第3図 第4図 第5図 第6図 第7図 第8図 第9図
Claims (1)
- 1 ゲート回路を介して帰還される信号によって順次出
力端子のレベルを変化する多ビツトシフトレジスターと
、該多ビツトシフトレジスターが所定の状態数にまでシ
フトされたとき出力を生じる分周数検出ゲート及びデユ
ーテイサイクル検出ゲートと、前記多ビツトシフトレジ
スターの+1or−1進を検出する+1or−1進検出
ゲートと、前記分周数検出ゲートの出力でセツトされデ
ユーテイサイクル検出ゲートでリセツトされ分周出力を
生じる第1のフリツプフロツプと、前記分周数検出ゲー
トの出力が加えられるごとに反転する第2のフリツプフ
ロツプと、前記+1or−1進検出ゲートの出力と第2
のフリツプフロツプの出力をアンドゲートし前記ゲート
回路に加えるアンドゲートとよりなり、分周数検出ゲー
トの出力をゲート回路に加え多ビツトシフトレジスター
に帰還される信号を制御したとき、該多ビツトシフトレ
ジスターをある状態にジヤンプさせ、又前記アンドゲー
トよりの出力を前記ゲート回路に加え帰還される信号を
制御したとき多ビツトシフトレジスターを+1or−1
進させることを特徴とする分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52124201A JPS601983B2 (ja) | 1977-10-14 | 1977-10-14 | 分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52124201A JPS601983B2 (ja) | 1977-10-14 | 1977-10-14 | 分周回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5456758A JPS5456758A (en) | 1979-05-08 |
JPS601983B2 true JPS601983B2 (ja) | 1985-01-18 |
Family
ID=14879479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52124201A Expired JPS601983B2 (ja) | 1977-10-14 | 1977-10-14 | 分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS601983B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5669141U (ja) * | 1979-10-25 | 1981-06-08 | ||
JPS63284922A (ja) * | 1987-05-15 | 1988-11-22 | Fujitsu Ltd | パルス発生回路 |
-
1977
- 1977-10-14 JP JP52124201A patent/JPS601983B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5456758A (en) | 1979-05-08 |
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