JPS63151217A - 歯抜け分周回路 - Google Patents
歯抜け分周回路Info
- Publication number
- JPS63151217A JPS63151217A JP30046586A JP30046586A JPS63151217A JP S63151217 A JPS63151217 A JP S63151217A JP 30046586 A JP30046586 A JP 30046586A JP 30046586 A JP30046586 A JP 30046586A JP S63151217 A JPS63151217 A JP S63151217A
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- JP
- Japan
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- gate
- clock
- circuit
- mask signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000873 masking effect Effects 0.000 claims abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
歯抜け分周回路であって、マスタークロックがら作った
複数のタイミングパルスを組合せて、安定なマスク信号
を作り、このマスク信号とマスタークロックの論理積に
より歯抜け分周されたクロックを作る。
複数のタイミングパルスを組合せて、安定なマスク信号
を作り、このマスク信号とマスタークロックの論理積に
より歯抜け分周されたクロックを作る。
[産業上の利用分野]
本発明は歯抜け分周回路に関する。
電子回路においては、さまざまな用途で分周回路が用い
られている。分周回路は、通常フリップフロップの多段
接続により構成されているので、整数値の分周(2,3
,4,・・・等)は容易であるが、それ以外の例えば3
/4分周等の分数値のものは容易ではない。そこで、例
えばマスタークロックの立ち上がり8回に1回毎に、1
個のクロックを間引いてやって歯抜け分周されたクロッ
クを 作ることにより、この効果を得るようにしている
。
られている。分周回路は、通常フリップフロップの多段
接続により構成されているので、整数値の分周(2,3
,4,・・・等)は容易であるが、それ以外の例えば3
/4分周等の分数値のものは容易ではない。そこで、例
えばマスタークロックの立ち上がり8回に1回毎に、1
個のクロックを間引いてやって歯抜け分周されたクロッ
クを 作ることにより、この効果を得るようにしている
。
この目的のために従来歯抜けタイミングを考慮したクロ
ックパルスをデータとして記憶したROMが用いられて
いる。
ックパルスをデータとして記憶したROMが用いられて
いる。
尚、ここで、N分周とN/M分周との関係は、第4図に
示す通り定める。N分周は第4図(a )のマスターク
ロックに対し、その周波数に対し1/Nの周波数のクロ
ックにすることであり、−例として第4図(b)の2分
周されたクロックに示される如くなる。これに対し、N
/M分周は、マスタークロックの立上りM回に(M−N
)回毎マスクを行うものとする。第4図(c)、(b)
には、マスタークロックに対し3/4分周の爾後はクロ
ックの作成例を示している。
示す通り定める。N分周は第4図(a )のマスターク
ロックに対し、その周波数に対し1/Nの周波数のクロ
ックにすることであり、−例として第4図(b)の2分
周されたクロックに示される如くなる。これに対し、N
/M分周は、マスタークロックの立上りM回に(M−N
)回毎マスクを行うものとする。第4図(c)、(b)
には、マスタークロックに対し3/4分周の爾後はクロ
ックの作成例を示している。
[従来の技術]
第5図は、従来の爾後は分周回路の構成ブロック図であ
る。カウンタ1はマスタークロックをカウントし、その
カウント値を出力する。ROM2には予め爾後けのタイ
ミングを考慮したクロックパルスがデータとして記憶さ
れている。例えば周期的に爾後けが起きる場合には、そ
の一周期分のクロックパターンがROM2に記憶される
。該ROM2は常時変化づ“るカウンタ1出力をアドレ
スとして受けて記憶されているクロックパルスデータを
出力する。出力されたデ′−夕は、一旦マスタークロッ
クによりラッチ回路3にラッチされた後、爾後けされた
クロックとして出力される。そして、通常はカウンタ1
はLSI化されており、LSIチップにROMが付加さ
れる構成となっている。
る。カウンタ1はマスタークロックをカウントし、その
カウント値を出力する。ROM2には予め爾後けのタイ
ミングを考慮したクロックパルスがデータとして記憶さ
れている。例えば周期的に爾後けが起きる場合には、そ
の一周期分のクロックパターンがROM2に記憶される
。該ROM2は常時変化づ“るカウンタ1出力をアドレ
スとして受けて記憶されているクロックパルスデータを
出力する。出力されたデ′−夕は、一旦マスタークロッ
クによりラッチ回路3にラッチされた後、爾後けされた
クロックとして出力される。そして、通常はカウンタ1
はLSI化されており、LSIチップにROMが付加さ
れる構成となっている。
[発明が解決しようとする問題点]
従来の回路は、発生ずる爾後(ブタロックパターンを記
憶しておくためのROMが必須である。このROMは外
付されるので、回路全体を1個のLSI化するには不向
きである。
憶しておくためのROMが必須である。このROMは外
付されるので、回路全体を1個のLSI化するには不向
きである。
本発明はこのような点に鑑みてなされたものであって、
回路全体を1個のLSIにまとめることができると共に
、ジッタの発生を最少限にすることができる爾後は分周
回路を提供することを目的としている。
回路全体を1個のLSIにまとめることができると共に
、ジッタの発生を最少限にすることができる爾後は分周
回路を提供することを目的としている。
[問題点を解決するための手段]
第1図は本発明の原理ブロック図である。図において、
11はマスタークロックを受けて位相の異なった複数の
タイミングパルスを発生するタイミングパルス発生回路
、12は該タイミングパルス発生回路11の出力パルス
の論理和をとるオアゲート、13は該オアゲート12出
力をマスタークロックにより多段シフトし、各段のシフ
ト出力を受けてクロックをマスクするマスク信号を作る
マスク信号発生回路、14は該マスク信号発生回路13
出力とマスタークロックを受けて爾後は分周されたクロ
ックを作るゲート回路である。
11はマスタークロックを受けて位相の異なった複数の
タイミングパルスを発生するタイミングパルス発生回路
、12は該タイミングパルス発生回路11の出力パルス
の論理和をとるオアゲート、13は該オアゲート12出
力をマスタークロックにより多段シフトし、各段のシフ
ト出力を受けてクロックをマスクするマスク信号を作る
マスク信号発生回路、14は該マスク信号発生回路13
出力とマスタークロックを受けて爾後は分周されたクロ
ックを作るゲート回路である。
[作用]
タイミングパルス発生回路11から出力されたタイミン
グパルスは、オアゲート12に入ってマスクすべき領域
に相当する連続した幅のパルスに変換される。この爾後
はタイミングパルスは、マスク信号発生回路13に入っ
て、複数のパルスよりなるマスク信号(制御後の爾後は
タイミングパルス)に変換される。このマスク信号は、
続くゲート回路14に入ってマスタークロックを必要な
数だけマスクする。この結果、ゲート回路14からはジ
ッタが最も少なくなるように爾後【プ分周されたクロッ
クが得られる。本発明によれば、爾後はクロックパター
ンを記憶したROMを用いないので全回路を1個のLS
Iにまとめることが可能となる。 ・ [実施例] 以下、図面を参照して本発明の実施例を詳細に説明する
。
グパルスは、オアゲート12に入ってマスクすべき領域
に相当する連続した幅のパルスに変換される。この爾後
はタイミングパルスは、マスク信号発生回路13に入っ
て、複数のパルスよりなるマスク信号(制御後の爾後は
タイミングパルス)に変換される。このマスク信号は、
続くゲート回路14に入ってマスタークロックを必要な
数だけマスクする。この結果、ゲート回路14からはジ
ッタが最も少なくなるように爾後【プ分周されたクロッ
クが得られる。本発明によれば、爾後はクロックパター
ンを記憶したROMを用いないので全回路を1個のLS
Iにまとめることが可能となる。 ・ [実施例] 以下、図面を参照して本発明の実施例を詳細に説明する
。
第2図は本発明の一実施例を示す要部構成図で、マスク
信号発生回路13の具体的回路図を示している。そして
、ここではタイミングパルス発生回路11の出力として
タイミングパルス1.タイミングパルス2の2つのパル
スを出力する、即ち、マスタークロックの立ち上がり4
回に1回毎、マスク(3/4分周と呼ぶ)を2段直列に
行った場合について考える。
信号発生回路13の具体的回路図を示している。そして
、ここではタイミングパルス発生回路11の出力として
タイミングパルス1.タイミングパルス2の2つのパル
スを出力する、即ち、マスタークロックの立ち上がり4
回に1回毎、マスク(3/4分周と呼ぶ)を2段直列に
行った場合について考える。
12は第1図に示すと同じオアゲートでタイミングパル
ス1とタイミングパルス2の論理和を出力する。21乃
至24はそれぞれ多段接続されたDタイプフリップフロ
ップ(以下FFと略す)で、シフトクロックとしてはマ
スタークロックが共通に用いられている。オアゲート1
2の出力Δは初段のFF21に入っている。25は初段
FF21の出力Bと2段目FF22の出力Cの反転信号
の論理積をとるアンドゲート、26は2段目のFF22
の出力Cと3段目FF23の出力りと最終段FF24の
出力Eの反転信号の論理積をとるアンドゲートである。
ス1とタイミングパルス2の論理和を出力する。21乃
至24はそれぞれ多段接続されたDタイプフリップフロ
ップ(以下FFと略す)で、シフトクロックとしてはマ
スタークロックが共通に用いられている。オアゲート1
2の出力Δは初段のFF21に入っている。25は初段
FF21の出力Bと2段目FF22の出力Cの反転信号
の論理積をとるアンドゲート、26は2段目のFF22
の出力Cと3段目FF23の出力りと最終段FF24の
出力Eの反転信号の論理積をとるアンドゲートである。
27はアンドゲート25の出力Fと、アンドゲート27
の出力Gの論理和をとるオアゲートで、該オアゲート2
7出力がクロックをマスクするマスク信号となる。この
ように構成された回路の動作を第3図に示すタイミング
チャートを参照しながら説明すれば、以下の通りである
。
の出力Gの論理和をとるオアゲートで、該オアゲート2
7出力がクロックをマスクするマスク信号となる。この
ように構成された回路の動作を第3図に示すタイミング
チャートを参照しながら説明すれば、以下の通りである
。
オアゲート12に第3図(ロ)、(ハ)に示すJ:うな
タイミングパルスが入ると、その出力Aは(ニ)に示す
ようなものとなる。この出力Aでも(イ)に示ずマスタ
ー゛クロック2個が連続してマスクされるため、マスタ
ークロック2周期分のジッタが発生する。又、そのクロ
ックを用いてデータをラッチしようとするとき、ジッタ
が大ぎいとラッチできないことがあるという悪影響が起
こる。
タイミングパルスが入ると、その出力Aは(ニ)に示す
ようなものとなる。この出力Aでも(イ)に示ずマスタ
ー゛クロック2個が連続してマスクされるため、マスタ
ークロック2周期分のジッタが発生する。又、そのクロ
ックを用いてデータをラッチしようとするとき、ジッタ
が大ぎいとラッチできないことがあるという悪影響が起
こる。
オアゲート12の出力Aは初段FF21に入り、マスタ
ークロックによりラッチされQ端子から出力される。以
後、順次後段のF[22〜24にマスタークロックによ
りシフトされながらラッチされる。この結果、FF21
〜24の出力B、C。
ークロックによりラッチされQ端子から出力される。以
後、順次後段のF[22〜24にマスタークロックによ
りシフトされながらラッチされる。この結果、FF21
〜24の出力B、C。
D、Eはそれぞれ(ホ)、(へ)、(ト)、(チ)に示
寸ようなものとなる。
寸ようなものとなる。
アンドゲート25はB、C出力を受けてその出力Fは(
す)に示すようなものとなり、アンドゲート26はC,
D、E出力を受けてその出力Gは(ヌ)に示寸ようなも
のとなる。オアゲート27はアンドゲート25.26の
出力F、Gを受けて(ル)に示すようなパルスを出力す
る。このパルスは、タイミングチャートより明らかなよ
うにFとGが交互に現われたものであり、しかも、各I
I 1 I+レベル間でマスタークロックを1個だけマ
スクする。従ってマスタークロックを続けて2個マスク
することがないので、ジッタを最少限(マスタークロッ
ク1周期分)にすることができる。
す)に示すようなものとなり、アンドゲート26はC,
D、E出力を受けてその出力Gは(ヌ)に示寸ようなも
のとなる。オアゲート27はアンドゲート25.26の
出力F、Gを受けて(ル)に示すようなパルスを出力す
る。このパルスは、タイミングチャートより明らかなよ
うにFとGが交互に現われたものであり、しかも、各I
I 1 I+レベル間でマスタークロックを1個だけマ
スクする。従ってマスタークロックを続けて2個マスク
することがないので、ジッタを最少限(マスタークロッ
ク1周期分)にすることができる。
このオアゲート27出力がマスタークロックをマスクす
るマスク信号となりゲート回路14に入るので〈第1図
参照)、ゲート回路14からはマスク信号によりマスク
され歯抜は分周されたクロックが出力されることになる
。
るマスク信号となりゲート回路14に入るので〈第1図
参照)、ゲート回路14からはマスク信号によりマスク
され歯抜は分周されたクロックが出力されることになる
。
上述の説明ではマスタークロックを2個間引いた歯抜は
クロックを作成する場合を例にとったが、これに限るも
のではない。第2図のFFの多段接続数及びゲート回路
の構成を考えることにより、任意の数だけクロックを間
引いた歯抜は分周回路を作成づ゛ることができる。
クロックを作成する場合を例にとったが、これに限るも
のではない。第2図のFFの多段接続数及びゲート回路
の構成を考えることにより、任意の数だけクロックを間
引いた歯抜は分周回路を作成づ゛ることができる。
[発明の効果]
以上説明したように、本発明によれば、複数個のタイミ
ングパルスの論理和出力を多段シフトしてマスク信号を
作成する構成とすることにより回路全体を1個のLSI
にまとめることができると共に、ジッタの発生を最少限
にすることができる歯抜は分周回路を提供することがで
きる。
ングパルスの論理和出力を多段シフトしてマスク信号を
作成する構成とすることにより回路全体を1個のLSI
にまとめることができると共に、ジッタの発生を最少限
にすることができる歯抜は分周回路を提供することがで
きる。
第1図は本発明の原理ブロック図、
第2図は本発明の一実施例を示す要部構成図、第3図は
各部の動作を示すタイミングチャート、第4図はN分周
とN/M分週の関係説明図、第5図は従来回路の構成ブ
ロック図である。 第1図において、 11はタイミングパルス発生回路、 12はオアゲート、 13はマスク信号発生回路、 14はゲート回路である。 (Q)マスタークロック (b)2分周されたクロック (C)マスタークロック (d)3/4分周歯抜はクロック 0周とN/M分周のI!l傑説明図 第4図
各部の動作を示すタイミングチャート、第4図はN分周
とN/M分週の関係説明図、第5図は従来回路の構成ブ
ロック図である。 第1図において、 11はタイミングパルス発生回路、 12はオアゲート、 13はマスク信号発生回路、 14はゲート回路である。 (Q)マスタークロック (b)2分周されたクロック (C)マスタークロック (d)3/4分周歯抜はクロック 0周とN/M分周のI!l傑説明図 第4図
Claims (1)
- 【特許請求の範囲】 マスタークロックを受けて位相の異なった複数のタイミ
ングパルスを発生するタイミングパルス発生回路(11
)と、 該タイミングパルス発生回路(11)の出力パルスの論
理和をとるオアゲート(12)と、該オアゲート(12
)出力をマスタークロックにより多段シフトし、各段の
シフト出力を受けてクロックをマスクするマスク信号を
作るマスク信号発生回路(13)と、 該マスク信号発生回路(13)出力とマスタークロック
を受けて歯抜け分周されたクロックを作るゲート回路(
14)とにより構成されてなる歯抜け分周回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30046586A JPS63151217A (ja) | 1986-12-16 | 1986-12-16 | 歯抜け分周回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30046586A JPS63151217A (ja) | 1986-12-16 | 1986-12-16 | 歯抜け分周回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63151217A true JPS63151217A (ja) | 1988-06-23 |
Family
ID=17885120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30046586A Pending JPS63151217A (ja) | 1986-12-16 | 1986-12-16 | 歯抜け分周回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63151217A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02238511A (ja) * | 1989-01-05 | 1990-09-20 | Internatl Business Mach Corp <Ibm> | タイマ動作方法 |
US6067339A (en) * | 1997-09-18 | 2000-05-23 | Siemens Aktiengesellschaft | Frequency divider with lower power consumption |
CN100382878C (zh) * | 2000-06-23 | 2008-04-23 | 池田好明 | 微小气泡发生器及具有该发生器的微小气泡发生装置 |
WO2009116398A1 (ja) * | 2008-03-17 | 2009-09-24 | 日本電気株式会社 | クロック信号分周回路および方法 |
WO2009116399A1 (ja) * | 2008-03-17 | 2009-09-24 | 日本電気株式会社 | クロック信号分周回路および方法 |
JP2010087820A (ja) * | 2008-09-30 | 2010-04-15 | Panasonic Corp | 半導体集積回路、通信装置 |
WO2010070830A1 (ja) * | 2008-12-17 | 2010-06-24 | 日本電気株式会社 | クロック分周回路、及びクロック分周方法 |
JP2011044996A (ja) * | 2009-08-24 | 2011-03-03 | Nec Corp | クロック分周回路および方法 |
US8564336B2 (en) | 2008-10-29 | 2013-10-22 | Nec Corporation | Clock frequency divider circuit and clock frequency division method |
US8629703B2 (en) | 2008-10-29 | 2014-01-14 | Nec Corporation | Clock frequency divider circuit, clock distribution circuit, clock frequency division method, and clock distribution method |
-
1986
- 1986-12-16 JP JP30046586A patent/JPS63151217A/ja active Pending
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH02238511A (ja) * | 1989-01-05 | 1990-09-20 | Internatl Business Mach Corp <Ibm> | タイマ動作方法 |
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WO2009116399A1 (ja) * | 2008-03-17 | 2009-09-24 | 日本電気株式会社 | クロック信号分周回路および方法 |
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US8629703B2 (en) | 2008-10-29 | 2014-01-14 | Nec Corporation | Clock frequency divider circuit, clock distribution circuit, clock frequency division method, and clock distribution method |
JP5488470B2 (ja) * | 2008-10-29 | 2014-05-14 | 日本電気株式会社 | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 |
JP5522050B2 (ja) * | 2008-10-29 | 2014-06-18 | 日本電気株式会社 | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 |
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JP5338819B2 (ja) * | 2008-12-17 | 2013-11-13 | 日本電気株式会社 | クロック分周回路、及びクロック分周方法 |
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