WO2009116399A1 - クロック信号分周回路および方法 - Google Patents

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WO2009116399A1
WO2009116399A1 PCT/JP2009/054151 JP2009054151W WO2009116399A1 WO 2009116399 A1 WO2009116399 A1 WO 2009116399A1 JP 2009054151 W JP2009054151 W JP 2009054151W WO 2009116399 A1 WO2009116399 A1 WO 2009116399A1
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clock
clock signal
mask
timing
circuit
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PCT/JP2009/054151
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English (en)
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Inventor
充文 柴山
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日本電気株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/662—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by adding or suppressing pulses

Definitions

  • the present invention relates to circuit technology, and more particularly to frequency divider circuit technology for dividing a clock signal by any rational number division ratio.
  • a division ratio that is, the frequency of the clock signal before division and the frequency of the clock signal after division
  • a dividing circuit (integer dividing circuit) having a frequency ratio of 1 / M (M is an integer) can be easily realized using a counter.
  • a divider circuit capable of dividing even if the dividing ratio is a rational number consisting of N / M (N is a positive integer and M is a positive integer larger than N) has been proposed (for example, 45507, JP-A 2006-148807, etc.).
  • N is a positive integer and M is a positive integer larger than N
  • the value N for setting the numerator of the division ratio is cumulatively added for each cycle of the input clock signal, and the addition result becomes larger than the value M for setting the denominator of the division ratio.
  • the operation of subtracting M from the addition result is performed, and the clock pulse of the input clock signal is appropriately masked (thinned out) with reference to the addition result to realize rational number division.
  • the clock signal divider circuits described in these Japanese Patent Application Laid-Open Nos. 2005-45507 and 2006-148807 realize division by selectively masking clock pulses of the input clock signal.
  • the relationship with other clock signals used on the same semiconductor integrated circuit in which the output clock signal is used is not considered.
  • a target circuit that operates with the output clock signal generated by the clock signal divider circuit and a partner circuit that operates with another clock signal other than the divided clock signal There may be a case where the ⁇ operates simultaneously in the cycle immediately after the simultaneously stopped cycle or in the case immediately after the simultaneously operated cycle. For this reason, there is a problem that fluctuations in current consumption in circuits using these clock signals become large. Furthermore, as a result, there is a problem that power supply noise and EMI noise generated on the semiconductor integrated circuit become large.
  • FIG. 12 shows an example of a semiconductor integrated circuit using a clock signal divider circuit of the related art.
  • FIG. 13 is an explanatory drawing showing the operation of the clock signal divider circuit of the related art.
  • FIG. 14 is a timing chart showing an example of power supply noise generation.
  • the circuit A operating with the clock A and the circuit B operating with the clock B are included in the same semiconductor integrated circuit.
  • the clock signal divider circuit A generates the clock A by dividing the clock S by a rational number based on the input division ratio setting information A.
  • the clock signal divider circuit B generates the clock B by dividing the clock S by a rational number based on the input division ratio setting information B.
  • FIG. 13 illustrates a clock A and a clock B generated by dividing the clock S with a division ratio of 11/12 to 4/12.
  • the clock A and the clock B can be generated by appropriately masking the clock pulse of the input clock S.
  • the clock A and the clock B having a division ratio of 9/12 mask three clock pulses at timings T3, T8, and T11 among 12 clock pulses at timings T0 to T11 of the clock S. It is generated by
  • the clock signal divider circuits A and B do not consider the relationship with other clock signals. Specifically, in the example of FIG. 12, in the generation of the clock A, the relationship with the clock B is not considered. Similarly, in the generation of clock B, the relationship with clock A is not considered.
  • the clock pulse may not exist in both the clock A and the clock B.
  • the circuit operating with the clock A and the circuit operating with the clock B simultaneously stop in the cycle immediately after the cycle operating simultaneously.
  • clock pulses may be present in both clock A and clock B in a cycle immediately following a cycle in which clock pulses are not present in both clock A and clock B.
  • the circuit operating with the clock A and the circuit operating with the clock B operate simultaneously in the cycle immediately after the simultaneously stopped cycle.
  • FIG. 14 shows a clock A generated by dividing the clock S by the division ratio 9/12 and a clock B generated by dividing the clock S by the division ratio 5/12. Also, the consumption current of the circuit A operating with the clock A and the circuit B operating with the clock B, and the power supply noise due to the fluctuation of the consumption current are shown.
  • the current consumption is small because no clock pulse exists in both the clock A and the clock B, and neither the circuit A nor the circuit B operate.
  • the current consumption is large. That is, from the timing T3 to the timing T4, the situation where the current consumption is small largely fluctuates from the situation where the consumption current is small. As a result, large power supply noise is generated.
  • timing T7 clock pulses exist in both the clock A and the clock B, and both the circuit A and the circuit B operate, so the current consumption is large.
  • timing T8 no clock pulse exists in both the clock A and the clock B, and neither the circuit A nor the circuit B operate, so the current consumption is small. That is, from the timing T7 to the timing T8, the situation where the consumption current is large fluctuates from the situation where the consumption current is large to the situation where the consumption current is small. As a result, large power supply noise is generated.
  • timing T10 clock pulses exist in both the clock A and the clock B, and both the circuit A and the circuit B operate, so the current consumption is large.
  • timing T11 no clock pulse exists in both the clock A and the clock B, and neither the circuit A nor the circuit B operate, so the current consumption is small. That is, from the timing T10 to the timing T11, the situation where the consumption current is large fluctuates from the situation where the consumption current is large to the situation where the consumption current is small. As a result, large power supply noise is generated.
  • timing T11 no clock pulse exists in both the clock A and the clock B, and neither the circuit A nor the circuit B operate, so the current consumption is small.
  • timing T0 clock pulses exist in both the clock A and the clock B, and both the circuit A and the circuit B operate, so the current consumption is large. That is, from the timing T11 to the timing T0, the situation where the consumption current is small largely fluctuates from the situation where it is consumed. As a result, large power supply noise is generated.
  • the clock signal divider circuit of the related art does not take into consideration the relationship with other clock signals, so the fluctuation of current consumption may become large, and as a result, there is a problem that power supply noise becomes large. is there. Further, in FIG. 14, the problem that the power supply noise increases is specifically described, but there is also a problem that the EMI noise caused by the fluctuation of the consumption current also increases.
  • the present invention is intended to solve such problems. Even when a plurality of clock signals are used on a semiconductor integrated circuit, a clock signal component capable of suppressing the fluctuation of current consumption in a circuit using these clock signals.
  • the purpose is to provide a circuit and method.
  • a clock signal divider circuit has an input based on a division ratio defined by N / M (N is a positive integer and M is a positive integer larger than N). Of the M consecutive clock pulses of the clock signal, M ⁇ N clock pulses are masked, and the remaining N clock pulses are not masked to divide the input clock signal N / M.
  • a clock signal divider circuit that generates an output clock signal, wherein an output clock signal is masked by masking a clock pulse of the input clock signal according to a mask signal indicating mask timing and non-mask timing with respect to the clock pulse of the input clock signal.
  • the mask circuit that generates and outputs the signal and the other circuit included in the same semiconductor integrated circuit as the target circuit that uses the output clock signal.
  • the timing of consecutive M clock pulses of the input clock signal based on the other clock signal information indicating the pulse timing of the other clock signal, prior to the timing when no clock pulse exists in the corresponding clock signal.
  • a mask control circuit that generates a mask signal to which non-mask timing is assigned and outputs the mask signal to the mask circuit.
  • the input clock signal is divided by N / M based on the division ratio defined by N / M (N is a positive integer and M is a positive integer larger than N).
  • the clock pulse of the input clock signal is output as the output clock signal without being masked, in preference to the timing when the clock pulse of the partner clock signal does not exist. Therefore, in a plurality of circuits provided on the semiconductor integrated circuit and operating with different clock signals, it is possible to generate an output clock signal capable of suppressing the fluctuation of the current consumption. Therefore, it is possible to suppress power supply noise and EMI noise generated due to fluctuation of current consumption.
  • FIG. 1 is a block diagram showing the configuration of a clock signal divider circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 3 is a timing chart showing an example of power supply noise generation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing the configuration of a clock signal divider circuit according to a second embodiment of the present invention.
  • FIG. 5 is a timing chart showing the operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 6 is a block diagram showing the configuration of a clock signal divider circuit according to a third embodiment of the present invention.
  • FIG. 1 is a block diagram showing the configuration of a clock signal divider circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • FIG. 7 is a timing chart showing the operation (clock A) of the clock signal divider circuit according to the third embodiment of the present invention.
  • FIG. 8 is a timing chart showing the operation (clock B) of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 9 is a timing chart showing an operation example of the clock signal divider circuit according to the second embodiment of the present invention.
  • FIG. 10 is a block diagram showing the configuration of a clock signal divider circuit according to a fourth embodiment of the present invention.
  • FIG. 11 is a timing chart showing the operation of the clock signal divider circuit according to the fourth embodiment of the present invention.
  • FIG. 12 shows an example of a semiconductor integrated circuit using a clock signal divider circuit of the related art.
  • FIG. 13 is an explanatory drawing showing the operation of the clock signal divider circuit of the related art.
  • FIG. 14 is a timing chart showing an example of power supply noise generation.
  • FIG. 1 is a block diagram showing the configuration of a clock signal divider circuit according to a first embodiment of the present invention.
  • FIG. 1 shows an example of a semiconductor integrated circuit including a circuit A (a counterpart circuit) operating with a clock A and a circuit B (target circuit) operating with a clock B.
  • the circuit A The clock signal divider circuit 100A according to the embodiment is provided, and the circuit B is provided with the clock signal divider circuit 100B according to the present embodiment.
  • the clock signal divider circuit 100A inputs the clock signal information 30B related to the clock B in addition to the division ratio setting information 40A for setting the division ratio of the clock A, and divides the clock S into a rational number based on these. To generate the clock A. In addition to the division ratio setting information 40B for setting the division ratio of the clock B, the clock signal divider circuit 100B receives the clock signal information 30A related to the clock A, and divides the clock S into a rational number based on these. The clock B is generated by doing this.
  • the clock signal divider circuit 100A generates the clock S (input clock signal) based on the division ratio defined by NA / M (NA is a positive integer and M is a positive integer larger than NA) of the division ratio setting information 40A. By masking M-NA clock pulses out of the M continuous clock pulses, a clock A (output clock signal) is generated by dividing the clock S by a rational number division ratio of NA / M. It is a circuit.
  • the clock signal divider circuit 100A includes, as main circuits, a mask circuit 10A and a mask control circuit 20A.
  • the mask circuit 10A has a function of generating and outputting the clock A by masking the clock pulse of the clock S in accordance with the input mask signal 50A.
  • the mask control circuit 20A uses the clock signal information 30B indicating the pulse timing of the clock B (target clock signal) of the circuit B (target circuit) to generate a clock pulse corresponding to the clock B among the timings of M continuous clock pulses.
  • the present embodiment has a function of generating a mask signal 50A to which the non-mask timing is preferentially assigned to the timing when there is not, and outputting it to the mask circuit 10A.
  • the clock signal divider circuit 100B generates the clock S (input) based on the division ratio defined by NB / M (NB is a positive integer and M is a positive integer larger than NB) of the division ratio setting information 40B.
  • a clock B output clock signal obtained by dividing the clock S by a rational number with a division ratio of NB / M by masking M-NB clock pulses among M continuous clock pulses of the clock signal).
  • the clock signal divider circuit 100B includes, as main circuits, a mask circuit 10B and a mask control circuit 20B.
  • the mask circuit 10B has a function of generating and outputting the clock B by masking the clock pulse of the clock S in accordance with the input mask signal 50B.
  • the mask control circuit 20B uses the clock signal information 30A indicating the pulse timing of the clock A (the partner clock signal) of the circuit A (the partner circuit) to set the clock pulse to the clock A among the timings of M consecutive clock pulses.
  • the present embodiment has a function of generating the mask signal 50B to which the non-mask timing is preferentially assigned to the timing where there is not, and outputting it to the mask circuit 10B.
  • the clock S, the clock signal information 30A and 30B, and the division ratio setting information 40A and 40B are supplied from a higher level circuit (not shown).
  • FIG. 2 is a timing chart showing the operation of the clock signal divider circuit according to the first embodiment of the present invention.
  • the operation of the clock signal divider circuit 100A is also similar to that of the clock signal divider circuit 100B.
  • the clock S, clock signal information 30A, and division ratio setting information 40B are input to the clock signal divider circuit 100B.
  • the clock S is a signal composed of continuous clock pulses of a predetermined frequency.
  • the clock signal information 30A is a signal including, for example, a frequency signal indicating the frequency of the clock A of the circuit A or a phase signal indicating the relative phase relationship between the clock A and the clock B.
  • the division ratio setting information 40B is composed of parallel data of several bits indicating the values of the division ratio denominator M and the division ratio numerator NB, and the value of this division ratio setting information 40B changes unless the division ratio is changed. do not do.
  • the clock A is formed by dividing the clock S by the division ratio 9/12
  • the clock B is generated by dividing the clock S by the division ratio 11/12 to 4/12.
  • An example of dividing and generating is illustrated.
  • the denominators of the division ratio of clock A and clock B to clock S are both 12, the phase relationship between clock A and clock B makes a round in 12 cycles of clock S.
  • the timing of 12 cycles in which this phase relationship makes a round is indicated by T0 to T11.
  • the clock signal divider circuit 100B generates the clock B so as to reduce the fluctuation of the current consumption, considering the clock pulse pattern of the clock A based on the clock signal information 30A. Specifically, when the clock S is divided by the division ratio NB / M (NB is a positive integer and M is a positive integer larger than NB) to generate the clock B, N that outputs a clock pulse in M cycles Although it is necessary to assign unmasked timing to the cycle, the assignment process is performed in the following procedure.
  • the non-mask timing is assigned preferentially to the timing when the clock pulse does not exist in the clock A, that is, timing T3, T8, and T11.
  • the timing when the clock pulse exists in the clock A that is, T0, T1, T2, T4, T5, and T5.
  • T6, T7, T9 and T10 are assigned the remaining non-mask timings.
  • FIG. 3 is a timing chart showing an operation example of the clock signal divider circuit according to the first embodiment of the present invention.
  • an example of clock division in the case where the division ratio of the clock A is 9/12 and the division ratio of the clock B is 5/12 is shown.
  • the non-mask timing is assigned to five cycles for outputting the clock pulse among the twelve cycles indicated by the timings T0 to T11.
  • non-mask timing is assigned to three cycles of timings T3, T8 and T11, which are cycles in which no clock pulse exists in the clock A.
  • the remaining two cycles of non-mask timing are assigned to the cycles in which the clock pulse exists in the clock A.
  • any cycle may be used, it is allocated to the timings T0 and T4 here.
  • the timings T0, T3, T4, T8, and T11 are selected as the non-mask timing, that is, five cycles for outputting the clock pulse of the clock S among 12 cycles of the timing T0 to T11.
  • the clock pulse may not exist in both the clock A and the clock B. That is, the circuit operating with the clock A and the circuit operating with the clock B do not simultaneously stop in the cycle immediately after the cycle operating simultaneously. For example, at timing T4 in FIG. 3, since clock pulses exist for both clock A and clock B and both circuit A and circuit B operate, the current consumption is large, but at timing T5 which is the cycle immediately thereafter, Because there are clock pulses at clock A, circuit A operates and circuit A consumes current.
  • the circuit A operating with the clock A and the circuit B operating with the clock B do not operate simultaneously in the cycle immediately after the cycle at which they were simultaneously stopped.
  • no clock pulse may be present in both clock A and clock B in the cycle immediately following a cycle in which no clock pulse is present in both clock A and clock B.
  • fluctuations in current consumption in the circuits A and B are reduced, and power supply noise and EMI noise generated on the semiconductor integrated circuit are also reduced.
  • FIG. 3 show an example only when the division ratio of the clock A is 9/12, the same is true even if the clock A is another division ratio.
  • 2 and 3 illustrate the case of generating clock B in consideration of the clock pulse pattern of clock A, the clock A is generated in consideration of the clock pulse pattern of clock B. Even if, the same effect as the above-mentioned is obtained.
  • FIG. 4 is a block diagram showing the configuration of a clock signal divider circuit according to a second embodiment of the present invention.
  • FIG. 4 is a block diagram showing the configuration of a clock signal divider circuit according to a second embodiment of the present invention.
  • specific examples of the mask circuit 10B and the mask control circuit 20B of the clock signal divider circuit 100B according to the first embodiment will be described.
  • the clock signal divider circuit 100B is described as an example, the present invention is similarly applicable to the clock signal divider circuit 100A according to the first embodiment.
  • the mask circuit 10B has a function of selecting either masking the pulse of the clock S or outputting it as it is to the clock B without masking with reference to the input mask signal 50B. doing.
  • the mask circuit 10B is composed of a latch circuit 11 and a gate circuit 12.
  • the latch circuit 11 latches the mask signal 50B at the falling timing of the clock S to limit the transition of the mask signal 50B input to the gate circuit 12 to the timing when the value of the clock S is "0". It has a function.
  • the gate circuit 12 has a function of masking the clock S based on the mask signal 50 B latched by the latch circuit 11. When the value of the mask signal 50B is "0”, the clock S is masked. When the value of the mask signal 50B is "1", the clock S is not masked.
  • the latch circuit 11 By providing the latch circuit 11, the occurrence of the glitch on the clock B can be suppressed. Although there is an effect that the timing design becomes easy, the latch circuit 11 may be omitted when the occurrence of the glitch is avoided by strictly performing the timing design. Further, although an AND circuit is used as the gate circuit 12 for masking the clock S in FIG. 4, the present invention is not limited to this. An OR circuit may be used, or another circuit having an equivalent function may be used.
  • the mask control circuit 20B generates a count value indicating the relative phase of the clock A with respect to the clock S by counting clock pulses of the clock S based on the clock signal information 30A and the division ratio setting information 40B. It has a function of generating and outputting the mask signal 50B based on the non-mask timing allocated based on the count value.
  • the mask control circuit 20B is composed of a counter 21 and a table circuit 22.
  • the clock signal information 30A includes a frequency signal 32 indicating the frequency of the clock A used in the circuit A, and a phase signal 31 indicating a period in which the relative phase relationship between the clock A and the clock B makes a round. .
  • the division ratio setting information 40A is composed of a division ratio denominator M and a division ratio numerator N, which is composed of parallel bit data of a plurality of bits.
  • the frequency signal 32 is composed of parallel data of several bits indicating a value specifying the clock A, and the value of the frequency signal 32 does not change unless the clock A is changed.
  • the counter 21 counts clock pulses of the clock S, and when the count value 23 reaches the division ratio denominator M, the circuit for the clock S is reset by resetting the count value in accordance with the timing of the phase signal 31. It has a function of outputting a count value 23 indicating the relative phase of the communication timing of A. As a result, the number of cycles in which the phase relationship between the clock A and the clock B makes a round is output from the counter 21 as the count value 23.
  • the table circuit 22 is provided for each combination 24 of the count value 23, the frequency signal 32 which is the clock signal information 30A, and the division ratio denominator M (41) and the division ratio numerator N (42) which is the division ratio setting information 40B. It has a function of previously holding table data 25 indicating the necessity of the mask in the form of a table, and a function of outputting table data corresponding to the combination of the inputted values as the mask signal 50B. Thereby, according to the dividing ratio denominator M, the dividing ratio molecule N, the frequency signal 32, and the count value 23 from the table circuit 22, a mask for controlling whether or not the clock pulse of the clock S is masked by the mask circuit 10B. A signal 50 B is output for each clock pulse of the clock S.
  • FIG. 5 is a timing chart showing the operation of the clock signal divider circuit according to the second embodiment of the present invention.
  • the clock S is divided at a division ratio of 5/12 in consideration of the clock A generated by dividing the clock S at a division ratio of 9/12.
  • the case of generating the clock B will be described. It is assumed that both the clock A and the clock B are synchronized with the clock S.
  • the phase signal 31 is a signal which becomes “1" at timing T0 and becomes “0” at other times in 12 cycles in which the phase relationship between the clock A and the clock B makes a round, and the phase relationship between the clock A and the clock B is It shows.
  • the counter 21 counts clock pulses of the clock S by repeating 12 cycles in which the phase relationship between the clock A and the clock B makes a round by repeating "0" at any timing when the phase signal 31 becomes "1". .
  • the count value 23 indicating the relative phase relationship between the clock A and the clock B is output from the counter 21.
  • the timing at which the count value 23 takes a value of “0” to “11” corresponds to the timing T0 to T11. That is, the count value 23 is “0" at timing T0, "1” at timing T1, and “11” at timing T11, and becomes “0” again at timing T0.
  • the table data 25 of the table circuit 22 has a pulse of the next cycle of the clock S for each combination 24 of the count value 23, the frequency signal 32, the division ratio denominator M (41), and the division ratio numerator N (42). “0” is preset when masking, and “1” is preset when not masking. Therefore, the values of the table data 25 corresponding to the combination 24 of the count value 23, the frequency signal 32, the division ratio denominator M (41), and the division ratio molecule N (42) input at each time are the mask signal Output as 50B.
  • the timings T3, T8 and T11 at which no clock pulse exists in the clock A among the combinations 24 corresponding to the timings T0 to T11 of M successive clock pulses of the clock signal S are shown.
  • Table data 25 in which non-mask timing is preferentially assigned to combinations 24 shown is set in advance. Further, table data 25 to which non-mask timing is assigned is set in advance also for the combination 24 corresponding to T0 and T4 among the timings when the clock pulse exists in the clock A.
  • Mask timings are assigned to combinations 24 corresponding to timings T1, T2, T5, T6, T7, T9 and T10 other than these.
  • the mask circuit 10B refers to the mask signal 50B and masks the pulse of the clock S at timings T1, T2, T5, T6, T7, T9 and T10, and does not mask the pulse at other timings. Output to B.
  • the clock pulse of the clock S is output as the clock B at five timings of timing T0, T3, T4, T8 and T11 among the timings T0 to T11 of M continuous clock pulses, and as a result, as a result, as a result, as a result A clock B having a division ratio of 5/12 having a clock pulse at an operation stop timing at which the operation of the circuit A stops is generated. Therefore, the circuit B operates at the operation stop timing of the circuit A, the consumption current of the circuits A and B is averaged, and the fluctuation of the consumption current in both circuits is suppressed.
  • the clock pulse of the clock S is counted by the counter, and the count value is reset when the count value reaches the division ratio denominator M, whereby the clock B relative to the clock S is relative. It generates the count value indicating the typical phase and assigns the non-mask timing based on the count value and the clock signal information of the clock A. Therefore, the counter with respect to the input clock signal is generated with a very simple circuit configuration called a counter. The relative phase of the operation timing of the circuit can be derived, and the non-mask timing can be accurately assigned with priority over the non-operation timing of the partner circuit.
  • table data indicating whether or not masking is necessary is held in advance by the table circuit for each combination of clock signal information of the clock A and the count value, and is output from the table circuit according to these input combinations. Since the table data is output as the mask signal, the non-mask timing can be accurately assigned with priority over the non-operation timing of the partner circuit with a very simple circuit configuration of the table circuit.
  • the division ratio of the clock A is 9/12 and the division ratio of the clock B is 5/12 in FIG. 5 is shown, but even in other cases, the division ratio
  • the division ratio By setting the value of table data 25 appropriately for each of the frequency of clock A and the relative phase with respect to clock A, it is possible to realize any rational number division with a small variation in consumption current.
  • a frequency division ratio denominator M indicating a division ratio setting of the clock B input by the mask control circuit 20B, a frequency division signal numerator N, and a frequency signal 32 indicating phase information 31, clock signal etc.
  • the value of is constant, but can be changed during operation as appropriate as long as the table circuit 22 holds the table data 25 corresponding to the values.
  • the division ratio setting of the clock B input by the mask control circuit 20B is performed by the division ratio denominator M indicating the value of the denominator of the division ratio and the value of the numerator of the division ratio.
  • the specific molecule N is used, another format may be used as long as the division ratio of the clock B can be set.
  • the information on the clock A input by the mask control circuit 20B is composed of the frequency signal 32 indicating the frequency of the clock A and the phase signal 31 indicating the phase relationship between the clock A and the clock B, It may be another format as long as the pattern of the clock pulse of A and the phase relationship between the clock A and the clock B can be specified.
  • signals unnecessary for setting of the division ratio and designation of the information of the clock A may be omitted as appropriate.
  • the frequency of the clock A is only a specific frequency, it is not necessary to provide the table data 25 for each frequency of the clock A, so the frequency signal 32 can be omitted.
  • the clock signal divider circuit 100A can be realized with the same configuration as described above, and the same function and effect as described above can be obtained.
  • the clock signal divider circuit 100 according to the present embodiment is constituted only by the digital logic circuit, and whether to mask the clock S or not is selected to realize rational frequency division, so power consumption and layout can be realized. There is a feature that the area is small. In addition, since no analog circuit or a circuit requiring a dedicated design is used, there is a feature that the design and verification cost is small.
  • FIG. 6 is a block diagram showing a configuration of a clock signal divider circuit according to a third embodiment of the present invention, and the same or equivalent parts as in FIG. 1 are given the same reference numerals.
  • the first embodiment the case where the mask signal is generated in consideration of the operation timing of the other circuits on the semiconductor integrated circuit has been described.
  • the case of generating a mask signal in consideration of data communication performed between the circuit A and the circuit B will be described.
  • clock signal divider circuit 100A receives communication timing information 60 indicating communication timing between circuit A and circuit B, and inputs them to these.
  • the clock A is generated by dividing the clock S by a rational number based on the above.
  • the clock signal divider circuit 100B receives the communication timing information 60 in addition to the division ratio setting information 40B and the clock signal information 30A for setting the division ratio of the clock B, and based on these, the clock S is divided by a rational number.
  • Clock B is generated by turning.
  • the communication timing information 60 is supplied from a higher level circuit (not shown).
  • the circuits A and B communicate data with each other through the signals Aout and Bout at timings specified by the communication timing information 60 among timings synchronized with the clock pulse of the clock S.
  • the signal Aout is a signal that the circuit A outputs at the timing of the clock A and the circuit B inputs at the timing of the clock B.
  • the signal Bout is a signal that the circuit B outputs at the timing of the clock B and the circuit A inputs at the timing of the clock A.
  • the mask control circuit 20A of the clock signal divider circuit 100A performs data communication between the circuit A and the circuit B among the timings of M continuous clock pulses based on the clock signal information 30B and the communication timing information 60. After assigning the non-mask timing with the highest priority to the communication timing to be performed, the mask signal 50A to which the non-mask timing is assigned preferentially to the timing when the clock pulse does not exist in the clock B is generated to the mask circuit 10A. It has a function to output.
  • the mask control circuit 20B of the clock signal divider circuit 100B performs data communication between the circuit A and the circuit B among the timings of M continuous clock pulses based on the clock signal information 30A and the communication timing information 60. After assigning the non-mask timing with the highest priority to the communication timing to be performed, the mask signal 50B is generated to which the non-mask timing is assigned preferentially to the timing when the clock pulse does not exist in the clock A, to the mask circuit 10B. It has a function to output.
  • FIG. 7 is a timing chart showing the operation (clock A) of the clock signal divider circuit according to the third embodiment of the present invention.
  • FIG. 8 is a timing chart showing the operation (clock B) of the clock signal divider circuit according to the third embodiment of the present invention.
  • circuits A and B communicate at timings T0, T4, and T8 among timings T0 to T11 in which the phase relationship between the clock A and the clock B makes a round.
  • the clock signal divider circuit 100A and the clock signal divider circuit 100B receive the communication timing information 60 indicating the communication timing and the clock signal information 30A, 30B of the communication partner, and based on that, a rational number taking into account the communication timing. Do a lap. Specifically, the clock pulse at the communication timing is not always masked, and the clock pulse not at the other communication timing is masked.
  • the clock A and the clock B are generated by masking the clock pulse in any one of T7, T9, T10, and T11.
  • the fluctuation of the consumption current is small, and hence the clock signal generating the small power supply noise and the EMI noise is generated.
  • the clock signal divider circuit 100A receives the communication timing information 60 and the clock signal information 30B, and generates the clock A in consideration of the communication timing.
  • N is an integer
  • N cycles out of successive M cycles of the clock S for outputting clock pulses are not generated. It is necessary to assign mask timing.
  • the assignment process is performed according to the following procedure.
  • non-mask timing is assigned to T10 from the remaining cycles.
  • the non-mask timing is allocated to 10 cycles of the timings T0, T1, T3, T4, T5, T7, T8, T9, T10 and T11 among the timings T0 to T11.
  • the clock signal divider circuit 100 B receives the communication timing information 60 and the clock signal information 30 A, and generates the clock B in consideration of the communication timing and the clock pulse pattern of the clock A.
  • the clock S is divided by the division ratio N / M (M, N is an integer) to generate the clock B
  • unmask timing is applied to N cycles for outputting a clock pulse from consecutive M cycles of the clock S. It needs to be assigned.
  • the assignment process is performed according to the following procedure.
  • the unmasked timing which can be assigned is not sufficient for 10 cycles, in the next procedure 2, the unmasked timing is assigned to two cycles of timing T6 and T10 among cycles not in communication timing.
  • the non-mask timing is allocated to five cycles of the timings T0, T4, T6, T8 and T10 among the timings T0 to T11.
  • the clock signal generated by the clock signal divider circuit 100A always has a clock pulse at the communication timing, so that the circuit A operating with the clock A always outputs the circuit B operating with the clock B to the signal Bout.
  • the signal can be input at the expected timing.
  • the circuit A operating with the clock A can always output a signal to the signal Aout at a timing expected by the circuit B operating with the clock B.
  • the clock B generated by the clock signal divider circuit 100B always has a clock pulse at the communication timing, so that the circuit A operating with the clock B always outputs the signal Aout with the circuit A operating with the clock A.
  • the signal can be input at the expected timing.
  • the circuit B operating with the clock B can always output a signal to the signal Bout at a timing expected by the circuit A operating with the clock A.
  • the non-mask timing is assigned with the highest priority to the communication timing between the circuit A and the circuit B
  • the non-operation timing of the other circuit is prioritized. Unmasked timing is assigned. Therefore, it is possible to reduce the deviation of the signal input / output timing even with other circuits operating with clock signals of different frequencies (clock A), and an output clock signal (data communication can be performed without degrading the communication performance). It is possible to generate a clock B).
  • FIG. 9 is a timing chart showing an operation example of the clock signal divider circuit according to the second embodiment of the present invention.
  • an example of clock division is shown when the division ratio of clock A is 9/12, the division ratio of clock B is 5/12, and circuits A and B communicate at timings T0, T4 and T8. There is.
  • both the clock A and the clock B have clock pulses, and both the circuit A and the circuit B operate, so the current consumption is large.
  • the clock A is used. Because there are clock pulses, circuit A operates and circuit A consumes current.
  • neither clock A nor clock B has a clock pulse, and neither circuit A nor circuit B operates, so the current consumption is small, but at timing T3, which is the cycle immediately thereafter, clock A Because the clock pulse is present, circuit A operates and circuit A consumes current. Therefore, at timings T5 and T3, fluctuations in current consumption in circuits A and B are suppressed, and generated power supply noise and EMI noise are also reduced.
  • FIG. 9 shows an example only when the division ratio of clock B is 5/12, but as shown in FIG. Can be generated. 8 and 9 show examples only when the division ratio of the clock A is 9/12, but the same is true even if the clock A has another division ratio as shown in FIG. .
  • the timings T0, T4, and T8 are selected as the communication timing, the clock A and the clock B can be generated in the same procedure even at other timings.
  • the clock B is generated in consideration of the pattern of the clock pulse of the clock A
  • the clock A may be generated in consideration of the pattern of the clock pulse of the clock B.
  • FIG. 10 is a block diagram showing a configuration of a clock signal divider circuit according to a fourth embodiment of the present invention, and the same or equivalent parts as in FIG. 4 are assigned the same reference numerals.
  • the clock signal divider circuit 100 differs from the second embodiment in the configuration of the table circuit 22 of the mask control circuit 20.
  • the other configuration is the same as that of FIG. 4, and the detailed description thereof is omitted here.
  • the clock signal divider circuit 100B is described as an example, the present invention is similarly applicable to the clock signal divider circuit 100A according to the third embodiment.
  • the table circuit 22 includes a count value 23, a frequency signal 32 which is clock signal information 30A, a division ratio denominator M (41) and a division ratio molecule N (42) which is division ratio setting information 40, and communication timing information 60. Function of holding table data 25 indicating the necessity of the mask in the form of a table in advance for each combination 24 of the communication timing selection signal 61, and the table data 25 corresponding to the combination of the inputted values as the mask signal 50B. It has an output function.
  • the communication timing selection signal 61 is a signal for selecting a communication timing from each timing of a period in which the phase relationship between the clock A and the clock B makes a round, and consists of parallel bit data of a plurality of bits.
  • FIG. 11 is a timing chart showing the operation of the clock signal divider circuit according to the fourth embodiment of the present invention.
  • the division ratio of the clock A is 9/12 and the clock B having the division ratio 5/12 is generated from the clock S will be described.
  • the circuits A and B communicate with each other at timings T0, T4 and T8.
  • the clock A is synchronized with the clock S, and the division ratio is 9/12.
  • the phase signal 31 is a signal that becomes “1” in any one cycle while the phase relationship between the clock A and the clock B makes a round, and becomes “0” otherwise. In the case of FIG. 11, of the 12 cycles in which the phase relationship makes a round, it becomes "1” at timing T0. Further, in accordance with the communication timing selection signal 61, the circuits A and B select timings T0, T4, and T8 as communication timings.
  • the table data 25 of the table circuit 22 has a pulse of the next cycle of the clock S for each combination 24 of the count value 23, the frequency signal 32, the division ratio denominator M (41), and the division ratio numerator N (42). “0” is preset when masking, and “1” is preset when not masking. Therefore, the values of the table data 25 corresponding to the combination 24 of the count value 23, the frequency signal 32, the division ratio denominator M (41), and the division ratio molecule N (42) input at each time are the mask signal Output as 50B.
  • the table circuit 22 has the highest priority not to the communication timings T0, T4 and T8 among the combinations 24 corresponding to the timings T0 to T11 of M successive clock pulses of the clock signal S.
  • Table data 25 to which the mask timing is assigned is set in advance.
  • the table data 25 to which the non-mask timing is preferentially assigned is set in advance to the combinations 24 indicating the timings T2, T6 and T10 in which the clock pulse does not exist in the clock A. It is done.
  • table data 25 to which non-mask timings are assigned is set in advance for the combination 24 indicating the timing T1.
  • the mask circuit 10B refers to the mask signal 50B to mask the pulse of the clock S at timings T1, T2, T3, T5, T7, T9, and T11, and does not mask the pulse at other timings. Output to B.
  • the clock pulse of the clock S is output as the clock B at five timings of the timings T0, T4, T6, T5, T8, and T10 among the timings T0 to T11 of M consecutive clock pulses.
  • a clock B having a division ratio of 5/12 having clock pulses at the operation stop timing at which the operation of the circuit A stops is generated. Therefore, the circuit B operates at the communication timing with the circuit A and the operation stop timing of the circuit A, and the consumption current of the circuits A and B is averaged, and the fluctuation of the consumption current in both circuits is Be suppressed.
  • the circuit A and the circuit B have a very simple circuit configuration of a table circuit. It is possible to assign the non-mask timing with priority to the non-operation timing of the circuit A while assigning the non-mask timing with the highest priority to the communication timing between them.
  • communication at timings T0, T4, and T8 is selected while the phase relationship between the clock A and the clock B makes a round by the communication timing selection signal 61.
  • the timing selection signal 61 By changing the timing selection signal 61 as appropriate, communication at another timing can be selected.
  • the clock pulse at the communication timing is not always masked, but at other communication timings. Any rational division can be realized by masking the missing clock pulses.
  • the clock signal divider circuit 100A can be realized with the same configuration as described above, and the same function and effect as described above can be obtained.
  • the clock signal divider circuit 100 according to the present embodiment is constituted only by the digital logic circuit, and whether to mask the clock S or not is selected to realize rational frequency division, so power consumption and layout can be realized. There is a feature that the area is small. In addition, since no analog circuit or a circuit requiring a dedicated design is used, there is a feature that the design and verification cost is small.
  • the present invention can be applied as a clock signal divider circuit that generates a clock signal for data communication in a general communication device by dividing it from a given reference clock signal, and in particular, operates with a clock signal having a frequency different from that of the input clock signal. It is most suitable for communication equipment that performs data communication with the other circuit.

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Abstract

　マスク回路(10B)で、入力されたマスク信号(50B)に応じてクロックＳのクロックパルスをマスクすることによりクロックＢを生成して出力し、マスク制御回路(20B)で、クロックＡのパルスタイミングを示す相手クロック信号情報に基づいて、クロックＳの連続するＭ個のクロックパルスのタイミングのうち、当該相手クロック信号にクロックパルスが存在しないタイミングに対して優先して非マスクタイミングを割り当てたマスク信号(50B)を生成してマスク回路(10B)へ出力する。

Description

クロック信号分周回路および方法
　本発明は、回路技術に関し、特にクロック信号を任意の有理数分周比で分周する分周回路技術に関する。
　任意の周波数のクロック信号から、より低い周波数のクロック信号を分周して分周するクロック信号分周回路において、分周比、すなわち分周前のクロック信号の周波数と分周後のクロック信号の周波数の比が１／Ｍ (Ｍは整数）の分周回路（整数分周回路）は、カウンタを用いて容易に実現することができる。
　一方、分周比がＮ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）からなる有理数であっても分周が可能な分周回路が提案されている（例えば、特開２００５‐４５５０７号公報、特開２００６‐１４８８０７号公報など参照）。これらの関連技術によれは、分周比の分子を設定する値Ｎを、入力クロック信号のサイクルごとに累積的に加算し、その加算結果が分周比の分母を設定する値Ｍより大きくなった場合には、その加算結果からＭを引く、という動作を行い、その加算結果を参照して入力クロック信号のクロックパルスを適切にマスクする（間引く）ことにより有理数分周を実現している。
　これら特開２００５‐４５５０７号公報や特開２００６‐１４８８０７号公報に記載のクロック信号分周回路は、入力クロック信号のクロックパルスを選択的にマスクすることで分周を実現しているが、その出力クロック信号が使用される同一半導体集積回路上で使用される他のクロック信号との関係については考慮していない。例えば、複数の回路が同一半導体集積回路に含まれる場合、クロック信号分周回路により生成した出力クロック信号で動作する対象回路と、分周クロック信号とは別の他のクロック信号で動作する相手回路とが、同時に停止したサイクルの直後のサイクルで同時に動作する場合や、同時に動作したサイクルの直後のサイクルで同時に停止する場合が存在しうる。このため、これらクロック信号を利用する回路における消費電流の変動が大きくなるという問題がある。さらにその結果、半導体集積回路上で発生する電源ノイズやＥＭＩノイズが大きくなるという問題がある。
　図１２～図１４を参照して、上記関連技術によるクロック信号分周回路における問題の具体例を説明する。図１２は、関連技術のクロック信号分周回路を用いた半導体集積回路例である。図１３は、関連技術のクロック信号分周回路の動作を示す説明図である。図１４は、電源ノイズ発生例を示すタイミングチャートである。
　この例では、図１２に示すように、クロックＡで動作する回路ＡとクロックＢで動作する回路Ｂが同一半導体集積回路に含まれている。また、クロック信号分周回路Ａは、入力する分周比設定情報Ａに基づいて、クロックＳを有理数分周することでクロックＡを生成している。同様に、クロック信号分周回路Ｂは、入力する分周比設定情報Ｂに基づいて、クロックＳを有理数分周することでクロックＢを生成している。
　図１３には、クロックＳを分周比１１／１２～４／１２で分周して生成したクロックＡおよびクロックＢが図示されている。クロックＡおよびクロックＢは、入力するクロックＳのクロックパルスを適切にマスクすることにより生成することができる。例えば、分周比が９／１２のクロックＡおよびクロックＢは、クロックＳのタイミングＴ０～Ｔ１１にある１２個のクロックパルスのうち、タイミングＴ３、Ｔ８、Ｔ１１にある３個のクロックパルスをマスクすることで生成している。
　ここで、クロックＡおよびクロックＢの分周比の分母はともに１２であるので、クロックＡとクロックＢの位相関係はクロックＳの１２サイクルで一巡する。この位相関係が一巡する１２サイクルのタイミングを、Ｔ０～Ｔ１１で示している。
　これらクロック信号分周回路Ａ，Ｂは、他のクロック信号との関係を考慮していない。具体的には、図１２の例において、クロックＡの生成において、クロックＢとの関係を考慮していない。同様に、クロックＢの生成において、クロックＡとの関係を考慮していない。
　このため、クロックパルスがクロックＡとクロックＢの両方ともに存在するサイクルの直後のサイクルで、クロックパルスがクロックＡとクロックＢの両方ともに存在しない場合がありうる。この場合、クロックＡで動作する回路とクロックＢで動作する回路とが、同時に動作したサイクルの直後のサイクルで同時に停止する。
　同様に、クロックパルスがクロックＡとクロックＢの両方ともに存在しないサイクルの直後のサイクルで、クロックパルスがクロックＡとクロックＢの両方ともに存在する場合がありうる。この場合、クロックＡで動作する回路とクロックＢで動作する回路とが、同時に停止したサイクルの直後のサイクルで同時に動作する。
　この結果、半導体集積回路全体の消費電流の変動が大きくなり、電源ノイズやＥＭＩノイズが大きくなるという問題がある。図１４には、クロックＳを分周比９／１２で分周して生成したクロックＡと、クロックＳを分周比５／１２で分周して生成したクロックＢとが示されている。また、クロックＡで動作する回路ＡとクロックＢで動作する回路Ｂの消費電流、および消費電流の変動に起因する電源ノイズが示されている。
　この場合、タイミングＴ２では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので、消費電流が大きい。一方、タイミングＴ３では、クロックＡとクロックＢの両方ともにクロックパルスが存在せず、回路Ａと回路Ｂの両方とも動作しないので、消費電流は小さい。すなわち、タイミングＴ２からタイミングＴ３にかけて、消費電流が大きい状況から小さい状況へ大きく変動する。その結果、大きな電源ノイズが発生してしまう。
　同様に、タイミングＴ３では、クロックＡとクロックＢの両方ともにクロックパルスが存在せず、回路Ａと回路Ｂの両方とも動作しないので、消費電流は小さい。一方、タイミングＴ４では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので、消費電流が大きい。すなわち、タイミングＴ３からタイミングＴ４にかけて、消費電流が小さい状況から大きい状況へ大きく変動する。その結果、大きな電源ノイズが発生してしまう。
　また、タイミングＴ７では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので、消費電流が大きい。一方、タイミングＴ８では、クロックＡとクロックＢの両方ともにクロックパルスが存在せず、回路Ａと回路Ｂの両方とも動作しないので、消費電流は小さい。すなわち、タイミングＴ７からタイミングＴ８にかけて、消費電流が大きい状況から小さい状況へ大きく変動する。その結果、大きな電源ノイズが発生してしまう。
　同様に、タイミングＴ１０では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので、消費電流が大きい。一方、タイミングＴ１１では、クロックＡとクロックＢの両方ともにクロックパルスが存在せず、回路Ａと回路Ｂの両方とも動作しないので、消費電流は小さい。すなわち、タイミングＴ１０からタイミングＴ１１にかけて、消費電流が大きい状況から小さい状況へ大きく変動する。その結果、大きな電源ノイズが発生してしまう。
　同様に、タイミングＴ１１では、クロックＡとクロックＢの両方ともにクロックパルスが存在せず、回路Ａと回路Ｂの両方とも動作しないので、消費電流は小さい。一方、タイミングＴ０では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので、消費電流が大きい。すなわち、タイミングＴ１１からタイミングＴ０にかけて、消費電流が小さい状況から大きい状況へ大きく変動する。その結果、大きな電源ノイズが発生してしまう。
　このように、関連技術のクロック信号分周回路は、他のクロック信号との関係を考慮していないので、消費電流の変動が大きくなる場合があり、その結果、電源ノイズが大きくなるという問題がある。また、図１４では、電源ノイズが増大する問題について具体的に説明したが、消費電流の変動に起因するＥＭＩノイズについても、同様に増大するという問題がある。
　本発明はこのような課題を解決するためのものであり、半導体集積回路上で複数のクロック信号を使用した場合でも、これらクロック信号を利用する回路における消費電流の変動を抑制可能なクロック信号分周回路および方法を提供することを目的としている。
　このような目的を達成するために、本発明にかかるクロック信号分周回路は、Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号の連続するＭ個のクロックパルスのうち、Ｍ－Ｎ個分のクロックパルスをマスクし、残りのＮ個分のクロックパルスをマスクしないことにより、当該入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周回路であって、入力クロック信号のクロックパルスに対するマスクタイミングおよび非マスクタイミングを示すマスク信号に応じて、入力クロック信号のクロックパルスをマスクすることにより出力クロック信号を生成して出力するマスク回路と、出力クロック信号を用いる対象回路と同一半導体集積回路に含まれる相手回路で用いる相手クロック信号のパルスタイミングを示す相手クロック信号情報に基づいて、入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該相手クロック信号にクロックパルスが存在しないタイミングに対して、優先して非マスクタイミングを割り当てたマスク信号を生成してマスク回路へ出力するマスク制御回路とを備えている。
　また、本発明にかかるクロック信号分周方法は、Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周方法であって、出力クロック信号を用いる対象回路と接続された相手回路で用いる相手クロック信号のパルスタイミングを示す相手クロック信号情報に基づいて、入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該相手クロック信号にクロックパルスが存在しないタイミングに対して、優先して非マスクタイミングを割り当てたマスク信号を生成するマスク信号生成ステップと、マスク信号の非マスクタイミングで入力クロック信号のクロックパルスをマスクせず、非マスクタイミング以外のマスクタイミングで、入力クロック信号のクロックパルスをマスクすることにより出力クロック信号を生成して出力するマスク制御ステップとを備えている。
　本発明によれば、相手クロック信号のクロックパルスが存在しないタイミングに優先して、入力クロック信号のクロックパルスがマスクされずに出力クロック信号として出力される。このため、半導体集積回路上に設けられた、異なるクロック信号で動作する複数の回路において、その消費電流の変動を抑制可能な出力クロック信号を生成することが可能となる。したがって、消費電流の変動に起因して発生する電源ノイズやＥＭＩノイズを抑制することができる。
図１は、本発明の第１の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図２は、本発明の第１の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図３は、本発明の第１の実施形態にかかるクロック信号分周回路の電源ノイズ発生例を示すタイミングチャートである。 図４は、本発明の第２の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図５は、本発明の第２の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図６は、本発明の第３の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図７は、本発明の第３の実施形態にかかるクロック信号分周回路の動作（クロックＡ）を示すタイミングチャートである。 図８は、本発明の第２の実施形態にかかるクロック信号分周回路の動作（クロックＢ）を示すタイミングチャートである。 図９は、本発明の第２の実施形態にかかるクロック信号分周回路の動作例を示すタイミングチャートである。 図１０は、本発明の第４の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。 図１１は、本発明の第４の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。 図１２は、関連技術のクロック信号分周回路を用いた半導体集積回路例である。 図１３は、関連技術のクロック信号分周回路の動作を示す説明図である。 図１４は、電源ノイズ発生例を示すタイミングチャートである。
　次に、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
　まず、図１を参照して、本発明の第１の実施形態にかかるクロック信号分周回路について説明する。図１は、本発明の第１の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。
　図１には、クロックＡで動作する回路Ａ（相手回路）と、クロックＢで動作する回路Ｂ（対象回路）とを含む半導体集積回路例が示されており、この例では、回路Ａに本実施形態にかかるクロック信号分周回路１００Ａが設けられており、回路Ｂに本実施形態にかかるクロック信号分周回路１００Ｂが設けられている。
　クロック信号分周回路１００Ａは、クロックＡの分周比を設定する分周比設定情報４０Ａに加えて、クロックＢに関するクロック信号情報３０Ｂを入力し、これらに基づいてクロックＳを有理数分周することでクロックＡを生成する。また、クロック信号分周回路１００Ｂは、クロックＢの分周比を設定する分周比設定情報４０Ｂに加えて、クロックＡに関するクロック信号情報３０Ａを入力し、これらに基づいてクロックＳを有理数分周することでクロックＢを生成する。
　クロック信号分周回路１００Ａは、分周比設定情報４０ＡのＮＡ／Ｍ（ＮＡは正整数，ＭはＮＡより大きい正整数）で規定された分周比に基づいて、クロックＳ（入力クロック信号）の連続するＭ個のクロックパルスのうち、Ｍ－ＮＡ個分のクロックパルスをマスクすることにより、クロックＳをＮＡ／Ｍの分周比で有理数分周したクロックＡ（出力クロック信号）を生成する回路である。
　このクロック信号分周回路１００Ａは、主な回路として、マスク回路１０Ａとマスク制御回路２０Ａとを含んでいる。
　マスク回路１０Ａは、入力されたマスク信号５０Ａに応じてクロックＳのクロックパルスをマスクすることによりクロックＡを生成して出力する機能を有している。
　マスク制御回路２０Ａは、回路Ｂ（相手回路）のクロックＢ（相手クロック信号）のパルスタイミングを示すクロック信号情報３０Ｂに基づいて、連続するＭ個のクロックパルスのタイミングのうち、クロックＢにクロックパルスが存在しないタイミングに対して、優先して非マスクタイミングを割り当てたマスク信号５０Ａを生成してマスク回路１０Ａへ出力する機能を有している。
　同様に、クロック信号分周回路１００Ｂは、分周比設定情報４０ＢのＮＢ／Ｍ（ＮＢは正整数，ＭはＮＢより大きい正整数）で規定された分周比に基づいて、クロックＳ（入力クロック信号）の連続するＭ個のクロックパルスのうち、Ｍ－ＮＢ個分のクロックパルスをマスクすることにより、クロックＳをＮＢ／Ｍの分周比で有理数分周したクロックＢ（出力クロック信号）を生成する回路である。
　このクロック信号分周回路１００Ｂは、主な回路として、マスク回路１０Ｂとマスク制御回路２０Ｂとを含んでいる。
　マスク回路１０Ｂは、入力されたマスク信号５０Ｂに応じてクロックＳのクロックパルスをマスクすることによりクロックＢを生成して出力する機能を有している。
　マスク制御回路２０Ｂは、回路Ａ（相手回路）のクロックＡ（相手クロック信号）のパルスタイミングを示すクロック信号情報３０Ａに基づいて、連続するＭ個のクロックパルスのタイミングのうち、クロックＡにクロックパルスが存在しないタイミングに対して、優先して非マスクタイミングを割り当てたマスク信号５０Ｂを生成してマスク回路１０Ｂへ出力する機能を有している。
　なお、クロックＳ、クロック信号情報３０Ａ，３０Ｂ、分周比設定情報４０Ａ，４０Ｂについては、上位回路（図示せず）から供給されるものとする。
［第１の実施形態の動作］
　次に、図２を参照して、本発明の第１の実施形態にかかるクロック信号分周回路の動作について説明する。図２は、本発明の第１の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。ここでは、クロック信号分周回路１００Ｂにおいて、分周比分母Ｍ＝１２、分周比分子ＮＢ＝１１～４とし、クロックＳを分周比１１／１２～４／１２で分周してクロックＢを生成する場合を例として説明する。クロック信号分周回路１００Ａの動作についても、クロック信号分周回路１００Ｂと同様である。
　クロック信号分周回路１００Ｂには、クロックＳ、クロック信号情報３０Ａ、および分周比設定情報４０Ｂが入力されている。
　クロックＳは、所定周波数の連続したクロックパルスからなる信号である。クロック信号情報３０Ａは、例えば回路ＡのクロックＡの周波数を示す周波数信号や、クロックＡとクロックＢとの相対的な位相関係を示す位相信号からなる信号である。分周比設定情報４０Ｂは、分周比分母Ｍおよび分周比分子ＮＢの値を示す数ビット分の並列データからなり、分周比が変更されない限りこの分周比設定情報４０Ｂの値は変化しない。
　図２には、クロック信号分周回路１００Ｂにおいて、クロックＡがクロックＳを分周比９／１２で分周したものからなり、クロックＢがクロックＳを分周比１１／１２～４／１２で分周して生成する例が図示されている。この際、クロックＡおよびクロックＢのクロックＳに対する分周比の分母はともに１２であるので、クロックＡとクロックＢの位相関係は、クロックＳの１２サイクルで一巡する。この位相関係が一巡する１２サイクルのタイミングをＴ０～Ｔ１１で示している。
　クロック信号分周回路１００Ｂは、クロック信号情報３０Ａに基づきクロックＡのクロックパルスのパターンを考慮して、消費電流の変動が小さくなるように、クロックＢの生成を行う。具体的には、クロックＳを分周比ＮＢ／Ｍ（ＮＢは正整数，ＭはＮＢより大きい正整数）で分周してクロックＢを生成する場合、Ｍサイクルのうちクロックパルスを出力するＮサイクル分に非マスクタイミングを割り当てる必要があるが、その割り当て処理を以下の手順で行う。
（手順１）クロックＡにクロックパルスが存在しないサイクルに非マスクタイミングを割り当てる。Ｎサイクル分のすべての非マスクタイミングを割り当ることができた場合、割り当て処理を終了する。
（手順２）クロックＡにクロックパルスが存在するサイクルに対して、Ｎサイクルに足りない残りの非マスクタイミングをすべて割り当て、割り当て処理を終了する。
　したがって、図２の場合、クロックＡにクロックパルスが存在しないタイミング、すなわちタイミングＴ３，Ｔ８，Ｔ１１に対して優先して非マスクタイミングが割り当てられる。また、クロックＡにクロックパルスが存在しないタイミングに対して、ＮＢ個分のすべての非マスクタイミングを割り当てられない場合、クロックＡにクロックパルスが存在するタイミング、すなわちＴ０，Ｔ１，Ｔ２，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ９，Ｔ１０に対して残りの非マスクタイミングが割り当てられる。
　図３を参照して、上記手順による割り当て処理を具体的に説明する。図３は、本発明の第１の実施形態にかかるクロック信号分周回路の動作例を示すタイミングチャートである。ここでは、クロックＡの分周比が９／１２、クロックＢの分周比が５／１２の場合におけるクロック分周例が示されている。
　この例では、クロックＢの分周比は５／１２なので、タイミングＴ０～Ｔ１１で示す１２サイクルのうちクロックパルスを出力する５サイクルに非マスクタイミングを割り当てる。
　まず、手順１で、クロックＡにクロックパルスが存在しないサイクルである、タイミングＴ３、Ｔ８、Ｔ１１の３サイクルに非マスクタイミングを割り当てる。ここで、５サイクルには足りないので、次に手順２において残りの２サイクル分の非マスクタイミングを、クロックＡにクロックパルスが存在するサイクルに割り当てる。この際、いずれのサイクルでもよいが、ここではタイミングＴ０、Ｔ４に割り当てる。以上により、タイミングＴ０～Ｔ１１の１２サイクルのうち、非マスクタイミングすなわちクロックＳのクロックパルスを出力する５サイクルとして、タイミングＴ０、Ｔ３、Ｔ４、Ｔ８、Ｔ１１が選択される。
　このため、クロックパルスがクロックＡとクロックＢの両方ともに存在するサイクルの直後のサイクルで、クロックパルスがクロックＡとクロックＢの両方ともに存在しない場合がない。すなわち、クロックＡで動作する回路とクロックＢで動作する回路とが、同時に動作したサイクルの直後のサイクルで同時に停止することがない。
　例えば、図３のタイミングＴ４では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので消費電流が大きいが、その直後のサイクルであるタイミングＴ５では、クロックＡにクロックパルスが存在するので、回路Ａが動作し、回路Ａは電流を消費する。
　したがって、クロックＡで動作する回路ＡとクロックＢで動作する回路Ｂとが、同時に停止したサイクルの直後のサイクルで同時に動作することがない。同様に、クロックパルスがクロックＡとクロックＢの両方ともに存在しないサイクルの直後のサイクルで、クロックパルスがクロックＡとクロックＢの両方ともに存在する場合がない。このため、回路Ａと回路Ｂでの消費電流の変動が小さくなり、半導体集積回路上で発生する電源ノイズやＥＭＩノイズも小さくなる。
［第１の実施形態の効果］
　このように、本実施形態によれば、クロックＢを用いる回路Ｂ（対象回路）と同一半導体集積回路に含まれる回路Ａ（相手回路）で用いるクロックＡのパルスタイミングを示すクロック信号情報に基づいて、クロックＡにクロックパルスが存在しないタイミングに対して優先して非マスクタイミングを割り当てて、クロックＳのクロックパルスをマスクするようにしたので、半導体集積回路上で複数のクロック信号を使用する場合でも、これらクロック信号を利用する回路における消費電流の変動を抑制できる。この結果、半導体集積回路上で発生する電源ノイズやＥＭＩノイズの発生を抑制することができるという効果がある。
　また、本実施形態では、クロックＡにクロックパルスが存在しないタイミングに対して、Ｎ個分のすべての非マスクタイミングを割り当てられない場合、クロックＡにクロックパルスが存在するタイミングに対して残りの非マスクタイミングを割り当てて、クロックＳのクロックパルスをマスクするようにしたので、クロックＡにクロックパルスが存在しないタイミングが非マスクタイミングの数より少ない場合でも、消費電流の変動の増大を最小限に抑えたクロックＢを生成することが可能となる。
　また、本実施形態では、図３において、クロックＢの分周比が５／１２の場合についてのみ例を示したが、図２に示したように、クロックＢが他の分周比であっても同様にクロックＢを生成することができる。また、図２および図３では、クロックＡの分周比が９／１２の場合についてのみ例を示したが、クロックＡが他の分周比であっても同様である。また、図２および図３では、クロックＡのクロックパルスのパターンを考慮して、クロックＢを生成する場合を例として説明したが、クロックＢのクロックパルスのパターンを考慮して、クロックＡを生成しても、前述と同様の作用効果が得られる。
［第２の実施形態］
　次に、図４を参照して、本発明の第２の実施形態にかかるクロック信号分周回路について説明する。図４は、本発明の第２の実施形態にかかるクロック信号分周回路の構成を示すブロック図である。
　本実施形態では、第１の実施形態にかかるクロック信号分周回路１００Ｂのマスク回路１０Ｂおよびマスク制御回路２０Ｂの具体例について説明する。ここでは、クロック信号分周回路１００Ｂを例としてについて説明するが、第１の実施形態にかかるクロック信号分周回路１００Ａにも同様にして適用可能である。
　図４において、マスク回路１０Ｂは、入力するマスク信号５０Ｂを参照して、クロックＳのパルスをマスクするか、あるいはマスクせずにそのままクロックＢに出力するか、のいずれかを選択する機能を有している。
　本実施形態において、このマスク回路１０Ｂは、ラッチ回路１１とゲート回路１２とから構成されている。
　ラッチ回路１１は、クロックＳの立ち下りのタイミングでマスク信号５０Ｂをラッチすることで、ゲート回路１２に入力されるマスク信号５０Ｂの遷移を、クロックＳの値が「０」であるタイミングに限定する機能を有している。
　ゲート回路１２は、ラッチ回路１１でラッチされたマスク信号５０Ｂに基づいてクロックＳをマスクする機能を有する。マスク信号５０Ｂの値が「０」の場合、クロックＳをマスクする。マスク信号５０Ｂの値が「１」の場合、クロックＳをマスクしない。
　ラッチ回路１１を設けることで、クロックＢにグリッチが発生することを抑制できる。タイミング設計が容易になるという効果があるが、タイミング設計を厳密に行うことでグリッチの発生を回避する場合には、ラッチ回路１１を省略してもよい。また、図４では、クロックＳをマスクするゲート回路１２としてＡＮＤ回路が用いられているが、これに限るものではない。ＯＲ回路を用いてもよいし、その他、同等の機能を有する回路を用いてもよい。
　マスク制御回路２０Ｂは、クロック信号情報３０Ａおよび分周比設定情報４０Ｂに基づいて、クロックＳのクロックパルスをカウントすることにより、クロックＳに対するクロックＡの相対的な位相を示すカウント値を生成し、このカウント値に基づいて割り当てた非マスクタイミングに基づきマスク信号５０Ｂを生成して出力する機能を有している。
　本実施形態において、このマスク制御回路２０Ｂは、カウンタ２１とテーブル回路２２とから構成されている。また、クロック信号情報３０Ａは、回路Ａで用いるクロックＡの周波数を示す周波数信号３２と、クロックＡとクロックＢとの相対的な位相関係が一巡する期間を示す位相信号３１とから構成されている。また、分周比設定情報４０Ａは、複数ビットの並列ビットデータからなる、分周比分母Ｍと分周比分子Ｎとから構成されている。なお、周波数信号３２は、クロックＡを特定する値を示す数ビット分の並列データからなり、クロックＡが変更されない限りこの周波数信号３２の値は変化しない。
　カウンタ２１は、クロックＳのクロックパルスをカウントするとともに、当該カウント値２３が分周比分母Ｍに達した時点で、位相信号３１のタイミングに合わせてカウント値をリセットすることにより、クロックＳに対する回路Ａの通信タイミングの相対的な位相を示すカウント値２３を出力する機能を有している。これにより、カウンタ２１から、クロックＡとクロックＢの位相関係が一巡するサイクル数がカウント値２３として出力される。
　テーブル回路２２は、カウント値２３、クロック信号情報３０Ａである周波数信号３２、および分周比設定情報４０Ｂである分周比分母Ｍ（４１）と分周比分子Ｎ（４２）の組合せ２４ごとに、マスクの要否を示すテーブルデータ２５を予めテーブル形式で保持する機能と、入力されたこれら値の組合せに応じたテーブルデータをマスク信号５０Ｂとして出力する機能とを有している。これにより、テーブル回路２２から、分周比分母Ｍ、分周比分子Ｎ、周波数信号３２、カウント値２３に応じて、マスク回路１０ＢでクロックＳのクロックパルスをマスクするか否かを制御するマスク信号５０Ｂが、クロックＳのクロックパルスごとに出力される。
［第２の実施形態の動作］
　次に、図５を参照して、本発明の第２の実施形態にかかるクロック信号分周回路の動作について説明する。図５は、本発明の第２の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。
　ここでは、クロック信号分周回路１００Ｂにおいて、クロックＳを分周比９／１２で分周して生成したクロックＡを考慮して、クロックＳを分周比５／１２で分周して生成したクロックＢを生成する場合について説明する。なお、クロックＡおよびクロックＢの両方がクロックＳに同期しているものとする。
　位相信号３１は、クロックＡとクロックＢの位相関係が一巡する１２サイクルのうち、タイミングＴ０で「１」となり、それ以外で「０」となる信号であり、クロックＡとクロックＢの位相関係を示している。
　カウンタ２１は、位相信号３１が「１」となるいずれかのタイミングで「０」となり、その後、クロックＡとクロックＢの位相関係が一巡する１２サイクル分を繰り返してクロックＳのクロックパルスをカウントする。これにより、クロックＡとクロックＢの相対的な位相関係を示すカウント値２３がカウンタ２１から出力される。
　図５では、カウント値２３が「０」～「１１」の値をとるタイミングとタイミングＴ０～Ｔ１１とが対応している。すなわち、カウント値２３は、タイミングＴ０で「０」、タイミングＴ１で「１」、タイミングＴ１１で「１１」となり、再びタイミングＴ０で「０」になる。
　テーブル回路２２のテーブルデータ２５は、カウント値２３、周波数信号３２、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４ごとに、クロックＳの次のサイクルのパルスをマスクする場合は「０」、マスクしない場合は「１」が予め設定されている。したがって、各時刻に入力された、カウント値２３、周波数信号３２、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４に応じたテーブルデータ２５の値が、マスク信号５０Ｂとして出力される。
　図５の場合、テーブル回路２２には、クロック信号Ｓの連続するＭ個のクロックパルスのタイミングＴ０～Ｔ１１に対応する組合せ２４のうち、クロックＡにクロックパルスが存在しないタイミングＴ３，Ｔ８，Ｔ１１を示す組合せ２４に対して、優先して非マスクタイミングを割り当てたテーブルデータ２５が予め設定されている。また、クロックＡにクロックパルスが存在するタイミングのうちＴ０，Ｔ４に対応する組合せ２４に対しても、非マスクタイミングを割り当てたテーブルデータ２５が予め設定されている。これら以外のタイミングＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ７，Ｔ９，Ｔ１０に対応する組合せ２４については、マスクタイミングが割り当てられている。
　これにより、カウント値２３が「１」、「２」、「５」、「６」、「７」、「９」、「１０」の場合は、テーブルデータ２５として非マスクタイミングを示す「０」、それ以外の場合は、テーブルデータ２５としてマスクタイミングを示す「１」が、テーブル回路２２から読み出され、マスク信号５０Ｂとして出力される。
　マスク回路１０Ｂは、このマスク信号５０Ｂを参照して、タイミングＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ７，Ｔ９，Ｔ１０において、クロックＳのパルスをマスクし、それ以外のタイミングではパルスをマスクしないで、クロックＢに出力する。
　したがって、連続するＭ個のクロックパルスのタイミングＴ０～Ｔ１１のうち、タイミングＴ０，Ｔ３，Ｔ４，Ｔ８，Ｔ１１の５つのタイミングでクロックＳのクロックパルスがクロックＢとして出力されることになり、結果として、回路Ａの動作が停止する動作停止タイミングにクロックパルスを有する分周比５／１２のクロックＢが生成される。
　このため、回路Ａの動作停止タイミングには回路Ｂが動作することになり、回路Ａと回路Ｂとの消費電流が平均化され、両回路での消費電流の変動が抑制される。
［第２の実施形態の効果］
　このように、本実施形態では、クロックＳのクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、クロックＳに対するクロックＢの相対的な位相を示すカウント値を生成し、このカウント値とクロックＡのクロック信号情報とに基づいて、非マスクタイミングを割り当てるようにしたので、カウンタという極めて簡単な回路構成で、入力クロック信号に対する相手回路の動作タイミングの相対的な位相を導出でき、相手回路の非動作タイミングに対して優先して非マスクタイミングを正確に割り当てることが可能となる。
　また、本実施形態では、少なくともクロックＡのクロック信号情報およびカウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じてテーブル回路から出力されたテーブルデータをマスク信号として出力するようにしたので、テーブル回路という極めて簡単な回路構成で、相手回路の非動作タイミングに対して優先して非マスクタイミングを正確に割り当てることが可能となる。
　また、本実施形態では、図５において、クロックＡの分周比が９／１２、クロックＢの分周比が５／１２の場合を示したが、その他の場合であっても、分周比、クロックＡの周波数、およびクロックＡに対する相対的な位相ごとに、テーブルデータ２５の値を適切に設定することで、消費電流の変動の小さい任意の有理数分周を実現することができる。
　また、図５では、マスク制御回路２０Ｂが入力するクロックＢの分周比設定を示す分周比分母Ｍ、分周比分子Ｎ、およびクロックＡの情報を示す周波数信号３２、位相信号３１、などの値は一定であったが、テーブル回路２２がそれらの値に対応するテーブルデータ２５を保持する範囲内であれば、適宜動作中に変更することもできる。
　また、本実施形態では、マスク制御回路２０Ｂが入力するクロックＢの分周比設定は、分周比の分母の値を示す分周比分母Ｍと、分周比の分子の値を示す分周比分子Ｎから構成されるとしたが、クロックＢの分周比を設定できるものであれば、別の形式であってもよい。同様に、マスク制御回路２０Ｂが入力するクロックＡの情報は、クロックＡの周波数を示す周波数信号３２と、クロックＡとクロックＢとの位相関係を示す位相信号３１から構成されるとしたが、クロックＡのクロックパルスのパターン、およびクロックＡとクロックＢとの位相関係を指定できるものであれば、別の形式であってもよい。また、分周比の設定や、クロックＡの情報の指定に不要の信号は適宜省略してもよい。例えば、クロックＡの周波数がある特定の周波数のみである場合には、テーブルデータ２５をクロックＡの周波数ごとに備える必要がないので、周波数信号３２を省略することができる。
　また、本実施形態では、クロック信号分周回路１００Ｂの構成例について詳細に説明したが、クロック信号分周回路１００Ａについても前述と同様の構成で実現でき、前述と同様の作用効果が得られる。
　また、本実施形態によるクロック信号分周回路１００は、ディジタル論理回路のみで構成され、クロックＳをマスクするか否かのいずれかを選択して、有理数分周を実現するので、消費電力やレイアウト面積が小さいという特徴がある。また、アナログ回路や専用設計を必要とする回路を使用しないので、設計・検証コストが小さいという特徴がある。
［第３の実施形態］
　次に、図６を参照して、本発明の第３の実施形態にかかるクロック信号分周回路について説明する。図６は、本発明の第３の実施形態にかかるクロック信号分周回路の構成を示すブロック図であり、図１と同じまたは同等部分には同一符号を付してある。
　第１の実施形態では、半導体集積回路上にある他の回路の動作タイミングを考慮してマスク信号を生成する場合について説明した。本実施形態では、これに加えて回路Ａと回路Ｂとの間で行われるデータ通信についても考慮してマスク信号を生成する場合について説明する。
　図６において、クロック信号分周回路１００Ａは、分周比設定情報４０Ａおよびクロック信号情報３０Ｂに加えて、回路Ａと回路Ｂとの間の通信タイミングを示す通信タイミング情報６０を入力し、これらに基づいてクロックＳを有理数分周することでクロックＡを生成する。また、クロック信号分周回路１００Ｂは、クロックＢの分周比を設定する分周比設定情報４０Ｂおよびクロック信号情報３０Ａに加えて通信タイミング情報６０を入力し、これらに基づいてクロックＳを有理数分周することでクロックＢを生成する。なお、通信タイミング情報６０は、上位回路（図示せず）から供給されるものとする。
　回路Ａと回路Ｂは、クロックＳのクロックパルスに同期したタイミングのうち、通信タイミング情報６０で規定されるタイミングで、信号ＡｏｕｔおよびＢｏｕｔを通じて互いにデータ通信する。信号Ａｏｕｔは、回路ＡがクロックＡのタイミングで出力し、回路ＢがクロックＢのタイミングで入力する信号である。信号Ｂｏｕｔは、回路ＢがクロックＢのタイミングで出力し、回路ＡがクロックＡのタイミングで入力する信号である。
　クロック信号分周回路１００Ａのマスク制御回路２０Ａは、クロック信号情報３０Ｂと通信タイミング情報６０に基づいて、連続するＭ個のクロックパルスのタイミングのうち、回路Ａと回路Ｂとの間でデータ通信が行われる通信タイミングに対して最優先で非マスクタイミングを割り当てた後、クロックＢにクロックパルスが存在しないタイミングに対して優先して非マスクタイミングを割り当てたマスク信号５０Ａを生成してマスク回路１０Ａへ出力する機能を有している。
　クロック信号分周回路１００Ｂのマスク制御回路２０Ｂは、クロック信号情報３０Ａと通信タイミング情報６０に基づいて、連続するＭ個のクロックパルスのタイミングのうち、回路Ａと回路Ｂとの間でデータ通信が行われる通信タイミングに対して最優先で非マスクタイミングを割り当てた後、クロックＡにクロックパルスが存在しないタイミングに対して優先して非マスクタイミングを割り当てたマスク信号５０Ｂを生成してマスク回路１０Ｂへ出力する機能を有している。
［第３の実施形態の動作］
　次に、図７および図８を参照して、本発明の第３の実施形態にかかるクロック信号分周回路の動作について説明する。図７は、本発明の第３の実施形態にかかるクロック信号分周回路の動作（クロックＡ）を示すタイミングチャートである。図８は、本発明の第３の実施形態にかかるクロック信号分周回路の動作（クロックＢ）を示すタイミングチャートである。
　ここでは、クロック信号分周回路１００Ｂにおいて、分周比分母Ｍ＝１２、分周比分子ＮＢ＝１１～４とし、クロックＳを分周比１１／１２～４／１２で分周してクロックＢを生成する場合を例として説明する。ここでは、クロックＡとクロックＢの位相関係が一巡するタイミングＴ０～Ｔ１１のうち、回路Ａと回路Ｂは、タイミングＴ０、Ｔ４，Ｔ８で通信するものとする。
　クロック信号分周回路１００Ａおよびクロック信号分周回路１００Ｂは、上記通信タイミングを示す通信タイミング情報６０と、通信相手のクロック信号情報３０Ａ，３０Ｂとを入力し、それに基づいて通信タイミングを考慮した有理数分周を行う。具体的には、通信タイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信タイミングにないクロックパルスをマスクする。
　図７および図８のクロック分周例においては、通信タイミングであるタイミングＴ０、Ｔ４、Ｔ８で常にクロックパルスをマスクせず、それ以外の通信タイミングではないタイミングＴ１、Ｔ２、Ｔ３，Ｔ５、Ｔ６、Ｔ７、Ｔ９、Ｔ１０，Ｔ１１のいずれかにあるクロックパルスをマスクすることで、クロックＡおよびクロックＢを生成する。このとき、実施形態１と同様に、他のクロックとの関係を考慮してクロックパルスをマスクすることにより、消費電流の変動が小さく、したがって、発生する電源ノイズやＥＭＩノイズが小さいクロック信号を生成する。
［クロックＡ生成方法］
　まず、図７を参照して、クロックＡの生成方法について具体的に説明する。クロック信号分周回路１００Ａは、通信タイミング情報６０とクロック信号情報３０Ｂを入力し、通信タイミングを考慮して、クロックＡを生成する。クロックＳを分周比Ｎ／Ｍ（Ｍ、Ｎは整数）で分周してクロックＡを生成する場合、クロックＳの連続するＭサイクルのうちから、クロックパルスを出力するＮサイクルに対して非マスクタイミングを割り当てる必要がある。その割り当て処理を以下の手順で行う。
（手順１）通信タイミングにあるサイクルに非マスクタイミングを割り当てる。Ｎサイクル分のすべての非マスクタイミングを割り当ることができた場合、割り当て処理を終了する。
（手順２）通信タイミングのサイクルの直前または直後のサイクルに対して、Ｎサイクルに足りない残りの非マスクタイミングを割り当てる。Ｎサイクル分のすべての非マスクタイミングを割り当ることができた場合、割り当て処理を終了する。
（手順３）手順１および手順２における割り当て対象のサイクル以外のサイクルに対して、Ｎサイクルに足りない残りの非マスクタイミングをすべて割り当て、割り当て処理を終了する。
　したがって、図７の場合、例えば、クロックＡの分周比１０／１２の場合、以下のようにして、タイミングＴ０～Ｔ１１に対して、クロックパルスを出力する１０サイクル分の非マスクタイミングが割り当てられる。
　まず、手順１において、通信タイミングＴ０、Ｔ４、Ｔ８の３サイクルに非マスクタイミングを割り当てる。この際、割り当てできた非マスクタイミングは１０サイクルには足りないので、次の手順２において、通信タイミングの直前または直後のサイクルから、タイミングＴ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１の６サイクルに対して非マスクタイミングが割り当てられる。
　また、１０サイクルには１サイクル足りないので、次の手順３において、残りのサイクルから、例えばＴ１０に対して非マスクタイミングが割り当てられる。以上により、タイミングＴ０～Ｔ１１のうち、タイミングＴ０、Ｔ１、Ｔ３、Ｔ４、Ｔ５、Ｔ７、Ｔ８、Ｔ９、Ｔ１０、Ｔ１１の１０サイクル分に非マスクタイミングが割り当てられる。
［クロックＢ生成方法］
　次に、図８を参照して、クロックＢの生成方法について具体的に説明する。クロック信号分周回路１００Ｂは、通信タイミング情報６０とクロック信号情報３０Ａを入力し、通信タイミングとクロックＡのクロックパルスのパターンを考慮して、クロックＢを生成する。クロックＳを分周比Ｎ／Ｍ（Ｍ、Ｎは整数）で分周してクロックＢを生成する場合、クロックＳの連続するＭサイクルのうちからクロックパルスを出力するＮサイクルに非マスクタイミングを割り当てる必要がある。その割り当て処理を以下の手順で行う。
（手順１）通信タイミングにあるサイクルに非マスクタイミングを割り当てる。Ｎサイクル分のすべての非マスクタイミングを割り当ることができた場合、割り当て処理を終了する。
（手順２）通信タイミングにないサイクルのうち、クロックＡのクロックパルスが存在しないサイクルに対して、Ｎサイクルに足りない残りの非マスクタイミングを割り当てる。Ｎサイクル分のすべての非マスクタイミングを割り当ることができた場合、割り当て処理を終了する。
（手順３）手順１および手順２における割り当て対象のサイクル以外のサイクルに対して、Ｎサイクルに足りない残りの非マスクタイミングをすべて割り当て、割り当て処理を終了する。
　したがって、図８の場合、例えば、クロックＡの分周比が９／１２であり、クロックＢの分周比が５／１２である場合、以下のようにして、タイミングＴ０～Ｔ１１に対して、クロックパルスを出力する５サイクル分の非マスクタイミングが割り当てられる。
　まず、手順１において、通信タイミングＴ０、Ｔ４、Ｔ８の３サイクルに非マスクタイミングが割り当てられる。
　この際、割り当てできた非マスクタイミングは１０サイクルには足りないので、次の手順２において、通信タイミングにないサイクルのうち、タイミングＴ６、Ｔ１０の２サイクルに非マスクタイミングが割り当てられる。以上により、タイミングＴ０～Ｔ１１のうち、タイミングＴ０、Ｔ４、Ｔ６、Ｔ８、Ｔ１０の５サイクル分に非マスクタイミングが割り当てられる。
　これにより、クロック信号分周回路１００Ａが生成するクロックＡは、通信タイミングでは必ずクロックパルスが存在するので、クロックＡで動作する回路Ａは常に、クロックＢで動作する回路Ｂが信号Ｂｏｕｔに出力した信号を、期待したタイミングで入力することができる。また、クロックＡで動作する回路Ａは常に、クロックＢで動作する回路Ｂが期待したタイミングで、信号Ａｏｕｔに信号を出力することができる。
　同様に、クロック信号分周回路１００Ｂが生成するクロックＢは、通信タイミングでは必ずクロックパルスが存在するので、クロックＢで動作する回路Ｂは常に、クロックＡで動作する回路Ａが信号Ａｏｕｔに出力した信号を、期待したタイミングで入力することができる。また、クロックＢで動作する回路Ｂは常に、クロックＡで動作する回路Ａが期待したタイミングで、信号Ｂｏｕｔに信号を出力することができる。
［第３の実施形態の効果］
　このように、本実施形態によれば、回路Ａと回路Ｂとの間の通信タイミングに対して最優先で非マスクタイミングが割り当てられた後、相手側の回路の非動作タイミングに対して優先して非マスクタイミングが割り当てられる。
　したがって、異なる周波数のクロック信号（クロックＡ）で動作する他の回路との間でも、信号入出力タイミングのズレを小さくすることができ、通信性能を低下させずにデータ通信を行える出力クロック信号（クロックＢ）を生成することが可能となる。
　これにより、異なる周波数のクロック信号との通信のために、特別なタイミング設計や特別なクロック乗せ換え回路が不要となり、低電力、低面積かつ低設計コストで、クロック信号を有理数分周することが可能となる。
　さらに、分周比を変更する場合でも、それに応じて異なる周波数のクロックとの通信タイミングを変更する必要がなくなる。例えば、図７に示すように、クロックＡの分周比を１１／１２～４／１２のいずれに変更する場合、および、図８に示すように、クロックＢの分周比を１１／１２～４／１２のいずれに変更する場合、でも、通信タイミングＴ０、Ｔ４，Ｔ８を変更する必要がない。
　さらに、クロックパルスがクロックＡとクロックＢの両方ともに存在するサイクルの直後のサイクルで、クロックパルスがクロックＡとクロックＢの両方ともに存在しない場合がない。すなわち、クロックＡで動作する回路とクロックＢで動作する回路とが、同時に動作したサイクルの直後のサイクルで同時に停止することがない。
　同様に、クロックパルスがクロックＡとクロックＢの両方ともに存在しないサイクルの直後のサイクルで、クロックパルスがクロックＡとクロックＢの両方ともに存在する場合がない。すなわち、クロックＡで動作する回路とクロックＢで動作する回路とが、同時に停止したサイクルの直後のサイクルで同時に動作することがない。
　図９は、本発明の第２の実施形態にかかるクロック信号分周回路の動作例を示すタイミングチャートである。ここでは、クロックＡの分周比が９／１２、クロックＢの分周比が５／１２、回路Ａと回路ＢがタイミングＴ０、Ｔ４，Ｔ８で通信する場合におけるクロック分周例が示されている。
　例えば、タイミングＴ４では、クロックＡとクロックＢの両方ともにクロックパルスが存在し、回路Ａと回路Ｂの両方とも動作するので消費電流が大きいが、その直後のサイクルであるタイミングＴ５では、クロックＡにクロックパルスが存在するので、回路Ａが動作し、回路Ａは電流を消費する。また、タイミングＴ２では、クロックＡとクロックＢの両方ともにクロックパルスが存在せず、回路Ａと回路Ｂの両方とも動作しないので消費電流が小さいが、その直後のサイクルであるタイミングＴ３では、クロックＡにクロックパルスが存在するので、回路Ａが動作し、回路Ａは電流を消費する。
　したがって、タイミングＴ５，Ｔ３では、回路Ａおよび回路Ｂでの消費電流の変動が抑制され、発生する電源ノイズやＥＭＩノイズも小さくなる。
　また、図９では、クロックＢの分周比が５／１２の場合についてのみ例を示したが、図８に示すように、クロックＢが他の分周比であっても同様にクロックＢを生成することができる。また、図８および図９では、クロックＡの分周比が９／１２の場合についてのみ例を示したが、図７に示すようにクロックＡが他の分周比であっても同様である。また、通信タイミングとしてタイミングＴ０、Ｔ４、Ｔ８を選択したが、他のタイミングであっても同様の手順でクロックＡおよびクロックＢを生成することができる。また、クロックＡのクロックパルスのパターンを考慮して、クロックＢを生成したが、クロックＢのクロックパルスのパターンを考慮して、クロックＡを生成してもよい。
［第４の実施形態］
　次に、図１０を参照して、本発明の第４の実施形態にかかるクロック信号分周回路について説明する。図１０は、本発明の第４の実施形態にかかるクロック信号分周回路の構成を示すブロック図であり、図４と同じまたは同等部分には同一符号を付してある。
　本実施形態では、第３の実施形態にかかるクロック信号分周回路１００Ｂのマスク制御回路２０Ｂの具体例について説明する。本実施形態にかかるクロック信号分周回路１００は、第２の実施形態と比較して、マスク制御回路２０のテーブル回路２２の構成が異なる。その他の構成については、図４と同様であり、ここでの詳細な説明は省略する。ここでは、クロック信号分周回路１００Ｂを例としてについて説明するが、第３の実施形態にかかるクロック信号分周回路１００Ａにも同様にして適用可能である。
　テーブル回路２２は、カウント値２３、クロック信号情報３０Ａである周波数信号３２、分周比設定情報４０である分周比分母Ｍ（４１）と分周比分子Ｎ（４２）、および通信タイミング情報６０である通信タイミング選択信号６１の組合せ２４ごとに、マスクの要否を示すテーブルデータ２５を予めテーブル形式で保持する機能と、入力されたこれら値の組合せに応じたテーブルデータ２５をマスク信号５０Ｂとして出力する機能とを有している。
　これにより、テーブル回路２２から、分周比分母Ｍ、分周比分子Ｎ、周波数信号３２の値、通信タイミング選択信号６１の値、カウント値２３に応じて、マスク回路１０ＢでクロックＳのクロックパルスをマスクするか否かを制御するマスク信号５０Ｂが、クロックＳのクロックパルスごとに出力される。
　通信タイミング選択信号６１は、クロックＡとクロックＢとの位相関係が一巡する期間の各タイミングから通信タイミングを選択するための信号であり、複数ビットの並列ビットデータからなる。
［第４の実施形態の動作］
　次に、図１１を参照して、本発明の第４の実施形態にかかるクロック信号分周回路の動作について説明する。図１１は、本発明の第４の実施形態にかかるクロック信号分周回路の動作を示すタイミングチャートである。
　ここでは、クロックＡの分周比が９／１２であり、クロックＳから分周比５／１２のクロックＢを生成する場合について説明する。なお、回路Ａと回路ＢはタイミングＴ０、Ｔ４、Ｔ８で通信を行うものとし、クロックＡがクロックＳに同期しており、その分周比が９／１２であるものとする。
　位相信号３１は、クロックＡとクロックＢの位相関係が一巡する間の、任意の１サイクルで「１」となり、それ以外で「０」となる信号である。図１１の場合、位相関係が一巡する１２サイクルのうち、タイミングＴ０で「１」となる。
　また、通信タイミング選択信号６１により、回路Ａと回路Ｂは通信タイミングとして、タイミングＴ０、Ｔ４、Ｔ８が選択されている。
　テーブル回路２２のテーブルデータ２５は、カウント値２３、周波数信号３２、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４ごとに、クロックＳの次のサイクルのパルスをマスクする場合は「０」、マスクしない場合は「１」が予め設定されている。したがって、各時刻に入力された、カウント値２３、周波数信号３２、分周比分母Ｍ（４１）、および分周比分子Ｎ（４２）の組合せ２４に応じたテーブルデータ２５の値が、マスク信号５０Ｂとして出力される。
　図１１の場合、テーブル回路２２には、クロック信号Ｓの連続するＭ個のクロックパルスのタイミングＴ０～Ｔ１１に対応する組合せ２４のうち、通信タイミングＴ０、Ｔ４、Ｔ８に対して、最優先で非マスクタイミングを割り当てたテーブルデータ２５が予め設定されている。また、残りのタイミングに対応する組合せ２４のうち、クロックＡにクロックパルスが存在しないタイミングＴ２，Ｔ６，Ｔ１０を示す組合せ２４に対して、優先して非マスクタイミングを割り当てたテーブルデータ２５が予め設定されている。また、残りのタイミングに対応する組合せ２４のうち、タイミングＴ１を示す組合せ２４に対して、非マスクタイミングを割り当てたテーブルデータ２５が予め設定されている。
　これにより、カウント値２３が「１」、「２」、「３」、「５」、「７」、「９」、「１１」の場合は、テーブルデータ２５として非マスクタイミングを示す「０」、それ以外の場合は、テーブルデータ２５としてマスクタイミングを示す「１」が、テーブル回路２２から読み出され、マスク信号５０Ｂとして出力される。
　マスク回路１０Ｂは、このマスク信号５０Ｂを参照して、タイミングＴ１、Ｔ２、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１において、クロックＳのパルスをマスクし、それ以外のタイミングではパルスをマスクしないで、クロックＢに出力する。
　したがって、連続するＭ個のクロックパルスのタイミングＴ０～Ｔ１１のうち、タイミングＴ０、Ｔ４、Ｔ６、Ｔ５、Ｔ８、Ｔ１０の５つのタイミングでクロックＳのクロックパルスがクロックＢとして出力されることになり、結果として、回路Ａの動作が停止する動作停止タイミングにクロックパルスを有する分周比５／１２のクロックＢが生成される。
　このため、回路Ａとの通信タイミングと回路Ａの動作停止タイミングには回路Ｂが動作することになり、回路Ａと回路Ｂとの消費電流が平均化され、両回路での消費電流の変動が抑制される。
［第４の実施形態の効果］
　このように、本実施形態では、少なくともクロックＡのクロック信号情報３０Ａ、回路Ａ，Ｂ間の通信タイミング情報６０、およびカウント値２３の組合せごとにマスクの要否を示すテーブルデータ２５を予めテーブル回路２２で保持し、入力されたこれら組合せに応じてテーブル回路２２から出力されたテーブルデータ２５をマスク信号５０Ｂとして出力するようにしたので、テーブル回路という極めて簡単な回路構成で、回路Ａと回路Ｂとの間の通信タイミングに対して最優先で非マスクタイミングを割り当てるとともに、回路Ａの非動作タイミングに対して優先して非マスクタイミングを割り当てることが可能となる。
　また、本実施形態では、図１１において、通信タイミング選択信号６１により、クロックＡとクロックＢの位相関係が一巡する間において、タイミングＴ０、Ｔ４、Ｔ８で通信することが選択されているが、通信タイミング選択信号６１を適宜変更することにより、別のタイミングで通信することを選択することもできる。
　この場合でも、通信タイミング選択信号６１で選択する通信タイミングごとに、テーブルデータ２５の値を適切に設定することで、通信タイミングにあるクロックパルスは常にマスクをせずに、それ以外の通信タイミングにないクロックパルスをマスクすることによる任意の有理数分周を実現することができる。
　また、本実施形態では、クロック信号分周回路１００Ｂの構成例について詳細に説明したが、クロック信号分周回路１００Ａについても前述と同様の構成で実現でき、前述と同様の作用効果が得られる。
　また、本実施形態によるクロック信号分周回路１００は、ディジタル論理回路のみで構成され、クロックＳをマスクするか否かのいずれかを選択して、有理数分周を実現するので、消費電力やレイアウト面積が小さいという特徴がある。また、アナログ回路や専用設計を必要とする回路を使用しないので、設計・検証コストが小さいという特徴がある。
　一般的な通信機器におけるデータ通信用クロック信号を、与えられた基準クロック信号から分周して生成するクロック信号分周回路として適用でき、特に、入力クロック信号とは異なる周波数のクロック信号で動作する相手回路との間でデータ通信を行う通信機器に最適である。

Claims (22)

  1. 　Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号の連続するＭ個のクロックパルスのうち、Ｍ－Ｎ個分のクロックパルスをマスクし、残りのＮ個分のクロックパルスをマスクしないことにより、当該入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周回路であって、
    　入力クロック信号のクロックパルスに対するマスクタイミングおよび非マスクタイミングを示すマスク信号に応じて、前記入力クロック信号のクロックパルスをマスクすることにより前記出力クロック信号を生成して出力するマスク回路と、
    　前記出力クロック信号を用いる対象回路と同一半導体集積回路に含まれる相手回路で用いる相手クロック信号のパルスタイミングを示す相手クロック信号情報に基づいて、前記入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該相手クロック信号にクロックパルスが存在しないタイミングに対して、優先して非マスクタイミングを割り当てたマスク信号を生成して前記マスク回路へ出力するマスク制御回路と
    　を備えることを特徴とするクロック信号分周回路。
  2. 　請求項１に記載のクロック信号分周回路において、
    　前記マスク制御回路は、前記相手クロック信号にクロックパルスが存在しないタイミングに対して、Ｎ個分のすべての非マスクタイミングを割り当てられない場合、前記相手クロック信号にクロックパルスが存在するタイミングに対して残りの非マスクタイミングを割り当てたマスク信号を生成することを特徴とするクロック信号分周回路。
  3. 　請求項１に記載のクロック信号分周回路において、
    　前記マスク制御回路は、前記入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、当該入力クロック信号に対する前記相手クロック信号の相対的な位相を示すカウント値を生成し、このカウント値と前記相手クロック信号情報とに基づいて前記マスク信号を生成することを特徴とするクロック信号分周回路。
  4. 　請求項３に記載のクロック信号分周回路において、
    　前記マスク制御回路は、少なくとも前記相手クロック信号情報および前記カウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータを前記マスク信号として出力することを特徴とするクロック信号分周回路。
  5. 　請求項４に記載のクロック信号分周回路において、
    　前記テーブル回路は、前記相手クロック信号情報および前記カウント値に、分周比分母Ｍおよび分周比分子Ｎの組合せごとにマスクの要否を示すテーブルデータを予め保持することを特徴とするクロック信号分周回路。
  6. 　請求項１に記載のクロック信号分周回路において、
    　前記相手クロック信号情報は、前記相手クロック信号の周波数を示す周波数信号と、前記相手クロック信号と前記出力クロック信号との位相関係を示す位相信号とを含むことを特徴とするクロック信号分周回路。
  7. 　請求項１に記載のクロック信号分周回路において、
    　前記マスク制御回路は、前記対象回路と前記相手回路との間のデータ通信の通信タイミングを示す通信タイミング情報に基づいて、連続するＭ個のクロックパルスのタイミングのうち、当該通信タイミングに対して最優先で非マスクタイミングを割り当てた後、前記相手クロック信号にクロックパルスが存在しないタイミングに対して残りの非マスクタイミングを割り当てたマスク信号を生成する
    　ことを特徴とするクロック信号分周回路。
  8. 　請求項７に記載のクロック信号分周回路において、
    　前記マスク制御回路は、前記相手クロック信号にクロックパルスが存在しないタイミングのうち、前記通信タイミングの直前または直後のタイミングに対して、残りの非マスクタイミングを割り当てたマスク信号を生成することを特徴とするクロック信号分周回路。
  9. 　請求項７に記載のクロック信号分周回路において、
    　前記マスク制御回路は、少なくとも前記相手クロック信号情報、前記通信タイミング情報、および前記カウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータをマスク信号として出力することを特徴とするクロック信号分周回路。
  10. 　請求項８に記載のクロック信号分周回路において、
    　前記テーブル回路は、前記相手クロック信号情報、前記通信タイミング情報、および前記カウント値に、分周比分母Ｍおよび分周比分子Ｎの組合せごとにマスクの要否を示すテーブルデータを予め保持することを特徴とするクロック信号分周回路。
  11. 　請求項７に記載のクロック信号分周回路において、
    　前記通信タイミング情報は、前記相手クロック信号と前記出力クロック信号との位相関係が一巡する期間の各タイミングから前記相手回路での通信タイミングを選択する通信タイミング選択情報を含むことを特徴とするクロック信号分周回路。
  12. 　Ｎ／Ｍ（Ｎは正整数，ＭはＮより大きい正整数）で規定された分周比に基づいて、入力クロック信号をＮ／Ｍ分周した出力クロック信号を生成するクロック信号分周方法であって、
    　前記出力クロック信号を用いる対象回路と接続された相手回路で用いる相手クロック信号のパルスタイミングを示す相手クロック信号情報に基づいて、前記入力クロック信号の連続するＭ個のクロックパルスのタイミングのうち、当該相手クロック信号にクロックパルスが存在しないタイミングに対して、優先して非マスクタイミングを割り当てたマスク信号を生成するマスク信号生成ステップと、
    　前記マスク信号の非マスクタイミングで前記入力クロック信号のクロックパルスをマスクせず、非マスクタイミング以外のマスクタイミングで前記入力クロック信号のクロックパルスをマスクすることにより、前記出力クロック信号を生成して出力するマスク制御ステップと
    　を備えることを特徴とするクロック信号分周方法。
  13. 　請求項１２に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、前記相手クロック信号にクロックパルスが存在しないタイミングに対して、Ｎ個分のすべての非マスクタイミングを割り当てられない場合、前記相手クロック信号にクロックパルスが存在するタイミングに対して残りの非マスクタイミングを割り当てたマスク信号を生成するステップを含むことを特徴とするクロック信号分周方法。
  14. 　請求項１２に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、前記入力クロック信号のクロックパルスをカウンタでカウントするとともに、当該カウント値が分周比分母Ｍに達した時点でカウント値をリセットすることにより、当該入力クロック信号に対する前記相手クロック信号の相対的な位相を示すカウント値を生成し、このカウント値と前記相手クロック信号情報とに基づいて前記マスク信号を生成するステップを含むことを特徴とするクロック信号分周方法。
  15. 　請求項１４に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、少なくとも前記相手クロック信号情報および前記カウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータを前記マスク信号として出力するステップを含むことを特徴とするクロック信号分周方法。
  16. 　請求項１５に記載のクロック信号分周方法において、
    　前記テーブル回路は、前記相手クロック信号情報および前記カウント値に、分周比分母Ｍおよび分周比分子Ｎの組合せごとにマスクの要否を示すテーブルデータを予め保持することを特徴とするクロック信号分周方法。
  17. 　請求項１２に記載のクロック信号分周方法において、
    　前記相手クロック信号情報は、前記相手クロック信号の周波数を示す周波数信号と、前記相手クロック信号と前記出力クロック信号との位相関係を示す位相信号とを含むことを特徴とするクロック信号分周方法。
  18. 　請求項１２に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、前記対象回路と前記相手回路との間のデータ通信の通信タイミングを示す通信タイミング情報に基づいて、連続するＭ個のクロックパルスのタイミングのうち、当該通信タイミングに対して最優先で非マスクタイミングを割り当てた後、前記相手クロック信号にクロックパルスが存在しないタイミングに対して残りの非マスクタイミングを割り当てたマスク信号を生成するステップを含む
    　ことを特徴とするクロック信号分周方法。
  19. 　請求項１８に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、前記相手クロック信号にクロックパルスが存在しないタイミングのうち、前記通信タイミングの直前または直後のタイミングに対して、残りの非マスクタイミングを割り当てたマスク信号を生成するステップを含むことを特徴とするクロック信号分周方法。
  20. 　請求項１８に記載のクロック信号分周方法において、
    　前記マスク制御ステップは、少なくとも前記相手クロック信号情報、前記通信タイミング情報、および前記カウント値の組合せごとにマスクの要否を示すテーブルデータを予めテーブル回路で保持し、入力されたこれら組合せに応じて前記テーブル回路から出力されたテーブルデータをマスク信号として出力するステップを含むことを特徴とするクロック信号分周方法。
  21. 　請求項１９に記載のクロック信号分周方法において、
    　前記テーブル回路は、前記相手クロック信号情報、前記通信タイミング情報、および前記カウント値に、分周比分母Ｍおよび分周比分子Ｎの組合せごとにマスクの要否を示すテーブルデータを予め保持することを特徴とするクロック信号分周方法。
  22. 　請求項１８に記載のクロック信号分周方法において、
    　前記通信タイミング情報は、前記相手クロック信号と前記出力クロック信号との位相関係が一巡する期間の各タイミングから前記相手回路での通信タイミングを選択する通信タイミング選択情報を含むことを特徴とするクロック信号分周方法。
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Citations (2)

* Cited by examiner, † Cited by third party
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JPS63151217A (ja) * 1986-12-16 1988-06-23 Fujitsu Ltd 歯抜け分周回路
JPH0946222A (ja) * 1995-07-25 1997-02-14 Nippon Steel Corp 可変クロック発生回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151217A (ja) * 1986-12-16 1988-06-23 Fujitsu Ltd 歯抜け分周回路
JPH0946222A (ja) * 1995-07-25 1997-02-14 Nippon Steel Corp 可変クロック発生回路

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