JP2000111623A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】 【課題】カウンタ回路に可変遅延回路を使用することに
より、小回路規模にて実現可能なタイミング発生器を提
供する。 【解決手段】基準発振器１、テストピリオドコントロー
ル回路４の制御により基準発振器１の出力１Ａに基づい
てレジスタ回路３に設定される値に従ってテストピリオ
ドが発生するテストピリオド発生器２、発生したテスト
ピリオド信号２Ａに基づいてレジスタ回路６の設定値に
応じたカウント動作を行うマスタカウンタ５、演算機能
付コントロール回路７によって各レジスタ回路９、１
１、１３に設定された遅延量に応じたタイミングで複数
のタイミング信号Ｔ１〜Ｔｎを発生する可変遅延回路１
〜ｎ（８、１０、１２）から構成される。マスタカウン
タ５と、可変遅延回路８、１０、１２のカウンタ値と遅
延量の組み合わせは、演算機能付コントロール回路７に
てそれぞれに最適な値が割り振られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のパルス信
号を任意のタイミングで発生するタイミング発生回路に
関する。

【０００２】

【従来の技術】例えば、半導体試験装置等において用い
られている従来技術によるタイミング発生回路の構造
を、図２により説明する。図２の１は基準発振器、２は
テストピリオド発生器、３はテストピリオド発生器２の
ピリオドデータを格納するレジスタ回路、４はテストピ
リオドコントロール回路、１７はタイミングコントロー
ル回路、１８、２０、２２はカウンタ１〜ｎ、１９、２
１、２３はそれぞれのカウンタ１〜ｎ用レジスタ、１４
はタイミング信号Ｔ１の出力端子、１５はタイミング信
号Ｔ２の出力端子、１６はタイミング信号Ｔｎの出力端
子である。

【０００３】このタイミング発生回路において、テスト
ピリオド発生器２は、テストピリオドコントロール回路
４からレジスタ回路３に設定されるテストピリオド値に
従って、一定の周期で所定の時間幅を有するテストピリ
オド信号２Ａを発生する。出力されたテストピリオド信
号２Ａに基づいて、図中１８、２０、２２で示されるカ
ウンタ１、２、ｎは、タイミングコントロール回路１７
からそれぞれのカウンタ用のレジスタ回路１９、２１、
２３に設定されるカウンタ値に従ってカウント動作を
し、所定のカウント動作終了後、それぞれのタイミング
信号出力端子１４、１５、１６からタイミング信号Ｔ
１、Ｔ２、Ｔｎを出力する。また、テストピリオド発生
器２及び図中１８、２０、２２のカウンタ１、２、ｎは
基準発振器１の基準クロック１Ａに同期して動作する。

【０００４】以上のように、従来技術によるタイミング
発生回路では、必要なタイミングの数だけ多ビットのカ
ウンタを持つ必要があった。

【０００５】

【発明が解決しようとする課題】従来のタイミング発生
回路では、複数のタイミングを発生する場合に、必要な
タイミングの数量だけ、多ビットのカウンタを持つ必要
があり、回路規模が大きなものになっていた。

【０００６】この発明は、従来の回路で必要とされてい
た複数のカウンタを持つことなく、小回路規模でタイミ
ング発生回路を実現することができるタイミング発生回
路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、基準クロックを発生する基
準発振器（１）と、前記基準クロックにて動作し、所定
周期でテストピリオド信号を発生するテストピリオド発
生器（２）と、前記テストピリオド信号に応じて前記基
準クロックのカウントを開始し、カウンタ値が所定カウ
ント値に達したときにパルス信号を出力するマスタカウ
ンタ（５）と、マスタカウンタ（５）の後段につなが
り、マスタカウンタ（５）の出力パルス信号を任意の時
間遅延して出力する複数の可変遅延回路（８、１０、１
２）と、テストピリオド発生器（２）の信号発生周期を
制御するテストピリオドコントロール回路（４）と、マ
スタカウンタ（５）のカウント値と、可変遅延回路
（８、１０、１２）の遅延時間をそれぞれ制御する演算
機能付コントロール回路（７）と、テストピリオドコン
トロール回路（４）による信号発生周期と演算機能付コ
ントロール回路（７）による遅延時間の設定値をそれぞ
れ記憶する複数のレジスタ回路（３、６、９、１１、１
３）とを備え、テストピリオド発生器（２）から発生し
たテストピリオド信号に基づいて、演算機能付コントロ
ール回路（７）からの設定値に従ってマスタカウンタ
（５）と複数の可変遅延回路（８、１０、１２）とによ
って任意のタイミングで複数のパルス信号を発生するこ
とを特徴としている。

【０００８】また、請求項２記載の発明は、前記演算機
能付コントロール回路（７）が、マスタカウンタ（５）
と複数の可変遅延回路（８、１０、１２）の設定値をそ
れぞれ記憶する複数のレジスタ回路（６、９、１１、１
３）に、出力する複数のパルス信号の出力タイミング値
に応じて最適な数値の組み合わせを演算・設定すること
を特徴としている。

【０００９】この発明が最も特徴とする点は、一つのマ
スタカウンタと、その後段に接続される必要タイミング
数分の可変遅延回路と、それらをコントロールする演算
機能付コントロール回路を持つことである。したがって
この発明によれば、従来回路では複数持っていたカウン
タ回路を、マスタカウンタとして１つのみ搭載し、その
マスタカウンタに複数の可変遅延回路を接続し、演算機
能付コントロール回路により、それらマスタカウンタと
可変遅延回路の設定値をコントロールすることにより、
小回路規模でのタイミング発生回路を実現することがで
きる。

【００１０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態について説明する。この発明によるタイミング
発生回路の構成を図１により説明する。なお、図２に示
すものと同一の構成には同一の参照をつけている。図１
において、１は基準発振器、２はテストピリオド発生
器、３はテストピリオド値を格納するレジスタ回路、４
はテストピリオドを設定するテストピリオドコントロー
ル回路、５はマスタカウンタ、６はマスタカウンタのカ
ウンタ値を格納するレジスタ回路、７はマスタカウンタ
と可変遅延回路を制御する演算機能付コントロール回
路、８、１０、１２は必要タイミング数分の可変遅延回
路１、２、ｎであり、図中９、１１、１３はそれぞれの
可変遅延回路の遅延値を格納するレジスタ回路、１４は
タイミング信号Ｔ１の出力端子、１５はタイミング信号
Ｔ２の出力端子、１６はタイミング信号Ｔｎの出力端子
である。なお、可変遅延回路８、１０、１２は、例え
ば、レジスタ回路９、１１、１３の設定値に応じて遅延
時間を制御可能なプログラマブル遅延線によって構成す
ることができる。

【００１１】テストピリオド発生器２は、テストピリオ
ドコントロール回路４からレジスタ回路３に設定される
テストピリオド値に従って、テストピリオド値に応じた
周期で所定の時間幅を有するテストピリオド信号２Ａを
発生する。出力されたテストピリオド信号２Ａに基づい
て、マスタカウンタ５は演算機能付コントロール回路７
からマスタカウンタ用のレジスタ回路６に設定されるカ
ウンタ値に従ってカウント動作をし、レジスタ回路６に
設定されるカウンタ値に対応する所定のカウント動作終
了後、マスタカウンタ出力信号５Ａを出力する。出力さ
れたマスタカウンタ出力信号５Ａは後段につながる図中
８、１０、１２で示される可変遅延回路１、２、ｎに入
力され、演算機能付コントロール回路７からそれぞれの
レジスタ回路９、１１、１３に設定される遅延データに
従って各遅延データに対応する時間分マスタカウンタ出
力信号５Ａを遅延することによって、タイミング信号Ｔ
１、Ｔ２、…、Ｔｎが生成される。そして、生成された
タイミング信号Ｔ１、Ｔ２、…、Ｔｎは、それぞれのタ
イミング出力端子１４、１５、１６から出力される。

【００１２】ところで、演算機能付コントロール回路７
からは、マスタカウンタ５と複数の可変遅延回路８、１
０、１２に付随するレジスタ回路６、９、１１、１３に
対してそれぞれの遅延値が設定されるが、演算機能付コ
ントロール回路７は、マスタカウンタ５にて受け持つ遅
延量と後段につながる複数の可変遅延回路にて受け持つ
遅延量との複数の組み合わせの中から最適な遅延量の組
み合わせを選択して各レジスタの設定値を決定する。

【００１３】次に、図１に示すタイミング発生回路の動
作について図１と、図３および図４を参照して説明す
る。上述したように、テストピリオド発生器２は、テス
トピリオドコントロール回路４からレジスタ回路３に設
定されるテストピリオド値に従って、テストピリオド信
号２Ａを発生する。出力されたテストピリオド２Ａに基
づいて、マスタカウンタ５は演算機能付コントロール回
路７からマスタカウンタ用のレジスタ回路６に設定され
るカウンタ値に従ってカウント動作をし、所定のカウン
ト動作終了後、マスタカウンタ出力信号５Ａを出力す
る。出力されたマスタカウンタ出力信号５Ａは、後段に
つながる図中８、１０、１２で示される可変遅延回路
１、２、ｎに入力され、演算機能付コントロール回路７
からそれぞれのレジスタ回路９、１１、１３に設定され
る遅延データに従ってタイミング信号が生成され、それ
ぞれのタイミング出力端子１４、１５、１６からタイミ
ング信号Ｔ１、Ｔ２、Ｔｎが出力される。

【００１４】演算機能付コントロール回路７からは、図
示しない外部の制御回路から入力された各タイミング信
号の出力タイミングの指令値に基づいて、マスタカウン
タ５と複数の可変遅延回路８、１０、１２に付随するレ
ジスタ回路６、９、１１、１３に対してそれぞれの遅延
値が設定されるが、マスタカウンタ５にて受け持つ遅延
量と後段につながる複数の可変遅延回路にて受け持つ遅
延量とには複数の組み合わせが考えられる。そこで、演
算機能付コントロール回路７では、例えば、各タイミン
グ信号の出力タイミングとテストピリオドとに応じて最
適な組み合わせを予め定めた変換テーブルを参照するな
どして各レジスタに各タイミングの設定における最適な
遅延量が設定される。

【００１５】具体例として、テストピリオド＝１００ｎ
ｓ、タイミング信号Ｔ１のテストピリオド信号２Ａから
の遅延時間＝５０ｎｓ、タイミング信号Ｔ２の同遅延時
間＝７０ｎｓ、タイミング信号Ｔｎの同遅延時間＝１１
０ｎｓとする場合を考える。このとき、テストピリオド
コントロール回路４からレジスタ回路３には１００ｎｓ
に対応する値が設定がされ、テストピリオド発生器２は
その設定値に従って基準クロック１Ａに基づいて１００
ｎｓの周期でテストピリオド信号２Ａを発生する。

【００１６】演算機能付コントロール回路７からマスタ
カウンタ５と複数の可変遅延回路への遅延量設定は複数
の組み合わせが考えられるが、一つ目の例としては、マ
スタカウンタ５用のレジスタ回路６に対し５０ｎｓの設
定をし、図中８の可変遅延回路１用のレジスタ９には０
ｎｓを設定、同様にレジスタ１１には２０ｎｓ、レジス
タ１３には６０ｎｓという設定があり得る。二つ目の例
として、マスタカウンタ５用のレジスタ回路６に対し３
０ｎｓの設定をし、図中８の可変遅延回路１用のレジス
タ９には２０ｎｓ設定、同様にレジスタ１１には４０ｎ
ｓ、レジスタ１３には８０ｎｓという設定があり得る。
このように、組み合わせは複数考えられるが、演算機能
付コントロール回路７により最適な組み合わせが設定さ
れる。

【００１７】図３は上記具体例の一つ目の波形図であ
り、図４は二つ目の具体例の波形図である。図中（ａ）
は周期を５ｎｓとする基準クロック１Ａの波形図であ
り、（ｂ）はテストピリオド信号２Ａの波形図である。
また、（ｃ）はマスタカウンタ出力信号５Ａの波形図、
（ｄ）はタイミング出力信号Ｔ１の波形図、（ｅ）はタ
イミング出力信号Ｔ２の波形図、（ｆ）はタイミング出
力信号Ｔｎの波形図である。テストピリオドコントロー
ル回路４からレジスタ回路３に設定された数値に従って
テストピリオド発生器２から１００ｎｓピリオドの波形
が出力される。この波形がマスタカウンタ５に入力さ
れ、演算機能付コントロール回路７からレジスタ回路６
に設定された数値に従ってカウント動作終了後、遅延信
号としてマスタカウンタ出力信号５Ａを出力する。具体
例の一つ目では５０ｎｓの設定をしているため、テスト
ピリオド信号２Ａの５０ｎｓ後にマスタカウンタ出力信
号５Ａを出力している。出力されたマスタカウンタ出力
信号５Ａは、後段の可変遅延回路１〜ｎに入力され、設
定された遅延値に従って、タイミング信号を出力する。
なお、可変遅延回路は０ｎｓという数値を設定しても、
固有遅延量があるため、実際には設定値＋可変遅延回路
の固有遅延量で遅延される。

【００１８】具体例の一つ目では、可変遅延回路１では
０ｎｓ設定であり、可変遅延回路固有遅延量のみ遅延さ
れる。可変遅延回路２では２０ｎｓ設定であり２０ｎｓ
＋固有遅延量、可変遅延回路ｎでは６０ｎｓの設定であ
り６０ｎｓ＋固定遅延量の遅延がかかる。可変遅延回路
の固定遅延量は０ｎｓ設定時もかかるものなので、結果
として、各タイミング出力信号の相対的な関係として
は、Ｔ１には５０ｎｓ、Ｔ２には７０ｎｓ、Ｔｎには１
１０ｎｓのタイミング信号が出力されることになる。

【００１９】同様に、図４の波形図に示す具体例の二つ
目では、マスタカウンタ５は演算機能付コントロール回
路７からレジスタ回路６に設定された３０ｎｓという数
値に従ってカウント動作をし、結果、３０ｎｓ後にマス
タカウンタ出力信号５Ａを出力する。出力されたマスタ
カウンタ出力信号５Ａは後段につながる可変遅延回路１
〜ｎに入力され、可変遅延回路１では２０ｎｓ、可変遅
延回路２では４０ｎｓ、可変遅延回路３では８０ｎｓの
遅延がかかり、具体例の一つ目と同様、タイミング出力
信号Ｔ１には５０ｎｓ、タイミング出力信号Ｔ２には７
０ｎｓ、タイミング出力信号Ｔｎには１１０ｎｓのタイ
ミング信号が出力される。

【００２０】以上の様に、同じタイミングで信号を出力
する設定方法が複数存在するが、タイミング信号を使用
するたとえば試験環境に応じて演算機能付コントロール
回路７から、マスタカウンタ５と図中８、１０、１２の
可変遅延回路１〜ｎに対し最適な数値が設定される。

【発明の効果】この発明によれば、一つのマスタカウン
タの後段に、複数の可変遅延回路を接続し、最適な遅延
値を演算機能付コントロール回路にて設定することによ
り、必要タイミング数分の多ビットカウンタ回路を持つ
ことなく、小回路規模でタイミング発生回路を実現する
ことが可能となり、例えば半導体試験装置の小型化にも
有効となる。

【図面の簡単な説明】

【図１】 この発明のタイミング発生回路を示したブロ
ック図である。

【図２】 従来のタイミング発生回路を示したブロック
図である。

【図３】 図１のタイミング発生回路における動作の具
体例１の波形図である。

【図４】 図１のタイミング発生回路における動作の具
体例２の波形図である。

【符号の説明】

１ 基準発振器 ２ テストピリオド発生器 ３、６、９、１１、１３、１９、２１、２３ レジ
スタ回路 ４ テストピリオドコントロール回路 ５ マスタカウンタ ７ 演算機能付コントロール回路 ８ 可変遅延回路１ １０ 可変遅延回路２ １２ 可変遅延回路ｎ １４ タイミング信号Ｔ１の出力端子 １５ タイミング信号Ｔ２の出力端子 １６ タイミング信号Ｔｎの出力端子 １７ タイミングコントロール回路 １８ カウンタ１ ２０ カウンタ２ ２２ カウンタｎ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基準クロックを発生する基準発振器
   （１）と、 前記基準クロックにて動作し、所定周期でテストピリオ
   ド信号を発生するテストピリオド発生器（２）と、 前記テストピリオド信号に応じて前記基準クロックのカ
   ウントを開始し、カウンタ値が所定カウント値に達した
   ときにパルス信号を出力するマスタカウンタ（５）と、 マスタカウンタ（５）の後段につながり、マスタカウン
   タ（５）の出力パルス信号を任意の時間遅延して出力す
   る複数の可変遅延回路（８、１０、１２）と、 テストピリオド発生器（２）の信号発生周期を制御する
   テストピリオドコントロール回路（４）と、 マスタカウンタ（５）のカウント値と、可変遅延回路
   （８、１０、１２）の遅延時間をそれぞれ制御する演算
   機能付コントロール回路（７）と、 テストピリオドコントロール回路（４）による信号発生
   周期と演算機能付コントロール回路（７）による遅延時
   間の設定値をそれぞれ記憶する複数のレジスタ回路
   （３、６、９、１１、１３）とを備え、 テストピリオド発生器（２）から発生したテストピリオ
   ド信号に基づいて、演算機能付コントロール回路（７）
   からの設定値に従ってマスタカウンタ（５）と複数の可
   変遅延回路（８、１０、１２）とによって任意のタイミ
   ングで複数のパルス信号を発生することを特徴とするタ
   イミング発生回路。
2. 【請求項２】 前記演算機能付コントロール回路（７）
   が、マスタカウンタ（５）と複数の可変遅延回路（８、
   １０、１２）の設定値をそれぞれ記憶する複数のレジス
   タ回路（６、９、１１、１３）に、出力する複数のパル
   ス信号の出力タイミング値に応じて最適な数値の組み合
   わせを演算・設定することを特徴とする請求項１記載の
   タイミング発生回路。