JPS6354020A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPS6354020A JPS6354020A JP19791986A JP19791986A JPS6354020A JP S6354020 A JPS6354020 A JP S6354020A JP 19791986 A JP19791986 A JP 19791986A JP 19791986 A JP19791986 A JP 19791986A JP S6354020 A JPS6354020 A JP S6354020A
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- JP
- Japan
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- sampling clock
- converters
- clock signal
- converter
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- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 38
- 238000005070 sampling Methods 0.000 claims abstract description 31
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 4
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
（産業上の利用分野）
この発明はＡ／Ｄ変換器を複数個利用してなるＡ／Ｄ変
換装置に関するものである。
換装置に関するものである。
（従来の技術）
一般にＡ／Ｄ変換器はサンプリングクロック信号に対応
してアナログ信号をデジタル信号に変換するものである
。そして、その最大変換レートはサンプリングクロック
信号の周期によって決定される。
してアナログ信号をデジタル信号に変換するものである
。そして、その最大変換レートはサンプリングクロック
信号の周期によって決定される。
（発明が解決しようとする問題点）
ところで、同一価格帯のＡ／Ｄ変換器ではその精度及び
分解能を上げると変換速度が低下する。
分解能を上げると変換速度が低下する。
そして、一般にこれら要件である高精度、高分解能、高
速変換を満すＡ／Ｄ変換器は高価なものとなるとともに
、又、高速化を図るのに一定の限界があった。
速変換を満すＡ／Ｄ変換器は高価なものとなるとともに
、又、高速化を図るのに一定の限界があった。
この発明の目的は上記問題点を解消し最大変換レートの
低い安価なＡ／Ｄ変換器を利用して要求される精度と分
解能で高速化を可能にすることができるＡ／Ｄ変換装置
を提供することにある。
低い安価なＡ／Ｄ変換器を利用して要求される精度と分
解能で高速化を可能にすることができるＡ／Ｄ変換装置
を提供することにある。
発明の構成
（問題点を解決するための手段）
この発明は上記目的を達成すべく、アナログ信号をそれ
ぞれ同時に入力する複数個のＡ／Ｄ変換器と、前記複数
個のＡ／Ｄ変換器に対してサンプリングクロック信号を
それぞれ互いに異なるタイミングで出力するサンプリン
グクロック信号発生器とからなるＡ／Ｄ変換装置をその
趣旨とするものである。
ぞれ同時に入力する複数個のＡ／Ｄ変換器と、前記複数
個のＡ／Ｄ変換器に対してサンプリングクロック信号を
それぞれ互いに異なるタイミングで出力するサンプリン
グクロック信号発生器とからなるＡ／Ｄ変換装置をその
趣旨とするものである。
（作用）
各Ａ 、、、／ Ｄ変換器に対してサンプリングクロッ
ク信号をそれぞれ互いに異なるタイミングで出力すると
、各Ａ／Ｄ変換器は１つのアナログ信号に対してそれぞ
れ分担された領域をデジタル変換することになる。その
結果、１つのアナログ信号をサンプリングクロック信号
の周波数にて決定される最大変換レート以上の変換レー
トでデジダル変換が行なわれることになる。
ク信号をそれぞれ互いに異なるタイミングで出力すると
、各Ａ／Ｄ変換器は１つのアナログ信号に対してそれぞ
れ分担された領域をデジタル変換することになる。その
結果、１つのアナログ信号をサンプリングクロック信号
の周波数にて決定される最大変換レート以上の変換レー
トでデジダル変換が行なわれることになる。
（実施例）
以下、この発明を具体化したＡ／Ｄ変換装買の一実施例
を図面に従って説明する。
を図面に従って説明する。
第１図はＡ／Ｄ変換装置の電気ブロック回路図を示し、
３個のＡ／Ｄ変換器（以下、第１〜第３のＡ／Ｄ変換器
という）１〜３は共に最大変換レートが１秒であって、
同時にアナログ信号ＡＳを入力し、そのデジタル変換し
たデジタル信号ＤＳ１〜ＤＳ ３をそれぞれデジタルゲ
ート回路（以下、第１〜第３のデジタロゲート回路とい
う）４〜６に出力するようになっている。
３個のＡ／Ｄ変換器（以下、第１〜第３のＡ／Ｄ変換器
という）１〜３は共に最大変換レートが１秒であって、
同時にアナログ信号ＡＳを入力し、そのデジタル変換し
たデジタル信号ＤＳ１〜ＤＳ ３をそれぞれデジタルゲ
ート回路（以下、第１〜第３のデジタロゲート回路とい
う）４〜６に出力するようになっている。
サンプリングクロック信号発生器７は各Ａ／Ｄ変換器１
〜３に周期及びパルス幅Ｗを共に同じサンプリングクロ
ック信号ＣＬ １〜ＣＬ ３をそれぞれ出力する。
〜３に周期及びパルス幅Ｗを共に同じサンプリングクロ
ック信号ＣＬ １〜ＣＬ ３をそれぞれ出力する。
サンプリングクロック信号発生器７は各サンプリングク
ロック信号ＣＬ １〜ＣＬ ３の周期を本実施例で
は前記最大変換レー１〜と同じ１秒とするとともに、第
２図に示すように第１のＡ／Ｄ変換器１に出力されるサ
ンプリングクロック信号ＣＬ １に対して第２のＡ／
Ｄ変換器２に出力されるサンプリングクロック信号ＣＬ
２をＴ／３秒だけ位相を遅らせ、さらに、サンプリ
ングクロック信号ＣＬ １に対してサンプリングクロ
ック信号ＣＬ ３を２Ｔ／３秒だけ位相を遅らせている
。
ロック信号ＣＬ １〜ＣＬ ３の周期を本実施例で
は前記最大変換レー１〜と同じ１秒とするとともに、第
２図に示すように第１のＡ／Ｄ変換器１に出力されるサ
ンプリングクロック信号ＣＬ １に対して第２のＡ／
Ｄ変換器２に出力されるサンプリングクロック信号ＣＬ
２をＴ／３秒だけ位相を遅らせ、さらに、サンプリ
ングクロック信号ＣＬ １に対してサンプリングクロ
ック信号ＣＬ ３を２Ｔ／３秒だけ位相を遅らせている
。
そして、各Ａ／Ｄ変換器１〜３は対応するサンプリング
クロック信号ＣＬ １〜ＣＬ３の立ち上がっている時
（ハイレベルにある時）のアナログ信号をデジタル変換
する。
クロック信号ＣＬ １〜ＣＬ３の立ち上がっている時
（ハイレベルにある時）のアナログ信号をデジタル変換
する。
従って、第１〜第３のＡ／Ｄ変換器１〜３は１７３秒毎
にタイミングをずれて順次変換動作が行なわれるととも
に、各Ａ 、／ Ｄ変換１〜３はそれぞれ１秒間に出力
されるアナログ信号の各時間領域をそれぞれ分担してデ
ジタル変換し、そのアナログ信号の分担領域におけるデ
ジタル値、即ち、デジタル信号ＤＳ １〜ＤＳ ３を
各デジタルゲート回路４〜６に出力することになる。
にタイミングをずれて順次変換動作が行なわれるととも
に、各Ａ 、／ Ｄ変換１〜３はそれぞれ１秒間に出力
されるアナログ信号の各時間領域をそれぞれ分担してデ
ジタル変換し、そのアナログ信号の分担領域におけるデ
ジタル値、即ち、デジタル信号ＤＳ １〜ＤＳ ３を
各デジタルゲート回路４〜６に出力することになる。
イネーブル信号発生器８は各デジタルゲート回路４〜６
に周期及びパルス幅が共に同じデータイネーブル信号Ｉ
Ｎ １〜ＩＮ３をそれぞれ出力する。
に周期及びパルス幅が共に同じデータイネーブル信号Ｉ
Ｎ １〜ＩＮ３をそれぞれ出力する。
イネーブル信号発生器８は各イネーブル信号ＩＮ１〜Ｉ
Ｎ３の周期を１秒とするとともに、第２図に示すように
第１のデジタルゲート回路１に出力されるイネーブル信
号ＩＮ １に対して第２のデジタルゲート回路５に出力
されるイネーブル信号ＩＮ２をＴ／３秒だけ位相を遅ら
せ、さらに、イネーブル信号ＩＮ １に対してイネー
ブル信号ＣＬ ３を２Ｔ／３秒だけ位相を遅らせている
。又、各イネーブル信号ＩＮ １〜ＩＮ３は対応する
サンプリングクロック信号ＯＬ １〜ＣＬ ３が立
ち上がってＶ秒後に立ち下がり次の対応するサンプリン
グクロック信号ＣＬ １〜ＣＬ ３の立ち上がりで立ち
上がるようになっている。
Ｎ３の周期を１秒とするとともに、第２図に示すように
第１のデジタルゲート回路１に出力されるイネーブル信
号ＩＮ １に対して第２のデジタルゲート回路５に出力
されるイネーブル信号ＩＮ２をＴ／３秒だけ位相を遅ら
せ、さらに、イネーブル信号ＩＮ １に対してイネー
ブル信号ＣＬ ３を２Ｔ／３秒だけ位相を遅らせている
。又、各イネーブル信号ＩＮ １〜ＩＮ３は対応する
サンプリングクロック信号ＯＬ １〜ＣＬ ３が立
ち上がってＶ秒後に立ち下がり次の対応するサンプリン
グクロック信号ＣＬ １〜ＣＬ ３の立ち上がりで立ち
上がるようになっている。
第１〜第３のゲート回路４〜６は前記対応するＡ／Ｄ変
換器１〜３からのデジタル信号ＤＳ １〜ＤＳ ３を
一時保持し対応するイネーブル信号、Ｉ Ｎ１〜ＩＮ
３の立ち下がりで応答してその一時保持していたデジタ
ル信号Ｏ３１〜ＤＳ ３を出力することになる。従って
、順次第１〜第３のゲート回路４〜６から出力されたデ
ジタル信号Ｄ３ １〜ＤＳ３を合わせることによってＴ
秒間のアナログ信号ＡＳに対する１つのデジタル信号Ｄ
Ｓを、即ち、最大変換レートがＴ／３秒のデジタル変換
値を得ることができる。
換器１〜３からのデジタル信号ＤＳ １〜ＤＳ ３を
一時保持し対応するイネーブル信号、Ｉ Ｎ１〜ＩＮ
３の立ち下がりで応答してその一時保持していたデジタ
ル信号Ｏ３１〜ＤＳ ３を出力することになる。従って
、順次第１〜第３のゲート回路４〜６から出力されたデ
ジタル信号Ｄ３ １〜ＤＳ３を合わせることによってＴ
秒間のアナログ信号ＡＳに対する１つのデジタル信号Ｄ
Ｓを、即ち、最大変換レートがＴ／３秒のデジタル変換
値を得ることができる。
このように、本実施例では最大変換レート１秒の３個の
Ａ／Ｄ変換器１〜３を用い、その各Ａ／Ｄ変換器１〜３
に同時にアナログ信号ＡＳを出力させ、その各Ａ／Ｄ変
換器１〜３に変換動作タイミングをＴ／３秒づつタイミ
ングのずれたサンプリングクロック信号ＣＬ １〜ＣＬ
３にて異ならせることによって、最大変換レートがＴ／
３秒のデジタル変換値を得ることができる。従って、最
大変換レー１− Ｔ秒のＡ／Ｄ変換器１〜３を３個用い
るだけで、最大変換レートがＴ／３秒となり高分解能で
変換速度の高いＡ／Ｄ変換装置を得ることができる。し
かも、同じ能力を有するＡ／Ｄ変換器に比べてそれより
低い変換速度を持つＡ／Ｄ変換器１〜３を用いるだけな
ので非常に安価に製作することができる。
Ａ／Ｄ変換器１〜３を用い、その各Ａ／Ｄ変換器１〜３
に同時にアナログ信号ＡＳを出力させ、その各Ａ／Ｄ変
換器１〜３に変換動作タイミングをＴ／３秒づつタイミ
ングのずれたサンプリングクロック信号ＣＬ １〜ＣＬ
３にて異ならせることによって、最大変換レートがＴ／
３秒のデジタル変換値を得ることができる。従って、最
大変換レー１− Ｔ秒のＡ／Ｄ変換器１〜３を３個用い
るだけで、最大変換レートがＴ／３秒となり高分解能で
変換速度の高いＡ／Ｄ変換装置を得ることができる。し
かも、同じ能力を有するＡ／Ｄ変換器に比べてそれより
低い変換速度を持つＡ／Ｄ変換器１〜３を用いるだけな
ので非常に安価に製作することができる。
尚、この発明は前記実施例に限定されるものではなく、
前記実施例では３個のＡ／Ｄ変換器１〜３を用いたＡ／
Ｄ変換装置に応用したが、これを２個又は４個以上Ａ／
Ｄ変換器を使用したＡ ／ Ｄ変換装置に応用してもよ
い。この場合、各サンプリングクロック信号の位相の遅
れはその数によって変更することになる。
前記実施例では３個のＡ／Ｄ変換器１〜３を用いたＡ／
Ｄ変換装置に応用したが、これを２個又は４個以上Ａ／
Ｄ変換器を使用したＡ ／ Ｄ変換装置に応用してもよ
い。この場合、各サンプリングクロック信号の位相の遅
れはその数によって変更することになる。
又、前記実施例では各Ａ／Ｄ変換器１〜３に対してデジ
タルゲート回路４〜６を用いたが、これを用いずに例え
ば中央処理装置（ＣＰＵ）に各Ａ／Ｄ変換器１〜３から
のデジタル信号ＤＳ １〜ＤＳ３を直接に出力（並列
に接続）するようにしてもよい。
タルゲート回路４〜６を用いたが、これを用いずに例え
ば中央処理装置（ＣＰＵ）に各Ａ／Ｄ変換器１〜３から
のデジタル信号ＤＳ １〜ＤＳ３を直接に出力（並列
に接続）するようにしてもよい。
発明の効果
以上詳述したように、この発明によれば最大変換レート
の低い安価なＡ／Ｓ変換器を使用して精度、分解能の向
上及び変換速度の高速化を可能にすることができるとと
もに、非常に安価に製作することができる。
の低い安価なＡ／Ｓ変換器を使用して精度、分解能の向
上及び変換速度の高速化を可能にすることができるとと
もに、非常に安価に製作することができる。
第１図はこの発明を具体化したＡ／Ｄ変換装置の電気ブ
ロック回路図、第２図はサンプリングクロック信号及び
イネーブル信号のタイミングチャート図である。 図中、１〜３はＡ／Ｄ変換器、４〜６はデジタルゲート
回路、７はサンプリングクロック信号発生器、８はイネ
ーブル信号発生器、ＡＳはアナログ信号、ＤＳはデジタ
ル信号、ＣＬ １〜ＣＬ ３はサンプリングクロック
信号、ＩＮ １〜ＩＮ ３はイネーブル信号である
。 特許出願人 株式会社 豊田自動織機製作所代 理
人 弁理士 恩１）博宣 １８２図
ロック回路図、第２図はサンプリングクロック信号及び
イネーブル信号のタイミングチャート図である。 図中、１〜３はＡ／Ｄ変換器、４〜６はデジタルゲート
回路、７はサンプリングクロック信号発生器、８はイネ
ーブル信号発生器、ＡＳはアナログ信号、ＤＳはデジタ
ル信号、ＣＬ １〜ＣＬ ３はサンプリングクロック
信号、ＩＮ １〜ＩＮ ３はイネーブル信号である
。 特許出願人 株式会社 豊田自動織機製作所代 理
人 弁理士 恩１）博宣 １８２図
Claims (1)
- 【特許請求の範囲】 １、アナログ信号をそれぞれ同時に入力する複数個のＡ
／Ｄ変換器と、 前記各Ａ／Ｄ変換器に対してサンプリングクロック信号
をそれぞれ互いに異なるタイミングで出力するサンプリ
ングクロック信号発生器と からなるＡ／Ｄ変換装置。 ２、サンプリングクロック信号発生器の各サンプリング
クロック信号は同一の周期のサンプリングクロック信号
であって、各Ａ／Ｄ変換器に対してそれぞれ位相を異な
らしめたものである特許請求の範囲第１項記載のＡ／Ｄ
変換装置。 ３、各Ａ／Ｄ変換器はそれぞれデジタル変換したデジタ
ル信号を入力するデジタルゲート回路が設けられ、それ
ぞれ対応するＡ／Ｄ変換器がサンプリングクロック信号
を入力した後、一定時間経過後に一定時間開くようにし
たものである特許請求の範囲第１項記載のＡ／Ｄ変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19791986A JPS6354020A (ja) | 1986-08-22 | 1986-08-22 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19791986A JPS6354020A (ja) | 1986-08-22 | 1986-08-22 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6354020A true JPS6354020A (ja) | 1988-03-08 |
Family
ID=16382455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19791986A Pending JPS6354020A (ja) | 1986-08-22 | 1986-08-22 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238923A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216154A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Denshi Ltd | High speed ad converter of multi processing system |
-
1986
- 1986-08-22 JP JP19791986A patent/JPS6354020A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5216154A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Denshi Ltd | High speed ad converter of multi processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03238923A (ja) * | 1990-02-15 | 1991-10-24 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
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