JP3105988B2 - デジタルアベレージャ装置 - Google Patents
デジタルアベレージャ装置Info
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- JP3105988B2 JP3105988B2 JP04058302A JP5830292A JP3105988B2 JP 3105988 B2 JP3105988 B2 JP 3105988B2 JP 04058302 A JP04058302 A JP 04058302A JP 5830292 A JP5830292 A JP 5830292A JP 3105988 B2 JP3105988 B2 JP 3105988B2
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Description
【０００１】
【産業上の利用分野】本発明は繰り返して信号をデジタ
ル的に平均化するデジタルアベレージャ装置に関する。
ル的に平均化するデジタルアベレージャ装置に関する。
【０００２】
【従来の技術】高速現象を計測する一般的な方法とし
て、同期加算法がある。この方法は、高速現象を計測す
るとき、測定対象となる信号の帯域が広いのみならず、
ノイズが多いため、１回の測定では、精度の良い計測を
行なうことができとき、複数回、同じ現象を発生させな
がら、この現象によって得られた信号を同期加算してラ
ンダム信号であるノイズの合計値をゼロに収束させてＳ
／Ｎを改善することを基本としている。
て、同期加算法がある。この方法は、高速現象を計測す
るとき、測定対象となる信号の帯域が広いのみならず、
ノイズが多いため、１回の測定では、精度の良い計測を
行なうことができとき、複数回、同じ現象を発生させな
がら、この現象によって得られた信号を同期加算してラ
ンダム信号であるノイズの合計値をゼロに収束させてＳ
／Ｎを改善することを基本としている。
【０００３】そして、このような処理を行なうデジタル
アベレージャ装置では、高速Ａ／Ｄコンバータ回路によ
って各現象によって得られたデータをデジタル化してＣ
ＰＵ等のデジタル演算器によって前記デジタル変換処理
で得られたデータを同期加算して前記現象によって得ら
れる信号からノイズ成分を除去する。
アベレージャ装置では、高速Ａ／Ｄコンバータ回路によ
って各現象によって得られたデータをデジタル化してＣ
ＰＵ等のデジタル演算器によって前記デジタル変換処理
で得られたデータを同期加算して前記現象によって得ら
れる信号からノイズ成分を除去する。
【０００４】この場合、現象が非常に高速なときには、
デジタルアベレージャ装置を構成するにあたり、高速Ａ
／Ｄコンバータ回路と、記憶回路とを複数個、並行に配
置し、これらを順次、駆動することにより、比較的アク
セスタイムの遅い記憶回路を使用した場合でも、高速信
号に対応することができるとともに、安定した動作を確
保することができるため、良く用いられている。
デジタルアベレージャ装置を構成するにあたり、高速Ａ
／Ｄコンバータ回路と、記憶回路とを複数個、並行に配
置し、これらを順次、駆動することにより、比較的アク
セスタイムの遅い記憶回路を使用した場合でも、高速信
号に対応することができるとともに、安定した動作を確
保することができるため、良く用いられている。
【０００５】また、高速信号のデジタル化に当たって
は、８ビットの高速Ａ／Ｄコンバータ回路を使用するの
が一般的になっているため、高分解能を得ようとする
と、高速Ａ／Ｄコンバータ回路の帯域が低下してしま
う。
は、８ビットの高速Ａ／Ｄコンバータ回路を使用するの
が一般的になっているため、高分解能を得ようとする
と、高速Ａ／Ｄコンバータ回路の帯域が低下してしま
う。
【０００６】このため、このような同期加算処理を行な
うデジタルアベレージャ装置においては、Ａ／Ｄ変換す
るとき、ディザ法と呼ばれる手法、すなわち測定対象と
なる現象からの信号に対して故意に雑音信号を加えてＡ
／Ｄ変換する手法によって、Ａ／Ｄ変換による分解能を
１ビット以下にして８ビットの高速Ａ／Ｄコンバータ回
路を使用しながら、１０ビットや１２ビットの分解能を
得るようにしている。
うデジタルアベレージャ装置においては、Ａ／Ｄ変換す
るとき、ディザ法と呼ばれる手法、すなわち測定対象と
なる現象からの信号に対して故意に雑音信号を加えてＡ
／Ｄ変換する手法によって、Ａ／Ｄ変換による分解能を
１ビット以下にして８ビットの高速Ａ／Ｄコンバータ回
路を使用しながら、１０ビットや１２ビットの分解能を
得るようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデジタルアベレージャ装置においては、ディザ
法によって回路を構成する場合、次に述べる欠点が指摘
されていた。
た従来のデジタルアベレージャ装置においては、ディザ
法によって回路を構成する場合、次に述べる欠点が指摘
されていた。
【０００８】すなわち、各高速Ａ／Ｄコンバータ回路の
ゼロ点やスパン等を各高速Ａ／Ｄコンバータ回路毎に調
整しても、８ビットの精度でしか、これらの各高速Ａ／
Ｄコンバータ回路を調整することができないため、ディ
ザ法によって１ビット以下の分解能を得た場合でも、ゼ
ロ点やスパンのわずかな違いによってサンプリング周期
の２倍の周期ゆらぎが発生してしまう。
ゼロ点やスパン等を各高速Ａ／Ｄコンバータ回路毎に調
整しても、８ビットの精度でしか、これらの各高速Ａ／
Ｄコンバータ回路を調整することができないため、ディ
ザ法によって１ビット以下の分解能を得た場合でも、ゼ
ロ点やスパンのわずかな違いによってサンプリング周期
の２倍の周期ゆらぎが発生してしまう。
【０００９】本発明は上記の事情に鑑み、ディザ法を用
いて回路を構成した場合においても、各高速Ａ／Ｄコン
バータ回路間のゼロ点やスパンのわずかな違いに起因す
るゆらぎが発生しないようにすることができ、これによ
って測定精度を大幅に向上させることができるデジタル
アベレージャ装置を提供することを目的としている。
いて回路を構成した場合においても、各高速Ａ／Ｄコン
バータ回路間のゼロ点やスパンのわずかな違いに起因す
るゆらぎが発生しないようにすることができ、これによ
って測定精度を大幅に向上させることができるデジタル
アベレージャ装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるデジタルアベレージャ装置は、現象を
繰り返し発生させて得られた測定対象信号を同期加算処
理して前記測定対象信号のＳ／Ｎを改善するデジタルア
ベレージャ装置において、前記測定対象信号をサンプリ
ングしてデジタル信号に変換する複数のＡ／Ｄコンバー
タ回路と、繰り返し動作が切り替えられる毎に、前記各
Ａ／Ｄコンバータ回路のサンプリングタイミングを予め
設定されている順序で、ずらすタイミング切替回路と、
前記各Ａ／Ｄコンバータ回路のＡ／Ｄ変換動作によって
得られたデジタル信号を取り込んで同期加算処理する同
期加算処理回路とを備えたことを特徴としている。
めに本発明によるデジタルアベレージャ装置は、現象を
繰り返し発生させて得られた測定対象信号を同期加算処
理して前記測定対象信号のＳ／Ｎを改善するデジタルア
ベレージャ装置において、前記測定対象信号をサンプリ
ングしてデジタル信号に変換する複数のＡ／Ｄコンバー
タ回路と、繰り返し動作が切り替えられる毎に、前記各
Ａ／Ｄコンバータ回路のサンプリングタイミングを予め
設定されている順序で、ずらすタイミング切替回路と、
前記各Ａ／Ｄコンバータ回路のＡ／Ｄ変換動作によって
得られたデジタル信号を取り込んで同期加算処理する同
期加算処理回路とを備えたことを特徴としている。
【００１１】
【作用】上記の構成において、繰り返し動作が切り替え
られる毎に、タイミング切替回路によって各Ａ／Ｄコン
バータ回路のサンプリングタイミングが予め設定されて
いる順序で、ずらされながら、これらの各Ａ／Ｄコンバ
ータ回路によって前記測定対象信号がデジタル信号に変
換されるとともに、同期加算処理回路によって前記各Ａ
／Ｄコンバータ回路のＡ／Ｄ変換動作によって得られた
デジタル信号が取り込まれて同期加算処理される。
られる毎に、タイミング切替回路によって各Ａ／Ｄコン
バータ回路のサンプリングタイミングが予め設定されて
いる順序で、ずらされながら、これらの各Ａ／Ｄコンバ
ータ回路によって前記測定対象信号がデジタル信号に変
換されるとともに、同期加算処理回路によって前記各Ａ
／Ｄコンバータ回路のＡ／Ｄ変換動作によって得られた
デジタル信号が取り込まれて同期加算処理される。
【００１２】
【実施例】図１は本発明によるデジタルアベレージャ装
置の一実施例を示すブロック図である。
置の一実施例を示すブロック図である。
【００１３】この図に示すデジタルアベレージャ装置は
第１高速Ａ／Ｄコンバータ回路１と、第１切替スイッチ
２と、第１同期加算回路３と、第２高速Ａ／Ｄコンバー
タ回路４と、第２切替スイッチ５と、第２同期加算回路
６と、タイミング切替回路７と、処理回路８とを備えて
おり、１回の測定毎に、第１高速Ａ／Ｄコンバータ回路
１のサンプリングタイミングと、第２高速Ａ／Ｄコンバ
ータ回路４のサンプリングタイミングとを交互に切り替
えながら、これら第１高速Ａ／Ｄコンバータ回路１、第
２高速Ａ／Ｄコンバータ回路４の奇数番目のサンプリン
グタイミングによって得られるデジタル信号を第１同期
加算回路３によって同期加算するとともに、偶数番目の
サンプリングタイミングによって得られるデジタル信号
を第２同期加算回路６によって同期加算する。そして、
処理回路８によって前記第１同期加算回路３および第２
同期加算回路６の同期加算処理によって得られる各サン
プリングタイミング毎のデジタル信号を時系列的に並べ
直してこれを出力する。
第１高速Ａ／Ｄコンバータ回路１と、第１切替スイッチ
２と、第１同期加算回路３と、第２高速Ａ／Ｄコンバー
タ回路４と、第２切替スイッチ５と、第２同期加算回路
６と、タイミング切替回路７と、処理回路８とを備えて
おり、１回の測定毎に、第１高速Ａ／Ｄコンバータ回路
１のサンプリングタイミングと、第２高速Ａ／Ｄコンバ
ータ回路４のサンプリングタイミングとを交互に切り替
えながら、これら第１高速Ａ／Ｄコンバータ回路１、第
２高速Ａ／Ｄコンバータ回路４の奇数番目のサンプリン
グタイミングによって得られるデジタル信号を第１同期
加算回路３によって同期加算するとともに、偶数番目の
サンプリングタイミングによって得られるデジタル信号
を第２同期加算回路６によって同期加算する。そして、
処理回路８によって前記第１同期加算回路３および第２
同期加算回路６の同期加算処理によって得られる各サン
プリングタイミング毎のデジタル信号を時系列的に並べ
直してこれを出力する。
【００１４】タイミング切替回路７は前記処理回路８か
ら出力されるスタート信号およびサンプリング信号φ３
に基づいて各繰り返し動作毎に位相が反転するサンプリ
ング信号φ１、φ２を生成してこれを第１高速Ａ／Ｄコ
ンバータ回路１と、第２高速Ａ／Ｄコンバータ回路４と
に各々、供給するとともに、各繰り返し動作毎にデジタ
ル信号の出力先が反転する第１切替信号、第２切替信号
を生成してこれを第１切替スイッチ２と、第２切替スイ
ッチ５とに各々、供給する。
ら出力されるスタート信号およびサンプリング信号φ３
に基づいて各繰り返し動作毎に位相が反転するサンプリ
ング信号φ１、φ２を生成してこれを第１高速Ａ／Ｄコ
ンバータ回路１と、第２高速Ａ／Ｄコンバータ回路４と
に各々、供給するとともに、各繰り返し動作毎にデジタ
ル信号の出力先が反転する第１切替信号、第２切替信号
を生成してこれを第１切替スイッチ２と、第２切替スイ
ッチ５とに各々、供給する。
【００１５】第１高速Ａ／Ｄコンバータ回路１は前記タ
イミング切替回路７から出力されているサンプリング信
号φ１が立ち上がる毎に入力端子を介して供給されるア
ナログ信号（同期加算対象となるアナログ信号）を取り
込んでこれをＡ／Ｄ変換し、このＡ／Ｄ変換処理によっ
て得られたデジタル信号を第１切替スイッチ２に供給す
る。
イミング切替回路７から出力されているサンプリング信
号φ１が立ち上がる毎に入力端子を介して供給されるア
ナログ信号（同期加算対象となるアナログ信号）を取り
込んでこれをＡ／Ｄ変換し、このＡ／Ｄ変換処理によっ
て得られたデジタル信号を第１切替スイッチ２に供給す
る。
【００１６】第１切替スイッチ２は前記タイミング切替
回路７から出力される第１切替信号によって第１同期加
算回路３が指定されているときには、前記第１高速Ａ／
Ｄコンバータ回路１から出力されるデジタル信号を前記
第１同期加算回路３に供給し、また前記第１切替信号に
よって第２同期加算回路６が指定されているときには、
前記第１高速Ａ／Ｄコンバータ回路１から出力されるデ
ジタル信号を前記第２同期加算回路６に供給する。
回路７から出力される第１切替信号によって第１同期加
算回路３が指定されているときには、前記第１高速Ａ／
Ｄコンバータ回路１から出力されるデジタル信号を前記
第１同期加算回路３に供給し、また前記第１切替信号に
よって第２同期加算回路６が指定されているときには、
前記第１高速Ａ／Ｄコンバータ回路１から出力されるデ
ジタル信号を前記第２同期加算回路６に供給する。
【００１７】第１同期加算回路３は前記処理回路８から
出力される各繰り返し動作毎のスタート信号に同期して
奇数番目のサンプリングタイミングになる毎に、前記第
１切替スイッチ２または第２切替スイッチ５から出力さ
れるデジタル信号を取り込んでこれを同期加算する。そ
して、所定の繰り返し回数の同期加算処理を行なった
後、この同期加算動作によって得られた奇数番目のサン
プリングタイミングに対応する時系列デジタル信号を前
記処理回路８に供給する。
出力される各繰り返し動作毎のスタート信号に同期して
奇数番目のサンプリングタイミングになる毎に、前記第
１切替スイッチ２または第２切替スイッチ５から出力さ
れるデジタル信号を取り込んでこれを同期加算する。そ
して、所定の繰り返し回数の同期加算処理を行なった
後、この同期加算動作によって得られた奇数番目のサン
プリングタイミングに対応する時系列デジタル信号を前
記処理回路８に供給する。
【００１８】また、第２高速Ａ／Ｄコンバータ回路４は
前記タイミング切替回路７から出力されているサンプリ
ング信号φ２が立ち上がる毎に前記入力端子を介して供
給されるアナログ信号（同期加算対象となるアナログ信
号）を取り込んでこれをＡ／Ｄ変換し、このＡ／Ｄ変換
処理によって得られたデジタル信号を第２切替スイッチ
５に供給する。
前記タイミング切替回路７から出力されているサンプリ
ング信号φ２が立ち上がる毎に前記入力端子を介して供
給されるアナログ信号（同期加算対象となるアナログ信
号）を取り込んでこれをＡ／Ｄ変換し、このＡ／Ｄ変換
処理によって得られたデジタル信号を第２切替スイッチ
５に供給する。
【００１９】第２切替スイッチ５は前記タイミング切替
回路７から出力される第２切替信号によって第２同期加
算回路６が指定されているときには、前記第２高速Ａ／
Ｄコンバータ回路４から出力されるデジタル信号を前記
第２同期加算回路６に供給し、また前記第２切替信号に
よって第１同期加算回路３が指定されているときには、
前記第２高速Ａ／Ｄコンバータ回路４から出力されるデ
ジタル信号を前記第１同期加算回路３に供給する。
回路７から出力される第２切替信号によって第２同期加
算回路６が指定されているときには、前記第２高速Ａ／
Ｄコンバータ回路４から出力されるデジタル信号を前記
第２同期加算回路６に供給し、また前記第２切替信号に
よって第１同期加算回路３が指定されているときには、
前記第２高速Ａ／Ｄコンバータ回路４から出力されるデ
ジタル信号を前記第１同期加算回路３に供給する。
【００２０】第２同期加算回路６は前記処理回路８から
出力されるスタート信号に同期して偶数番目のサンプリ
ングタイミングになる毎に、前記第１切替スイッチ２ま
たは第２切替スイッチ５から出力されるデジタル信号を
取り込んでこれを同期加算する。そして、所定の繰り返
し回数の同期加算処理を行なった後、この同期加算動作
によって得られた偶数番目のサンプリングタイミングに
対応する時系列デジタル信号を前記処理回路８に供給す
る。
出力されるスタート信号に同期して偶数番目のサンプリ
ングタイミングになる毎に、前記第１切替スイッチ２ま
たは第２切替スイッチ５から出力されるデジタル信号を
取り込んでこれを同期加算する。そして、所定の繰り返
し回数の同期加算処理を行なった後、この同期加算動作
によって得られた偶数番目のサンプリングタイミングに
対応する時系列デジタル信号を前記処理回路８に供給す
る。
【００２１】処理回路８は測定対象となる現象の繰り返
し動作が開始される毎にスタート信号を生成してこれを
前記タイミング切替回路７と、第１同期加算回路３と、
第２同期加算回路６とに供給するとともに、前記スター
ト信号に同期したサンプリング信号φ３を生成してこれ
を前記タイミング切替回路７に供給する。そして、所定
の繰り返し回数が終了したとき、第１同期加算回路３か
ら出力される時系列デジタル信号（奇数番目のサンプリ
ング動作によって得られたデジタル信号を同期加算して
得られた時系列信号）を取り込むとともに、前記第２同
期加算処理回路６から出力される時系列デジタル信号
（偶数番目のサンプリング動作によって得られたデジタ
ル信号を同期加算して得られた時系列信号）を取り込ん
で、これらを時系列的に並べ直して出力する。
し動作が開始される毎にスタート信号を生成してこれを
前記タイミング切替回路７と、第１同期加算回路３と、
第２同期加算回路６とに供給するとともに、前記スター
ト信号に同期したサンプリング信号φ３を生成してこれ
を前記タイミング切替回路７に供給する。そして、所定
の繰り返し回数が終了したとき、第１同期加算回路３か
ら出力される時系列デジタル信号（奇数番目のサンプリ
ング動作によって得られたデジタル信号を同期加算して
得られた時系列信号）を取り込むとともに、前記第２同
期加算処理回路６から出力される時系列デジタル信号
（偶数番目のサンプリング動作によって得られたデジタ
ル信号を同期加算して得られた時系列信号）を取り込ん
で、これらを時系列的に並べ直して出力する。
【００２２】次に、図２および図３に示す波形図を参照
しながらこの実施例のＡ／Ｄ変換動作および同期加算動
作について説明する。
しながらこの実施例のＡ／Ｄ変換動作および同期加算動
作について説明する。
【００２３】まず、図２（ｂ）に示す如く前記処理回路
８から出力される各繰り返し動作毎のスタート信号に基
づいて今回の繰り返し回数が奇数番目であるときには、
タイミング切替回路７によって図２（ｃ）、（ｄ）に示
す如く前記処理回路８から出力されるサンプリング信号
φ３に基づいて奇数番目で立ち上がるサンプリング信号
φ１が生成されてこれが前記第１高速Ａ／Ｄコンバータ
回路１に供給されるとともに、偶数番目で立ち上がるサ
ンプリング信号φ２が生成されてこれが第２高速Ａ／Ｄ
コンバータ回路４に供給され、さらにこのとき第１同期
加算回路３を指定する第１切替信号が生成されてこれが
第１切替スイッチ２に供給されるとともに、第２同期加
算回路６を指定する第２切替信号が生成されてこれが第
２切替スイッチ５に供給される。
８から出力される各繰り返し動作毎のスタート信号に基
づいて今回の繰り返し回数が奇数番目であるときには、
タイミング切替回路７によって図２（ｃ）、（ｄ）に示
す如く前記処理回路８から出力されるサンプリング信号
φ３に基づいて奇数番目で立ち上がるサンプリング信号
φ１が生成されてこれが前記第１高速Ａ／Ｄコンバータ
回路１に供給されるとともに、偶数番目で立ち上がるサ
ンプリング信号φ２が生成されてこれが第２高速Ａ／Ｄ
コンバータ回路４に供給され、さらにこのとき第１同期
加算回路３を指定する第１切替信号が生成されてこれが
第１切替スイッチ２に供給されるとともに、第２同期加
算回路６を指定する第２切替信号が生成されてこれが第
２切替スイッチ５に供給される。
【００２４】これにより、図２（ａ）に示す如くこれら
第１高速Ａ／Ｄコンバータ回路１、第２高速Ａ／Ｄコン
バータ回路４によって各入力端子に供給されている処理
対象となるアナログ信号が交互にＡ／Ｄ変換され、この
Ａ／Ｄ変換動作によって得られた奇数番目のサンプリン
グタイミングに対応するデジタル信号が第１同期加算回
路３に供給されて同期加算処理されるとともに、前記Ａ
／Ｄ変換動作によって得られた偶数番目のサンプリング
タイミングに対応するデジタル信号が第２同期加算回路
６に供給されて同期加算処理される。
第１高速Ａ／Ｄコンバータ回路１、第２高速Ａ／Ｄコン
バータ回路４によって各入力端子に供給されている処理
対象となるアナログ信号が交互にＡ／Ｄ変換され、この
Ａ／Ｄ変換動作によって得られた奇数番目のサンプリン
グタイミングに対応するデジタル信号が第１同期加算回
路３に供給されて同期加算処理されるとともに、前記Ａ
／Ｄ変換動作によって得られた偶数番目のサンプリング
タイミングに対応するデジタル信号が第２同期加算回路
６に供給されて同期加算処理される。
【００２５】次いで、図３（ｂ）に示す如く前記処理回
路８から次のスタート信号、すなわち偶数番目の現象の
開始に同期したスタート信号が出力されれば、タイミン
グ切替回路７によって図３（ｃ）、（ｄ）に示す如く前
記処理回路８から出力されるサンプリング信号φ３に基
づいて偶数番目で立ち上がるサンプリング信号φ１が生
成されてこれが前記第１高速Ａ／Ｄコンバータ回路１に
供給されるとともに、奇数番目で立ち上がるサンプリン
グ信号φ２が生成されてこれが第２高速Ａ／Ｄコンバー
タ回路４に供給され、さらにこのとき第２同期加算回路
６を指定する第１切替信号が生成されてこれが第１切替
スイッチ２に供給されるとともに、第１同期加算回路３
を指定する第２切替信号が生成されてこれが第２切替ス
イッチ５に供給される。
路８から次のスタート信号、すなわち偶数番目の現象の
開始に同期したスタート信号が出力されれば、タイミン
グ切替回路７によって図３（ｃ）、（ｄ）に示す如く前
記処理回路８から出力されるサンプリング信号φ３に基
づいて偶数番目で立ち上がるサンプリング信号φ１が生
成されてこれが前記第１高速Ａ／Ｄコンバータ回路１に
供給されるとともに、奇数番目で立ち上がるサンプリン
グ信号φ２が生成されてこれが第２高速Ａ／Ｄコンバー
タ回路４に供給され、さらにこのとき第２同期加算回路
６を指定する第１切替信号が生成されてこれが第１切替
スイッチ２に供給されるとともに、第１同期加算回路３
を指定する第２切替信号が生成されてこれが第２切替ス
イッチ５に供給される。
【００２６】これにより、図３（ａ）に示す如くこれら
第１高速Ａ／Ｄコンバータ回路１、第２高速Ａ／Ｄコン
バータ回路４によって入力端子に供給されているアナロ
グ信号が交互にＡ／Ｄ変換され、このＡ／Ｄ変換動作に
よって得られた奇数番目のサンプリングタイミングに対
応するデジタル信号が第１同期加算回路３に供給されて
同期加算処理されるとともに、前記Ａ／Ｄ変換動作によ
って得られた偶数番目のサンプリングタイミングに対応
するデジタル信号が第２同期加算回路６に供給されて同
期加算処理される。
第１高速Ａ／Ｄコンバータ回路１、第２高速Ａ／Ｄコン
バータ回路４によって入力端子に供給されているアナロ
グ信号が交互にＡ／Ｄ変換され、このＡ／Ｄ変換動作に
よって得られた奇数番目のサンプリングタイミングに対
応するデジタル信号が第１同期加算回路３に供給されて
同期加算処理されるとともに、前記Ａ／Ｄ変換動作によ
って得られた偶数番目のサンプリングタイミングに対応
するデジタル信号が第２同期加算回路６に供給されて同
期加算処理される。
【００２７】以下、予め設定されている繰り返し回数だ
け上述した動作が繰り返された後、処理回路８によって
第１同期加算回路３から出力される時系列デジタル信号
（奇数番目のサンプリング動作によって得られたデジタ
ル信号を同期加算して得られた時系列信号）が取り込ま
れるとともに、前記第２同期加算処理回路から出力され
る時系列デジタル信号（偶数番目のサンプリング動作に
よって得られたデジタル信号を同期加算処理して得られ
た時系列信号）が取り込まれて、これらが時系列的に並
べ直されて出力される。
け上述した動作が繰り返された後、処理回路８によって
第１同期加算回路３から出力される時系列デジタル信号
（奇数番目のサンプリング動作によって得られたデジタ
ル信号を同期加算して得られた時系列信号）が取り込ま
れるとともに、前記第２同期加算処理回路から出力され
る時系列デジタル信号（偶数番目のサンプリング動作に
よって得られたデジタル信号を同期加算処理して得られ
た時系列信号）が取り込まれて、これらが時系列的に並
べ直されて出力される。
【００２８】このようにこの実施例においては、１回の
測定動作が終了する毎に、第１高速Ａ／Ｄコンバータ回
路１のサンプリングタイミングと、第２高速Ａ／Ｄコン
バータ回路４のサンプリングタイミングとを切り替える
とともに、これら第１高速Ａ／Ｄコンバータ回路１、第
２高速Ａ／Ｄコンバータ回路４によって得られた奇数番
目のサンプリングタイミングに対応するデジタル信号を
第１同期加算回路３によって同期加算処理させ、偶数番
目のサンプリングタイミングに対応するデジタル信号を
第２同期加算回路６によって同期加算処理させるように
したので、ディザ法を用いて回路を構成した場合におい
ても、第１、第２高速Ａ／Ｄコンバータ回路１、４間の
ゼロ点やスパンのわずかな違いに起因するゆらぎが発生
しないようにすることができ、これによって測定精度を
大幅に向上させることができる。
測定動作が終了する毎に、第１高速Ａ／Ｄコンバータ回
路１のサンプリングタイミングと、第２高速Ａ／Ｄコン
バータ回路４のサンプリングタイミングとを切り替える
とともに、これら第１高速Ａ／Ｄコンバータ回路１、第
２高速Ａ／Ｄコンバータ回路４によって得られた奇数番
目のサンプリングタイミングに対応するデジタル信号を
第１同期加算回路３によって同期加算処理させ、偶数番
目のサンプリングタイミングに対応するデジタル信号を
第２同期加算回路６によって同期加算処理させるように
したので、ディザ法を用いて回路を構成した場合におい
ても、第１、第２高速Ａ／Ｄコンバータ回路１、４間の
ゼロ点やスパンのわずかな違いに起因するゆらぎが発生
しないようにすることができ、これによって測定精度を
大幅に向上させることができる。
【００２９】また、上述した実施例においては、処理対
象となるアナログ信号を第１、第２高速Ａ／Ｄコンバー
タ回路１、４によって交互にＡ／Ｄ変換するようにして
いるが、これを３つ以上の高速Ａ／Ｄコンバータ回路に
よって順次、Ａ／Ｄ変換するようにしても良い。
象となるアナログ信号を第１、第２高速Ａ／Ｄコンバー
タ回路１、４によって交互にＡ／Ｄ変換するようにして
いるが、これを３つ以上の高速Ａ／Ｄコンバータ回路に
よって順次、Ａ／Ｄ変換するようにしても良い。
【００３０】このようにしても、１回の測定動作が終了
する毎に、各高速Ａ／Ｄコンバータ回路のサンプリング
タイミングを順次、サイクリックに切り替えることによ
り、上述した実施例と同様にディザ法を用いて回路を構
成した場合においても、各高速Ａ／Ｄコンバータ回路間
のゼロ点やスパンのわずかな違いに起因するゆらぎが発
生しないようにすることができ、これによって測定精度
を大幅に向上させることができる。
する毎に、各高速Ａ／Ｄコンバータ回路のサンプリング
タイミングを順次、サイクリックに切り替えることによ
り、上述した実施例と同様にディザ法を用いて回路を構
成した場合においても、各高速Ａ／Ｄコンバータ回路間
のゼロ点やスパンのわずかな違いに起因するゆらぎが発
生しないようにすることができ、これによって測定精度
を大幅に向上させることができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、デ
ィザ法を用いて回路を構成した場合においても、各高速
Ａ／Ｄコンバータ回路間のゼロ点やスパンのわずかな違
いに起因するゆらぎが発生しないようにすることがで
き、これによって測定精度を大幅に向上させることがで
きる。
ィザ法を用いて回路を構成した場合においても、各高速
Ａ／Ｄコンバータ回路間のゼロ点やスパンのわずかな違
いに起因するゆらぎが発生しないようにすることがで
き、これによって測定精度を大幅に向上させることがで
きる。
【図１】本発明によるデジタルアベレージャ装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１に示すデジタルアベレージャ装置の動作例
を示す波形図である。
を示す波形図である。
【図３】図１に示すデジタルアベレージャ装置の動作例
を示す波形図である。
を示す波形図である。
１ 第１高速Ａ／Ｄコンバータ回路 ２ 第１切替スイッチ ３ 第１同期加算回路 ４ 第２高速Ａ／Ｄコンバータ回路 ５ 第２切替スイッチ ６ 第２同期加算回路 ７ タイミング切替回路 ８ 処理回路
Claims (1)
- 【請求項１】 現象を繰り返し発生させて得られた測定
対象信号を同期加算処理して前記測定対象信号のＳ／Ｎ
を改善するデジタルアベレージャ装置において、 前記測定対象信号をサンプリングしてデジタル信号に変
換する複数のＡ／Ｄコンバータ回路と、 繰り返し動作が切り替えられる毎に、前記各Ａ／Ｄコン
バータ回路のサンプリングタイミングを予め設定されて
いる順序で、ずらすタイミング切替回路と、 前記各Ａ／Ｄコンバータ回路のＡ／Ｄ変換動作によって
得られたデジタル信号を取り込んで同期加算処理する同
期加算処理回路と、 を備えたことを特徴とするデジタルアベレージャ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04058302A JP3105988B2 (ja) | 1992-03-16 | 1992-03-16 | デジタルアベレージャ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04058302A JP3105988B2 (ja) | 1992-03-16 | 1992-03-16 | デジタルアベレージャ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05264289A JPH05264289A (ja) | 1993-10-12 |
| JP3105988B2 true JP3105988B2 (ja) | 2000-11-06 |
Family
ID=13080432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04058302A Expired - Fee Related JP3105988B2 (ja) | 1992-03-16 | 1992-03-16 | デジタルアベレージャ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105988B2 (ja) |
-
1992
- 1992-03-16 JP JP04058302A patent/JP3105988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05264289A (ja) | 1993-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |