JPS60160222A - 信号変換装置 - Google Patents
信号変換装置Info
- Publication number
- JPS60160222A JPS60160222A JP1545284A JP1545284A JPS60160222A JP S60160222 A JPS60160222 A JP S60160222A JP 1545284 A JP1545284 A JP 1545284A JP 1545284 A JP1545284 A JP 1545284A JP S60160222 A JPS60160222 A JP S60160222A
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- JP
- Japan
- Prior art keywords
- signal
- converters
- frequency
- supplied
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、例えばアナログ信号をディジタル信号に変
換したシ或いはディジタル信号をアナログ信号に変換す
る如く、第１形態の信号を第２形態の信号に変換する場
合等に用いて好適な信号変換装置に関する。
換したシ或いはディジタル信号をアナログ信号に変換す
る如く、第１形態の信号を第２形態の信号に変換する場
合等に用いて好適な信号変換装置に関する。
背景技術とその問題点
一般に、例えば高鮮明度のテレビジョン信号を、アナロ
グ信号よシデイジタル信号に変換してディジタル伝送す
る場合、或いは高速のＰＳＫ復調系において同期検波出
力を全てディジタル処理しようとする場合等−には超高
速のアナログ・ディジタル（Ａ／Ｄ ’）変換器が必要
となる。
グ信号よシデイジタル信号に変換してディジタル伝送す
る場合、或いは高速のＰＳＫ復調系において同期検波出
力を全てディジタル処理しようとする場合等−には超高
速のアナログ・ディジタル（Ａ／Ｄ ’）変換器が必要
となる。
ところが現在入手できるＡ／Ｄ変換器は、最も高速のも
のでも例えばサンブリング周波数が約２０ＭＨｚ程度で
あり、従って、高鮮明度のテレビジョン信号をＡ／Ｄ変
換したシ或いは高速のＰＳＫ信号をＡ／Ｄ変換し庭後に
ディ・ゾタル的に信号処理する場合等には不都合であっ
た。
のでも例えばサンブリング周波数が約２０ＭＨｚ程度で
あり、従って、高鮮明度のテレビジョン信号をＡ／Ｄ変
換したシ或いは高速のＰＳＫ信号をＡ／Ｄ変換し庭後に
ディ・ゾタル的に信号処理する場合等には不都合であっ
た。
発明の目的
この発明は斯る点に鑑み、超高速、超広帯域の信号変換
が可能な信号変換装置を提供するものである。
が可能な信号変換装置を提供するものである。
発明の概要
この発明では、入出力端子間に同一の周波数を有するサ
ンプリング信号が等間隔で供給される複数個の信号変換
器を並列接続し、これら複数個の変換器の入力側に第１
形態の信号を供給し、その出力側よシ第２形態の信号を
取り出すように構成している。斯る構成により、この発
明では超高速で、しかも超広帯域の信号変換が可能とな
る。
ンプリング信号が等間隔で供給される複数個の信号変換
器を並列接続し、これら複数個の変換器の入力側に第１
形態の信号を供給し、その出力側よシ第２形態の信号を
取り出すように構成している。斯る構成により、この発
明では超高速で、しかも超広帯域の信号変換が可能とな
る。
実施例
以下、この発明の一実施例を第１図〜第４図に基づいて
詳しく説明する。
詳しく説明する。
第１図はこの発明の一実施例を示すもので、ここではア
ナログ信号よシデイジタル信号に変換する場合である。
ナログ信号よシデイジタル信号に変換する場合である。
即ち、同図において、（１）は入力端子であって、この
入力端子（１）よシ、例えば約２０ＭＨｚまでの周波数
を有する広帯域のアナログ信号が並列関係に設けられた
Ａ／Ｄ変換器（２） 、 （３１、（４）及び（５）に
供給される。この場合、取り扱う信号は上述の如く最高
２０ ＭＨｚのアナログ信号としたので、このときのサ
ンブリング周波数は、少くとも４０ＭＨｚ以上でなけれ
ばならない。ところが、現在では４０ＭＨｚの周波数で
動作するＡ／Ｄ変換器は入手不可能であシ、従ってここ
では、Ａ／Ｄ変換器（２）〜（５）に−例として１０Ｍ
Ｈｚの周波数で動作するものを使用するものとする。
入力端子（１）よシ、例えば約２０ＭＨｚまでの周波数
を有する広帯域のアナログ信号が並列関係に設けられた
Ａ／Ｄ変換器（２） 、 （３１、（４）及び（５）に
供給される。この場合、取り扱う信号は上述の如く最高
２０ ＭＨｚのアナログ信号としたので、このときのサ
ンブリング周波数は、少くとも４０ＭＨｚ以上でなけれ
ばならない。ところが、現在では４０ＭＨｚの周波数で
動作するＡ／Ｄ変換器は入手不可能であシ、従ってここ
では、Ａ／Ｄ変換器（２）〜（５）に−例として１０Ｍ
Ｈｚの周波数で動作するものを使用するものとする。
また、Ａ／Ｄ変換器（２）〜（５）に供給されるサンシ
リング信号を得るために基準発振器（７）が設けられ、
−この場合の基準周波数ｆｓは４０ ＭＨｚとされる。
リング信号を得るために基準発振器（７）が設けられ、
−この場合の基準周波数ｆｓは４０ ＭＨｚとされる。
基準発振器（力からの基準信号はその周波数を分局器（
８）で１／Ｎ１すなわちこの場合１／４に分周されて１
０ ＭＨｚの信号としてシフトレジスタ（９）に供給さ
れる。
８）で１／Ｎ１すなわちこの場合１／４に分周されて１
０ ＭＨｚの信号としてシフトレジスタ（９）に供給さ
れる。
シフトレジスタ（９）は、Ａ／Ｄ変換器（２）〜（５）
の個数に対応して、例えば縦続接続された４段の７リツ
プフロツグ回路（９ａ）〜（９ｄ）から成る。そして、
これ等フリツノフロッグ回路（９ａ）〜（９ｄ）の各ク
ロック端子に基準発振器（７）からの信号がシフトクロ
ックとして供給され、フリツノフロッグ回路（９ａ）〜
（９ｄ）の各出力側に得られる信号がサンシリング信号
として夫々対応するＡ／Ｄ変換器（２）〜χ５）に供給
される。従って、入力端子（１）から供給されたアナロ
グ信号は、Ａ／Ｄ変換器（２）〜（５）′で順次ディジ
タル信号に変換され、更に並列−直列変換回路（６）に
おいて、並列のディジタル信号よシ直列のディジタル信
号に変換されて出力端子ａ〔に取シ出される。また、並
列・直列変換回路（６）には基準発振器（７）からの信
号がクロックとして供給されるようにされている。
の個数に対応して、例えば縦続接続された４段の７リツ
プフロツグ回路（９ａ）〜（９ｄ）から成る。そして、
これ等フリツノフロッグ回路（９ａ）〜（９ｄ）の各ク
ロック端子に基準発振器（７）からの信号がシフトクロ
ックとして供給され、フリツノフロッグ回路（９ａ）〜
（９ｄ）の各出力側に得られる信号がサンシリング信号
として夫々対応するＡ／Ｄ変換器（２）〜χ５）に供給
される。従って、入力端子（１）から供給されたアナロ
グ信号は、Ａ／Ｄ変換器（２）〜（５）′で順次ディジ
タル信号に変換され、更に並列−直列変換回路（６）に
おいて、並列のディジタル信号よシ直列のディジタル信
号に変換されて出力端子ａ〔に取シ出される。また、並
列・直列変換回路（６）には基準発振器（７）からの信
号がクロックとして供給されるようにされている。
次に、この回路動作を第２図〜第３図を参照しながら詳
述する。
述する。
いま、基準発振器（７）から第２図Ａに示すような基準
周波数ｆｓを有する信号Ｓ１が分周器（８）に供給され
ると、この信号Ｓ１はここで、ｉに分周されて第２図Ｂ
に示すような信号Ｓ２となシ、シフトレジスタ（９）の
第１段のフリツノフロッグ回路（９ａ）に供給される。
周波数ｆｓを有する信号Ｓ１が分周器（８）に供給され
ると、この信号Ｓ１はここで、ｉに分周されて第２図Ｂ
に示すような信号Ｓ２となシ、シフトレジスタ（９）の
第１段のフリツノフロッグ回路（９ａ）に供給される。
また、基準発振器（７）からの信号Ｓ１がシフトクロッ
クとしてシフトレジスタ（９）の各フリツノフロッグ回
路（９ａ）〜（９ｄ）に同時に供給される。
クとしてシフトレジスタ（９）の各フリツノフロッグ回
路（９ａ）〜（９ｄ）に同時に供給される。
従って第１段のフリツノフロッグ回路（９ａ）に供給さ
れた信号Ｓ２は順次シフトクロックにより後続のフリツ
ノフロッグ回路（９ｂ）〜（９ｄ）にシフトされ、もっ
て各フリツノフロッグ回路（９ａ）〜（９ｄ）の各出力
側には、夫々第２図Ｃ−Ｆに示すように、１／ｆｓずつ
遅延された信号Ｓ３〜Ｓ６が取シ出される。そしてこれ
らの信号Ｓ３〜Ｓ６がＡ／Ｄ変換器（２）〜（５）に夫
々１／、ｆｓ間隔でサンプリング信号として供給される
。
れた信号Ｓ２は順次シフトクロックにより後続のフリツ
ノフロッグ回路（９ｂ）〜（９ｄ）にシフトされ、もっ
て各フリツノフロッグ回路（９ａ）〜（９ｄ）の各出力
側には、夫々第２図Ｃ−Ｆに示すように、１／ｆｓずつ
遅延された信号Ｓ３〜Ｓ６が取シ出される。そしてこれ
らの信号Ｓ３〜Ｓ６がＡ／Ｄ変換器（２）〜（５）に夫
々１／、ｆｓ間隔でサンプリング信号として供給される
。
一方、Ａ／Ｄ変換器（２）〜（５）の入力側には入力端
子（１）より第３図に示すようなアナログ信号ＳＡが供
給されているので、この供給されたアナログ信号ＳＡが
Ａ／Ｄ変換器（２）〜（５）において、第３図に示すよ
うに順次１／ｆｓの間隔で、シフトレジスタ（９）から
のサンシリング信号Ｓ３〜Ｓ６によシ順次すンノリング
される。因みに、第３図において、Ｐ１〜Ｐ４は夫夫Ａ
／Ｄ変換器（２）〜（５）のサンゾル点を表わしている
。
子（１）より第３図に示すようなアナログ信号ＳＡが供
給されているので、この供給されたアナログ信号ＳＡが
Ａ／Ｄ変換器（２）〜（５）において、第３図に示すよ
うに順次１／ｆｓの間隔で、シフトレジスタ（９）から
のサンシリング信号Ｓ３〜Ｓ６によシ順次すンノリング
される。因みに、第３図において、Ｐ１〜Ｐ４は夫夫Ａ
／Ｄ変換器（２）〜（５）のサンゾル点を表わしている
。
そしてこのサンプリング動作が１周期−Ｇ−の間隔で繰
返し行なわれ、もってＡ／Ｄ変換器（２）〜（５）の出
力側にはＡ／Ｄ変換されたディジタル信号が取シ出され
、並列・直列変換回路（６）に供給される。そして、こ
こで並列のディジタル信号よシ直列のディジタル信号に
変換され、出力端子α呻に所望のディジタル信号として
取り出される。
返し行なわれ、もってＡ／Ｄ変換器（２）〜（５）の出
力側にはＡ／Ｄ変換されたディジタル信号が取シ出され
、並列・直列変換回路（６）に供給される。そして、こ
こで並列のディジタル信号よシ直列のディジタル信号に
変換され、出力端子α呻に所望のディジタル信号として
取り出される。
このようにして本実施例では、２０ＭＨｚの如き極めて
高い周波数までの帯域を有するアナログ信号をディジタ
ル信号に変換する際に１．１０ ＭＨｚの同一周波数を
有し且つ等間隔（１／ １０ ＭＨｚ ）で供給される
サンノル信号で、並列接続の各Ａ／Ｄ変換器に入力され
たアナログ信号を順次サンプリングすることによシ、何
等折返し雑音を生じることなく、実質的に直接４０ＭＨ
ｚのサンブリング周波数をもった信号でＡ／Ｄ変換する
のと等価な信号変換を行うことができ、超高速、超高広
帯の信号変換が可能となる。
高い周波数までの帯域を有するアナログ信号をディジタ
ル信号に変換する際に１．１０ ＭＨｚの同一周波数を
有し且つ等間隔（１／ １０ ＭＨｚ ）で供給される
サンノル信号で、並列接続の各Ａ／Ｄ変換器に入力され
たアナログ信号を順次サンプリングすることによシ、何
等折返し雑音を生じることなく、実質的に直接４０ＭＨ
ｚのサンブリング周波数をもった信号でＡ／Ｄ変換する
のと等価な信号変換を行うことができ、超高速、超高広
帯の信号変換が可能となる。
第４図はディジタル信号を逆にアナログ信号に変換する
場合の一例を示すもので、同図において、入力端子（イ
）に上述の如く得られた直列のディジタル信号が供給さ
れると、この信号は直列・並列変換回路（２］）に供給
され、ここで直列のディジタル信号より並列のディジタ
ル信号に変換された後並列関係に設けられたディジタル
・アナログ（Ｄ／Ａ ’）変換器（２４〜１２！１９に
供給される。
場合の一例を示すもので、同図において、入力端子（イ
）に上述の如く得られた直列のディジタル信号が供給さ
れると、この信号は直列・並列変換回路（２］）に供給
され、ここで直列のディジタル信号より並列のディジタ
ル信号に変換された後並列関係に設けられたディジタル
・アナログ（Ｄ／Ａ ’）変換器（２４〜１２！１９に
供給される。
また、入力端予備からの入力信号がクロック検出回路（
５）に供給され、ここでクロック信号が再生されて直列
・並列変換回路（２υに供給されると共に分周器（ハ）
に供給され、またシフトクロックとしてシフトレジスタ
（２１に供給される。このシフトレジスタ（至）として
は第１図のシフトレジスタ（９）と同様の構成のものを
使用してよい。
５）に供給され、ここでクロック信号が再生されて直列
・並列変換回路（２υに供給されると共に分周器（ハ）
に供給され、またシフトクロックとしてシフトレジスタ
（２１に供給される。このシフトレジスタ（至）として
は第１図のシフトレジスタ（９）と同様の構成のものを
使用してよい。
分周器（至）に供給された信号は、ここで上述同様その
周波数が１／４に分周されてシフトレジスタ（２）に供
給され、従って、シフトレジスタ四の出力側には、夫々
Ｄ／Ａ変換器（２３〜１２！９に対応して同一の周波数
を有する信号が等間隔で出力され、これらの各信号がサ
ンプリング信号としてＤ／Ａ変換器１２３〜（ハ）に供
給される。従ってＤ／Ａ変換器＠〜（ハ）の入力側に供
給された直列・並列変換回路＋２１）からのディジタル
信号は、ここでアナログ信号に変換され、その後加算回
路（ホ）に供給されて加算され、出力端子（至）に元の
アナログ信号として取シ出される。
周波数が１／４に分周されてシフトレジスタ（２）に供
給され、従って、シフトレジスタ四の出力側には、夫々
Ｄ／Ａ変換器（２３〜１２！９に対応して同一の周波数
を有する信号が等間隔で出力され、これらの各信号がサ
ンプリング信号としてＤ／Ａ変換器１２３〜（ハ）に供
給される。従ってＤ／Ａ変換器＠〜（ハ）の入力側に供
給された直列・並列変換回路＋２１）からのディジタル
信号は、ここでアナログ信号に変換され、その後加算回
路（ホ）に供給されて加算され、出力端子（至）に元の
アナログ信号として取シ出される。
このようにして、ディジタル信号をアナログ信号に変換
する場合も、何等折返し雑音を生ずることなく、超高速
且つ超広帯域の信号変換処理が可能となる。
する場合も、何等折返し雑音を生ずることなく、超高速
且つ超広帯域の信号変換処理が可能となる。
発明の効果
上述のごとくこの発明によれば、入出力端子間に同一周
波数を有するサンプリング信号が等間隔で順次供給され
る複数個の信号変換器を並列接続し、これら変換器の入
力側に第１形態の信号を供給し、出力側より第２形態の
信号を取り出すように構成することによシ、信号変換器
としては低速のものでも、超高速、超広帯域の信号変換
処理を、何等折返し雑音を生ずることなく、行うことが
できる。
波数を有するサンプリング信号が等間隔で順次供給され
る複数個の信号変換器を並列接続し、これら変換器の入
力側に第１形態の信号を供給し、出力側より第２形態の
信号を取り出すように構成することによシ、信号変換器
としては低速のものでも、超高速、超広帯域の信号変換
処理を、何等折返し雑音を生ずることなく、行うことが
できる。
第１図はこの発明の一実施例におけるＡ／Ｄ変換の一例
を示すブロック図、第２図及び第３図は第１図の動作説
明に供するだめの線図、第４図はこの発明の一実施例に
おけるＤ／Ａ変換の一例を示すブロック図である。 （２）〜（５）はアナログ・ディジタル（Ａ／Ｄ）変換
器、（６）は並列・直列変換回路、（７）は基準発振器
、（８） 。
を示すブロック図、第２図及び第３図は第１図の動作説
明に供するだめの線図、第４図はこの発明の一実施例に
おけるＤ／Ａ変換の一例を示すブロック図である。 （２）〜（５）はアナログ・ディジタル（Ａ／Ｄ）変換
器、（６）は並列・直列変換回路、（７）は基準発振器
、（８） 。
Claims (1)
- 入出力端子間に同一の周波数を有するサンプリング信号
が等間隔で順次供給される複数個の信号変換器を並列接
続し、該変換器の入力側に第１形態の信号を供給し、そ
の出力側よシ第２形態の信号を取シ出すようにしたこと
を特徴とする信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1545284A JPS60160222A (ja) | 1984-01-31 | 1984-01-31 | 信号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1545284A JPS60160222A (ja) | 1984-01-31 | 1984-01-31 | 信号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160222A true JPS60160222A (ja) | 1985-08-21 |
Family
ID=11889190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1545284A Pending JPS60160222A (ja) | 1984-01-31 | 1984-01-31 | 信号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160222A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112824A (ja) * | 1987-10-26 | 1989-05-01 | Nec Corp | Ｄ／ａ変換器 |
| JPH03183214A (ja) * | 1989-09-21 | 1991-08-09 | Xerox Corp | 多重チャネルアナログ／ディジタル変換器 |
| WO1998054891A1 (fr) * | 1997-05-27 | 1998-12-03 | Seiko Epson Corporation | Unite de traitement d'images et circuit integre destine a cette unite |
-
1984
- 1984-01-31 JP JP1545284A patent/JPS60160222A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01112824A (ja) * | 1987-10-26 | 1989-05-01 | Nec Corp | Ｄ／ａ変換器 |
| JPH03183214A (ja) * | 1989-09-21 | 1991-08-09 | Xerox Corp | 多重チャネルアナログ／ディジタル変換器 |
| WO1998054891A1 (fr) * | 1997-05-27 | 1998-12-03 | Seiko Epson Corporation | Unite de traitement d'images et circuit integre destine a cette unite |
| US6590616B1 (en) | 1997-05-27 | 2003-07-08 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
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