JPS5810921A - アナログデイジタル変換方式 - Google Patents
アナログデイジタル変換方式Info
- Publication number
- JPS5810921A JPS5810921A JP10888881A JP10888881A JPS5810921A JP S5810921 A JPS5810921 A JP S5810921A JP 10888881 A JP10888881 A JP 10888881A JP 10888881 A JP10888881 A JP 10888881A JP S5810921 A JPS5810921 A JP S5810921A
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- JP
- Japan
- Prior art keywords
- analog
- time
- converters
- conversion
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、低速度なアナログディジタル変換器を複数組
合せ、それらアナログディジタル変換器に同一アナログ
信号を時間をずらしつつ周期的にアナログディジタル変
換させることによって、全体としてアナログディジタル
変換が高速に行なわれるようにした方式に関するもので
ある。
合せ、それらアナログディジタル変換器に同一アナログ
信号を時間をずらしつつ周期的にアナログディジタル変
換させることによって、全体としてアナログディジタル
変換が高速に行なわれるようにした方式に関するもので
ある。
近年モノリシックＩＣ製造技術の進歩によシ変換時間が
５０μＳ程度の比較的低速度なアナログディジタル変換
器（以下、Ａ−Ｄ変換器と称す）は廉価となっているこ
とから、その入手は各易なものとなっている。しかしな
がら、変換時間が１０μ８程度以下の高速度なものはそ
のモノリシック化が困難であるばかりか、出力ビツト数
を大きくして必要な精度を確保するためには構成部品の
精度もそれに応じて高めなければならず、これがために
調整やエージングに多くの時間を要し、一般に高価なも
のとなっているのが実状である。
５０μＳ程度の比較的低速度なアナログディジタル変換
器（以下、Ａ−Ｄ変換器と称す）は廉価となっているこ
とから、その入手は各易なものとなっている。しかしな
がら、変換時間が１０μ８程度以下の高速度なものはそ
のモノリシック化が困難であるばかりか、出力ビツト数
を大きくして必要な精度を確保するためには構成部品の
精度もそれに応じて高めなければならず、これがために
調整やエージングに多くの時間を要し、一般に高価なも
のとなっているのが実状である。
一方、近年高周波信号あるいは高周波成分を含むアナロ
グ信号を忠実に、アナログディジタル変換（以下、Ａ−
Ｄ変換と称す）する場合が多々あるが、このような場合
に高速度なＡ−Ｄ変換益金用イいるとすれば、Ａ−Ｄ変
換がいきおい不経済に行なわれることは明らかである。
グ信号を忠実に、アナログディジタル変換（以下、Ａ−
Ｄ変換と称す）する場合が多々あるが、このような場合
に高速度なＡ−Ｄ変換益金用イいるとすれば、Ａ−Ｄ変
換がいきおい不経済に行なわれることは明らかである。
よって本発明の目的は、高周波信号あるいは＾周波成分
が含まれるアナログ信号を高速に、しかも経済的にＡ、
−Ｄ変換し得る方式を供するにある。
が含まれるアナログ信号を高速に、しかも経済的にＡ、
−Ｄ変換し得る方式を供するにある。
この目的のため本発明は、前段にサンプルホールド回路
を有する複数のＡ−Ｄ変換器に同一アナログ信号を時間
をずらしつつ周期的にＡ−Ｄ変換させる一方、各Ａ−Ｄ
変換器より周期的に得られるＡ−Ｄ変換出力を１系続出
力として合成することによって、全体としてＡ−Ｄ変換
が高速に行なわれるようにしたことを特徴とする。
を有する複数のＡ−Ｄ変換器に同一アナログ信号を時間
をずらしつつ周期的にＡ−Ｄ変換させる一方、各Ａ−Ｄ
変換器より周期的に得られるＡ−Ｄ変換出力を１系続出
力として合成することによって、全体としてＡ−Ｄ変換
が高速に行なわれるようにしたことを特徴とする。
以下、本発明を第１図、第２図により説明する。
第１図は本発明に係るＡ−Ｄ変換器の構成を示したもの
であり、１周期あるいは一定時間Ｔ内にアナログ信号Ａ
ＤｋＮサンプリングする場合にはＮ個のＡ−Ｄ変換器２
（２ｔ〜２ｎ） を用意し、これらＡ−Ｄ変換器２１
〜２ｎによって全体としてＡ−Ｄｉ換が高速に行なわれ
るようにしたものである。この場合Ａ−Ｄ変換器２１〜
２ｎ個々の、サンプルホールドに要する時間をも含めた
変換時間は勿論上記時間Ｔ以内される。
であり、１周期あるいは一定時間Ｔ内にアナログ信号Ａ
ＤｋＮサンプリングする場合にはＮ個のＡ−Ｄ変換器２
（２ｔ〜２ｎ） を用意し、これらＡ−Ｄ変換器２１
〜２ｎによって全体としてＡ−Ｄｉ換が高速に行なわれ
るようにしたものである。この場合Ａ−Ｄ変換器２１〜
２ｎ個々の、サンプルホールドに要する時間をも含めた
変換時間は勿論上記時間Ｔ以内される。
ここで第２図（ａ）〜（ｄ）を参照して上記回路動作を
説明すれば以下のようである。即ち、Ａ−Ｄ変換器２１
〜２ｎは各々その前段にサンプ、ルホールド回路１（１
１〜Ｉｎ）を有しており、各サンプルホールド回路１、
〜１ｎにはアナログ信号ＡＤが共通に入力されるように
なっている。この状態で各サンプルホールド回路１１〜
１ｎに対して第２図（ａ）〜（ｄ）に示す如くのタイミ
ングでサンプリングパルスを与えるようにすれば、サン
プルホールド回路１１〜１ｎには時間Ｔ／Ｎ ’ｔ−お
いて順次アナログ信号ＡＤがサンプリングホールドされ
るものである。しかして、サンプリングホールド後各Ａ
−Ｄ変換器２１〜２ｎにホールドされたアナログ信号ｆ
Ａ／ｐ変換せしめれば、各変換器２１〜２ｎからは少
なくともサンプリング時点から時間Ｔ以内にＡ−Ｄ変換
出力が得られるわけである。よって、各変換器２１〜２
ｎより得られるＡ−Ｄ変換出力をマルチプレクサ５に入
力せしめた状態でマルチプレクサ６を適当に制御すれば
、マルチプレクサ６からは一定時間Ｔ／Ｎ間隔でＡ−Ｄ
変換出力が１系統のディジタル信号ＤＤとして順次選択
出力されるものである。変換時間が比較的大きい場合で
あってもＡ−Ｄ変換器を複数用い、上記の如くタイミン
グでサンプリングホールド、Ａ−Ｄ変換、Ａ−Ｄ変換出
力の取込を制、御する場合は、高周波信号あるいは高周
蛎成分を含むアナログ信号ＡＤを忠実にＡ−Ｄ変換し得
、あたかも変換時間が１／ＮとされたＡ−Ｄ変換器と同
様に動作するわけである。ただ異なるところは時間遅れ
だけである。Ａ−Ｄ変換器２１〜２ｎ各々の変換時間は
一足であるから、マルチプレクサ３より得られるディジ
タル信号ＤＤはマルチプレクサ５に対する選択出力制御
タイミング如何によって蛾も少なくてその変換時間程度
、最も多くて時間Ｔ程度サンプリング時点から遅れて得
られるからである。
説明すれば以下のようである。即ち、Ａ−Ｄ変換器２１
〜２ｎは各々その前段にサンプ、ルホールド回路１（１
１〜Ｉｎ）を有しており、各サンプルホールド回路１、
〜１ｎにはアナログ信号ＡＤが共通に入力されるように
なっている。この状態で各サンプルホールド回路１１〜
１ｎに対して第２図（ａ）〜（ｄ）に示す如くのタイミ
ングでサンプリングパルスを与えるようにすれば、サン
プルホールド回路１１〜１ｎには時間Ｔ／Ｎ ’ｔ−お
いて順次アナログ信号ＡＤがサンプリングホールドされ
るものである。しかして、サンプリングホールド後各Ａ
−Ｄ変換器２１〜２ｎにホールドされたアナログ信号ｆ
Ａ／ｐ変換せしめれば、各変換器２１〜２ｎからは少
なくともサンプリング時点から時間Ｔ以内にＡ−Ｄ変換
出力が得られるわけである。よって、各変換器２１〜２
ｎより得られるＡ−Ｄ変換出力をマルチプレクサ５に入
力せしめた状態でマルチプレクサ６を適当に制御すれば
、マルチプレクサ６からは一定時間Ｔ／Ｎ間隔でＡ−Ｄ
変換出力が１系統のディジタル信号ＤＤとして順次選択
出力されるものである。変換時間が比較的大きい場合で
あってもＡ−Ｄ変換器を複数用い、上記の如くタイミン
グでサンプリングホールド、Ａ−Ｄ変換、Ａ−Ｄ変換出
力の取込を制、御する場合は、高周波信号あるいは高周
蛎成分を含むアナログ信号ＡＤを忠実にＡ−Ｄ変換し得
、あたかも変換時間が１／ＮとされたＡ−Ｄ変換器と同
様に動作するわけである。ただ異なるところは時間遅れ
だけである。Ａ−Ｄ変換器２１〜２ｎ各々の変換時間は
一足であるから、マルチプレクサ３より得られるディジ
タル信号ＤＤはマルチプレクサ５に対する選択出力制御
タイミング如何によって蛾も少なくてその変換時間程度
、最も多くて時間Ｔ程度サンプリング時点から遅れて得
られるからである。
以上説明したように本発明は、複数のＡ−Ｄ変換器に同
一アナログ信号を時間をずらしつつ周期的にＡ−Ｄ変換
させる一方、それら複数のＡ−Ｄ変換器の出力を時間を
ずらしつつ周期的に取り込み１系統のディジタル信号と
して合成するようにしたものである。したがって本発明
によれば、Ａ−Ｄ変換器自体の変換時間が比較的大きい
場合であっても高周波信号あるいは高周波成分が含まれ
るアナログ信号全高速に、しかも経済的にＡ−Ｄ！快し
得るという効果が得られる。
一アナログ信号を時間をずらしつつ周期的にＡ−Ｄ変換
させる一方、それら複数のＡ−Ｄ変換器の出力を時間を
ずらしつつ周期的に取り込み１系統のディジタル信号と
して合成するようにしたものである。したがって本発明
によれば、Ａ−Ｄ変換器自体の変換時間が比較的大きい
場合であっても高周波信号あるいは高周波成分が含まれ
るアナログ信号全高速に、しかも経済的にＡ−Ｄ！快し
得るという効果が得られる。
第１図は、本発明に係るＡ−Ｄ変換器の一般的構成を示
す図、第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）は
、第１図におけるサンプリングホールド回路各々に対し
て与えられるサンプリングパルスのタイミング説明図で
ある、。 １（１１〜Ｉｎ）・・・サンプルホールド回路、２（２
，〜２ｎ）・・・Ａ−Ｄ変換器、３・・・マルチプレク
サ。 代理人 弁理士 秋 本 正 実
す図、第２図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）は
、第１図におけるサンプリングホールド回路各々に対し
て与えられるサンプリングパルスのタイミング説明図で
ある、。 １（１１〜Ｉｎ）・・・サンプルホールド回路、２（２
，〜２ｎ）・・・Ａ−Ｄ変換器、３・・・マルチプレク
サ。 代理人 弁理士 秋 本 正 実
Claims (1)
- 前段にサンプルホールド回路を有する複数のアナログデ
ィジタル変換器に同一アナログ信号を互いに時間をずら
した状態で周期的にアナログディジタル変換させる一方
、該複数のアナログディジタル変換器より得られるアナ
ログディジタル変換出力を周期的、且つ選択的に取り込
み１系統のディジタル信号として合成すること’ｔ％徴
とするアナログディジタル変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10888881A JPS5810921A (ja) | 1981-07-14 | 1981-07-14 | アナログデイジタル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10888881A JPS5810921A (ja) | 1981-07-14 | 1981-07-14 | アナログデイジタル変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810921A true JPS5810921A (ja) | 1983-01-21 |
Family
ID=14496138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10888881A Pending JPS5810921A (ja) | 1981-07-14 | 1981-07-14 | アナログデイジタル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810921A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043922A (ja) * | 1983-08-22 | 1985-03-08 | Toko Inc | アナログディジタル変換装置 |
| JPS6454428U (ja) * | 1987-09-29 | 1989-04-04 | ||
| JPH0454713A (ja) * | 1990-06-25 | 1992-02-21 | Nippon Telegr & Teleph Corp <Ntt> | 信号処理回路 |
| JP2008527925A (ja) * | 2005-01-12 | 2008-07-24 | テラネティクス インコーポレイテッド | 高速サンプリングアーキテクチャ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504969A (ja) * | 1973-05-16 | 1975-01-20 | ||
| JPS5216154A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Denshi Ltd | High speed ad converter of multi processing system |
| JPS5246656B2 (ja) * | 1973-01-10 | 1977-11-26 |
-
1981
- 1981-07-14 JP JP10888881A patent/JPS5810921A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5246656B2 (ja) * | 1973-01-10 | 1977-11-26 | ||
| JPS504969A (ja) * | 1973-05-16 | 1975-01-20 | ||
| JPS5216154A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Denshi Ltd | High speed ad converter of multi processing system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043922A (ja) * | 1983-08-22 | 1985-03-08 | Toko Inc | アナログディジタル変換装置 |
| JPS6454428U (ja) * | 1987-09-29 | 1989-04-04 | ||
| JPH0454713A (ja) * | 1990-06-25 | 1992-02-21 | Nippon Telegr & Teleph Corp <Ntt> | 信号処理回路 |
| JP2008527925A (ja) * | 2005-01-12 | 2008-07-24 | テラネティクス インコーポレイテッド | 高速サンプリングアーキテクチャ |
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