JPH07177032A - アナログ−デジタル変換装置 - Google Patents
アナログ−デジタル変換装置Info
- Publication number
- JPH07177032A JPH07177032A JP32066893A JP32066893A JPH07177032A JP H07177032 A JPH07177032 A JP H07177032A JP 32066893 A JP32066893 A JP 32066893A JP 32066893 A JP32066893 A JP 32066893A JP H07177032 A JPH07177032 A JP H07177032A
- Authority
- JP
- Japan
- Prior art keywords
- signals
- signal
- analog
- hold
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 簡易な回路構成で、変換速度の早いアナログ
−デジタル変換装置を提供すること。 【構成】 入力されるアナログ信号を複数に分岐する分
岐装置１１１、１１２と、この分岐装置１１１、１１２
で分岐された各分岐路にそれぞれ接続され、入力される
アナログ信号を一定の時間間隔で、かつ相互に異なるタ
イミングでサンプリングし、かつサンプリングされた値
を一定時間ホールドする複数のサンプルホールド装置１
２１、１２２、１２ｎと、この各サンプルホールド装置
にそれぞれ接続され、ホールドされた値をデジタル信号
に変換する複数のＡ／Ｄ変換器１３１、１３２、１３ｎ
と、この各Ａ／Ｄ変換器から出力されるデジタル信号を
合成するマルチプレクサ装置１４とで構成している。
−デジタル変換装置を提供すること。 【構成】 入力されるアナログ信号を複数に分岐する分
岐装置１１１、１１２と、この分岐装置１１１、１１２
で分岐された各分岐路にそれぞれ接続され、入力される
アナログ信号を一定の時間間隔で、かつ相互に異なるタ
イミングでサンプリングし、かつサンプリングされた値
を一定時間ホールドする複数のサンプルホールド装置１
２１、１２２、１２ｎと、この各サンプルホールド装置
にそれぞれ接続され、ホールドされた値をデジタル信号
に変換する複数のＡ／Ｄ変換器１３１、１３２、１３ｎ
と、この各Ａ／Ｄ変換器から出力されるデジタル信号を
合成するマルチプレクサ装置１４とで構成している。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ−デジタル変換装置に関す
る。
ル信号に変換するアナログ−デジタル変換装置に関す
る。
【０００２】
【従来の技術】従来のアナログ−デジタル変換装置とし
ては、積分法や逐次比較法、フラッシュ法などがある。
ては、積分法や逐次比較法、フラッシュ法などがある。
【０００３】
【発明が解決しようとする課題】積分法は、コンデンサ
にチャージされた電荷が放電する場合、一定の値に低下
するまでの時間が、チャージされた電荷の大きさに対応
するという関係を利用している。この方法は変換時間が
ミリ秒単位と遅い。
にチャージされた電荷が放電する場合、一定の値に低下
するまでの時間が、チャージされた電荷の大きさに対応
するという関係を利用している。この方法は変換時間が
ミリ秒単位と遅い。
【０００４】逐次比較法は、入力されたアナログ信号と
基準信号の大小を何段階かに分けて比較し、アナログ信
号の大きさを絞り込んでいく方法である。この方法は、
変換時間が積分法より早いものの、マイクロ秒単位であ
り変換速度は必ずしも十分でない。
基準信号の大小を何段階かに分けて比較し、アナログ信
号の大きさを絞り込んでいく方法である。この方法は、
変換時間が積分法より早いものの、マイクロ秒単位であ
り変換速度は必ずしも十分でない。
【０００５】フラッシュ法は、レベルの相違する比較信
号を多数準備し、入力されるアナログ信号と大きさの一
致する比較信号のレベルを取り出す方法である。この方
法は、変換速度はナノ秒単位と早い。しかし、多数レベ
ルの比較信号を準備しなければならず、回路が複雑にな
る。
号を多数準備し、入力されるアナログ信号と大きさの一
致する比較信号のレベルを取り出す方法である。この方
法は、変換速度はナノ秒単位と早い。しかし、多数レベ
ルの比較信号を準備しなければならず、回路が複雑にな
る。
【０００６】本発明は、上記した欠点を解決し、簡易な
回路構成で、変換速度の早いアナログ−デジタル変換装
置を提供することを目的とする。
回路構成で、変換速度の早いアナログ−デジタル変換装
置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のアナログ−デジ
タル変換装置は、入力されるアナログ信号を複数に分岐
する分岐装置と、この分岐装置で分岐された各分岐路に
それぞれ接続され、入力されるアナログ信号を一定の時
間間隔で、かつ相互に異なるタイミングでサンプリング
し、かつサンプリングされた値を一定時間ホールドする
複数のサンプルホールド装置と、この各サンプルホール
ド装置にそれぞれ接続され、ホールドされた値をデジタ
ル信号に変換する複数のＡ／Ｄ変換器と、この各Ａ／Ｄ
変換器から出力されるデジタル信号を合成するマルチプ
レクサ装置とで構成されている。
タル変換装置は、入力されるアナログ信号を複数に分岐
する分岐装置と、この分岐装置で分岐された各分岐路に
それぞれ接続され、入力されるアナログ信号を一定の時
間間隔で、かつ相互に異なるタイミングでサンプリング
し、かつサンプリングされた値を一定時間ホールドする
複数のサンプルホールド装置と、この各サンプルホール
ド装置にそれぞれ接続され、ホールドされた値をデジタ
ル信号に変換する複数のＡ／Ｄ変換器と、この各Ａ／Ｄ
変換器から出力されるデジタル信号を合成するマルチプ
レクサ装置とで構成されている。
【０００８】
【作用】上記の構成によれば、入力されるアナログ信号
を分岐装置で複数に分岐し、そして、分岐装置で分岐さ
れた複数のアナログ信号を、それぞれ一定の時間間隔
で、また、相互に異なるタイミングでサンプリングし、
また、サンプリングされた値を一定時間ホールドしてい
る。その後、一定時間ホールドした信号をそれぞれＡ／
Ｄ変換器でデジタル信号に変換している。
を分岐装置で複数に分岐し、そして、分岐装置で分岐さ
れた複数のアナログ信号を、それぞれ一定の時間間隔
で、また、相互に異なるタイミングでサンプリングし、
また、サンプリングされた値を一定時間ホールドしてい
る。その後、一定時間ホールドした信号をそれぞれＡ／
Ｄ変換器でデジタル信号に変換している。
【０００９】このように、アナログ信号のサンプリング
やサンプリングした値の一定時間のホールド、さらには
デジタル信号への変換などを並列に処理している。した
がって、分岐された１つの分岐路において、一定時間ホ
ールドされた信号を例えばＡ／Ｄ変換器でデジタル信号
に変換している時間を利用して、他の分岐路ではアナロ
グ信号をサンプリングし、また、サンプリング値の一定
時間のホールドができる。このような並列処理を行うこ
とにより、アナログ信号のデジタル信号への変換速度を
早めることができる。
やサンプリングした値の一定時間のホールド、さらには
デジタル信号への変換などを並列に処理している。した
がって、分岐された１つの分岐路において、一定時間ホ
ールドされた信号を例えばＡ／Ｄ変換器でデジタル信号
に変換している時間を利用して、他の分岐路ではアナロ
グ信号をサンプリングし、また、サンプリング値の一定
時間のホールドができる。このような並列処理を行うこ
とにより、アナログ信号のデジタル信号への変換速度を
早めることができる。
【００１０】
【実施例】本発明の一実施例について、図１の回路構成
図を参照して説明する。
図を参照して説明する。
【００１１】ＩＮは入力端子で、入力端子ＩＮからアナ
ログ信号Ｓが入力される。なお、アナログ信号Ｓは例え
ば図２（ａ）で示される。入力端子ＩＮから入力された
アナログ信号Ｓは分岐装置１１１、１１２、…でｎ個の
アナログ信号Ｓに分岐される。ｎ個に分岐されたアナロ
グ信号Ｓは、サンプルホールド装置１２１、１２２…１
２ｎにそれぞれ入力される。なお、サンプルホールド装
置１２１、１２２…１２ｎでは、アナログ信号Ｓは一定
の時間間隔でサンプリングされ、そして、サンプリング
された値は例えばコンデンサＣ１、Ｃ２、…Ｃｎにチャ
ージされ一定時間ホールドされる。
ログ信号Ｓが入力される。なお、アナログ信号Ｓは例え
ば図２（ａ）で示される。入力端子ＩＮから入力された
アナログ信号Ｓは分岐装置１１１、１１２、…でｎ個の
アナログ信号Ｓに分岐される。ｎ個に分岐されたアナロ
グ信号Ｓは、サンプルホールド装置１２１、１２２…１
２ｎにそれぞれ入力される。なお、サンプルホールド装
置１２１、１２２…１２ｎでは、アナログ信号Ｓは一定
の時間間隔でサンプリングされ、そして、サンプリング
された値は例えばコンデンサＣ１、Ｃ２、…Ｃｎにチャ
ージされ一定時間ホールドされる。
【００１２】例えば、１番目のサンプルホールド装置１
２１では、制御回路１０から供給されるホールドタイミ
ング信号ＨＴ１（図２ｂ）によって、アナログ信号Ｓ
（図２ａ）が一定の時間間隔ｔでサンプリングされ、そ
して、そのサンプリングされた値が一定時間ホールドさ
れる。ここで、サンプルホールド装置１２１でサンプリ
ングされ、一定時間ホールドされるアナログホールド信
号ＡＨ１を図２（ｅ）に示す。
２１では、制御回路１０から供給されるホールドタイミ
ング信号ＨＴ１（図２ｂ）によって、アナログ信号Ｓ
（図２ａ）が一定の時間間隔ｔでサンプリングされ、そ
して、そのサンプリングされた値が一定時間ホールドさ
れる。ここで、サンプルホールド装置１２１でサンプリ
ングされ、一定時間ホールドされるアナログホールド信
号ＡＨ１を図２（ｅ）に示す。
【００１３】また、２番目のサンプルホールド装置１２
２には、サンプルホールド装置１２１に供給されるホー
ルドタイミング信号ＨＴ１（図２ｂ）とは異なるタイミ
ングで、同じ時間間隔ｔのホールドタイミング信号ＨＴ
２（図２ｃ）が供給されている。そして、このホールド
タイミング信号ＨＴ２によって、アナログ信号Ｓ（図２
ａ）がサンプリングされる。また、サンプリングされた
値は一定時間ホールドされる。なお、サンプルホールド
装置１２２で一定時間ホールドされるアナログホールド
信号ＡＨ２を、図２（ｆ）に示す。
２には、サンプルホールド装置１２１に供給されるホー
ルドタイミング信号ＨＴ１（図２ｂ）とは異なるタイミ
ングで、同じ時間間隔ｔのホールドタイミング信号ＨＴ
２（図２ｃ）が供給されている。そして、このホールド
タイミング信号ＨＴ２によって、アナログ信号Ｓ（図２
ａ）がサンプリングされる。また、サンプリングされた
値は一定時間ホールドされる。なお、サンプルホールド
装置１２２で一定時間ホールドされるアナログホールド
信号ＡＨ２を、図２（ｆ）に示す。
【００１４】同様に、ｎ番目のサンプルホールド装置１
２ｎには、ホールドタイミング信号ＨＴｎが供給され、
このホールドタイミング信号ＨＴｎによってアナログ信
号Ｓ（図２ａ）がサンプリングされ、そして、一定時間
ホールドされる。ホールドされるアナログホールド信号
ＡＨｎを図２（ｇ）に示す。
２ｎには、ホールドタイミング信号ＨＴｎが供給され、
このホールドタイミング信号ＨＴｎによってアナログ信
号Ｓ（図２ａ）がサンプリングされ、そして、一定時間
ホールドされる。ホールドされるアナログホールド信号
ＡＨｎを図２（ｇ）に示す。
【００１５】また、サンプルホールド装置１２１、１２
２…１２ｎから出力されるアナログホールド信号ＡＨ
１、ＡＨ２、…ＡＨｎは、それぞれＡ／Ｄ変換器１３
１、１３２…１３ｎに供給される。また、各Ａ／Ｄ変換
器１３１、１３２…１３ｎには、図２（ｈ）〜（ｊ）で
示されるＡ／Ｄ変換スタート信号ＡＳ１、ＡＳ２、…Ａ
Ｓｎが、制御回路１０からそれぞれ供給されている。そ
して、Ａ／Ｄ変換器１３１、１３２…１３ｎに加えられ
るアナログホールドＡＨ１、ＡＨ２、…ＡＨｎが、制御
回路１０から供給されるＡ／Ｄ変換スタート信号ＡＳ
１、ＡＳ２、…ＡＳｎによってデジタル信号に変換され
る。なお、Ａ／Ｄ変換器１３１、１３２…１３ｎで変換
されたデジタル変換データ信号ＤＤ１、ＤＤ２、…ＤＤ
ｎを、図２（ｋ）〜（ｍ）に示す。
２…１２ｎから出力されるアナログホールド信号ＡＨ
１、ＡＨ２、…ＡＨｎは、それぞれＡ／Ｄ変換器１３
１、１３２…１３ｎに供給される。また、各Ａ／Ｄ変換
器１３１、１３２…１３ｎには、図２（ｈ）〜（ｊ）で
示されるＡ／Ｄ変換スタート信号ＡＳ１、ＡＳ２、…Ａ
Ｓｎが、制御回路１０からそれぞれ供給されている。そ
して、Ａ／Ｄ変換器１３１、１３２…１３ｎに加えられ
るアナログホールドＡＨ１、ＡＨ２、…ＡＨｎが、制御
回路１０から供給されるＡ／Ｄ変換スタート信号ＡＳ
１、ＡＳ２、…ＡＳｎによってデジタル信号に変換され
る。なお、Ａ／Ｄ変換器１３１、１３２…１３ｎで変換
されたデジタル変換データ信号ＤＤ１、ＤＤ２、…ＤＤ
ｎを、図２（ｋ）〜（ｍ）に示す。
【００１６】そして、Ａ／Ｄ変換器１３１、１３２…１
３ｎ出力であるデジタル変換データ信号ＤＤ１、ＤＤ
２、…ＤＤｎは、マルチプレクサ装置１４に加えられ
る。マルチプレクサ装置１４には、制御回路１０からセ
レクト信号ＳＥが供給されており、このセレクト信号Ｓ
Ｅによる制御によって、先ず、Ａ／Ｄ変換器１３１の出
力が取り出される。次に、Ａ／Ｄ変換器１３２の出力が
取り出され、そして、最後にＡ／Ｄ変換器１３ｎの出力
が取り出される。そして、Ａ／Ｄ変換器１３ｎの出力が
最後に取り出されると、また、Ａ／Ｄ変換器１３１の次
の出力が取り出される。このような処理が順に繰り返さ
れ、Ａ／Ｄ変換器１３１、１３２…１３ｎから並列に出
力される信号が、連続する直列出力に変換され、マルチ
プレクサ装置１４からラッチ回路１５に送られる。な
お、ラッチ回路１５に送られるラッチ内データＬＤは、
図２（ｎ）で示され、このラッチ内データＬＤは、例え
ば読みだし信号Ｒで読み出されコンピュータなど外部回
路１６に送られる。
３ｎ出力であるデジタル変換データ信号ＤＤ１、ＤＤ
２、…ＤＤｎは、マルチプレクサ装置１４に加えられ
る。マルチプレクサ装置１４には、制御回路１０からセ
レクト信号ＳＥが供給されており、このセレクト信号Ｓ
Ｅによる制御によって、先ず、Ａ／Ｄ変換器１３１の出
力が取り出される。次に、Ａ／Ｄ変換器１３２の出力が
取り出され、そして、最後にＡ／Ｄ変換器１３ｎの出力
が取り出される。そして、Ａ／Ｄ変換器１３ｎの出力が
最後に取り出されると、また、Ａ／Ｄ変換器１３１の次
の出力が取り出される。このような処理が順に繰り返さ
れ、Ａ／Ｄ変換器１３１、１３２…１３ｎから並列に出
力される信号が、連続する直列出力に変換され、マルチ
プレクサ装置１４からラッチ回路１５に送られる。な
お、ラッチ回路１５に送られるラッチ内データＬＤは、
図２（ｎ）で示され、このラッチ内データＬＤは、例え
ば読みだし信号Ｒで読み出されコンピュータなど外部回
路１６に送られる。
【００１７】なお、制御回路１０には、基準信号源２０
からクロック信号ＣＬが供給されており、上記したホー
ルドタイミング信号ＨＴやＡ／Ｄ変換スタート信号ＡＳ
など、制御回路１０の出力信号はいずれもクロック信号
ＣＬを基準にして生成される。
からクロック信号ＣＬが供給されており、上記したホー
ルドタイミング信号ＨＴやＡ／Ｄ変換スタート信号ＡＳ
など、制御回路１０の出力信号はいずれもクロック信号
ＣＬを基準にして生成される。
【００１８】上記した構成によれば、アナログ信号のデ
ジタル信号への変換速度が向上し、計測装置や画像処理
装置、映像機器など高速の変換速度が要求される装置に
適用できる。
ジタル信号への変換速度が向上し、計測装置や画像処理
装置、映像機器など高速の変換速度が要求される装置に
適用できる。
【００１９】
【発明の効果】本発明によれば、アナログ信号のデジタ
ル信号への変換の速度を上げることができる。
ル信号への変換の速度を上げることができる。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本発明の一実施例を説明する波形図である。
１０…制御回路 １１１、１１２、１１ｎ…分岐装置 １２１、１２２、１２ｎ…サンプルホールド装置 １３１、１３２、１３ｎ…Ａ／Ｄ変換器 １４…マルチプレクサ装置 １５…ラッチ回路 １６…外部回路 ２０…基準信号源
Claims (1)
- 【請求項１】 入力されるアナログ信号を複数に分岐す
る分岐装置と、この分岐装置で分岐された各分岐路にそ
れぞれ接続され、入力されるアナログ信号を一定の時間
間隔で、かつ相互に異なるタイミングでサンプリング
し、かつサンプリングされた値を一定時間ホールドする
複数のサンプルホールド装置と、この各サンプルホール
ド装置にそれぞれ接続され、ホールドされた値をデジタ
ル信号に変換する複数のＡ／Ｄ変換器と、この各Ａ／Ｄ
変換器から出力されるデジタル信号を合成するマルチプ
レクサ装置とを具備したアナログ−デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32066893A JPH07177032A (ja) | 1993-12-21 | 1993-12-21 | アナログ−デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32066893A JPH07177032A (ja) | 1993-12-21 | 1993-12-21 | アナログ−デジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07177032A true JPH07177032A (ja) | 1995-07-14 |
Family
ID=18123995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32066893A Pending JPH07177032A (ja) | 1993-12-21 | 1993-12-21 | アナログ−デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07177032A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480565B1 (ko) * | 1997-08-29 | 2005-05-16 | 삼성전자주식회사 | 다중모드기저대역아날로그신호처리시스템의아날로그/디지탈변환장치및그의변환방법 |
| JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
| JP2017011667A (ja) * | 2015-06-22 | 2017-01-12 | エルセンＥｌｓｓｅｎ | センサ装置及びセンシング方法 |
-
1993
- 1993-12-21 JP JP32066893A patent/JPH07177032A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480565B1 (ko) * | 1997-08-29 | 2005-05-16 | 삼성전자주식회사 | 다중모드기저대역아날로그신호처리시스템의아날로그/디지탈변환장치및그의변환방법 |
| JP2008042885A (ja) * | 2006-07-11 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Ａｄ変換器 |
| JP2017011667A (ja) * | 2015-06-22 | 2017-01-12 | エルセンＥｌｓｓｅｎ | センサ装置及びセンシング方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI647917B (zh) | 類比至數位轉換器 | |
| Black et al. | Time interleaved converter arrays | |
| KR20020013934A (ko) | 병렬 아날로그-디지털 변환기 | |
| JP2010004440A (ja) | 固体撮像装置 | |
| KR100884166B1 (ko) | Ａｄ/ｄａ 변환 겸용 장치 | |
| JPH07177032A (ja) | アナログ−デジタル変換装置 | |
| EP3734841A1 (en) | Time-interleaved analog-to-digital converter device and associated control method | |
| JPS6125392A (ja) | カラ−ビデオ信号処理装置 | |
| CN110504969B (zh) | 模拟数字转换器装置与待测信号产生方法 | |
| JPH0645936A (ja) | アナログ・デジタル変換方式 | |
| CN110417412B (zh) | 一种时钟生成方法、时序电路及模数转换器 | |
| JPH056687A (ja) | アナログ信号記憶装置 | |
| US8134396B2 (en) | Dynamic element matching for delay lines | |
| US3967272A (en) | Digital to analog converter | |
| WO2017104923A1 (ko) | 빔포밍 장치 및 이를 포함하는 시스템 | |
| JPS6043922A (ja) | アナログディジタル変換装置 | |
| KR102140007B1 (ko) | 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 | |
| El-Sankary et al. | A new time-interleaved architecture for high-speed A/D converters | |
| US10566985B2 (en) | Method for analog-to-digital conversion of analog input signals | |
| KR930000486B1 (ko) | 파이프 라인식 병렬처리를 이용한 고속축차 비교방식의 아날로그/디지탈 변환 장치 및 변환 방법 | |
| JPH0927750A (ja) | アナログデジタル変換器 | |
| US7940813B2 (en) | Demultiplexing digital data into a 3X mode | |
| JPS6029029A (ja) | Ａｄ変換器 | |
| JPS6251317A (ja) | Ａ／ｄ変換装置 | |
| JPH07154345A (ja) | 受信信号強度表示のアナログ−デジタルコンバータおよびアナログ信号の値を予め定められた複数のビットの分解能に決定するための方法 |