JPH07154345A - 受信信号強度表示のアナログ−デジタルコンバータおよびアナログ信号の値を予め定められた複数のビットの分解能に決定するための方法 - Google Patents
受信信号強度表示のアナログ−デジタルコンバータおよびアナログ信号の値を予め定められた複数のビットの分解能に決定するための方法Info
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- JPH07154345A JPH07154345A JP6152048A JP15204894A JPH07154345A JP H07154345 A JPH07154345 A JP H07154345A JP 6152048 A JP6152048 A JP 6152048A JP 15204894 A JP15204894 A JP 15204894A JP H07154345 A JPH07154345 A JP H07154345A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】
【目的】 デジタル部分およびアナログ部分を含む、以
下のような受信信号強度表示のアナログ−デジタルコン
バータを提供する。 【構成】 デジタル部分は、無線周波数受信信号強度を
デジタル形式で近似させる構成、および逐次近似アルゴ
リズムを実行するステートマシンを含む。アナログ部分
は、デジタル−アナログコンバータとアナログコンパレ
ータおよびデジタル−アナログコンバータの出力をアナ
ログコンパレータに伝送する構成を含む。受信信号強度
表示のアナログ−デジタルコンバータは、デジタル形式
の近似無線周波数受信信号強度をデジタル−アナログコ
ンバータに伝送する構成と、コンパレータの出力をステ
ートマシンに送る構成とをまた含む。
下のような受信信号強度表示のアナログ−デジタルコン
バータを提供する。 【構成】 デジタル部分は、無線周波数受信信号強度を
デジタル形式で近似させる構成、および逐次近似アルゴ
リズムを実行するステートマシンを含む。アナログ部分
は、デジタル−アナログコンバータとアナログコンパレ
ータおよびデジタル−アナログコンバータの出力をアナ
ログコンパレータに伝送する構成を含む。受信信号強度
表示のアナログ−デジタルコンバータは、デジタル形式
の近似無線周波数受信信号強度をデジタル−アナログコ
ンバータに伝送する構成と、コンパレータの出力をステ
ートマシンに送る構成とをまた含む。
Description
【０００１】
【発明の分野】本発明は、アナログ−デジタル（“Ａ／
Ｄ”）コンバータに関し、より特定的には、逐次近似形
Ａ／Ｄコンバータに関する。
Ｄ”）コンバータに関し、より特定的には、逐次近似形
Ａ／Ｄコンバータに関する。
【０００２】
【関連技術の説明】一般的に、逐次近似形Ａ／Ｄコンバ
ータは、アナログ電圧入力をサンプリングする手段と、
逐次近似制御デジタル出力を与える手段と、アナログ電
圧を比較する手段と、Ａ／Ｄ変換出力のビットの値を逐
次的に決定する手段とを含む。動作において、典型的な
逐次近似形Ａ／Ｄコンバータはアナログ電圧入力をサン
プリングし、逐次近似形制御回路から局部デジタル／ア
ナログ（Ｄ／Ａ）コンバータに逐次近似制御デジタル出
力を与え、Ｄ／Ａコンバータが局部アナログ電圧を発生
するのを引き起こし、サンプリングされかつ保持された
アナログ電圧を局部アナログ電圧と比較し、比較された
電圧の間の大きさの関係に基づいてＡ／Ｄ変換出力の各
々のビットの値を逐次的に決定する。前述のことを行な
うことによって、逐次近似形Ａ／Ｄコンバータは逐次近
似形制御回路から複数のビットを有するＡ／Ｄ変換出力
を得る。
ータは、アナログ電圧入力をサンプリングする手段と、
逐次近似制御デジタル出力を与える手段と、アナログ電
圧を比較する手段と、Ａ／Ｄ変換出力のビットの値を逐
次的に決定する手段とを含む。動作において、典型的な
逐次近似形Ａ／Ｄコンバータはアナログ電圧入力をサン
プリングし、逐次近似形制御回路から局部デジタル／ア
ナログ（Ｄ／Ａ）コンバータに逐次近似制御デジタル出
力を与え、Ｄ／Ａコンバータが局部アナログ電圧を発生
するのを引き起こし、サンプリングされかつ保持された
アナログ電圧を局部アナログ電圧と比較し、比較された
電圧の間の大きさの関係に基づいてＡ／Ｄ変換出力の各
々のビットの値を逐次的に決定する。前述のことを行な
うことによって、逐次近似形Ａ／Ｄコンバータは逐次近
似形制御回路から複数のビットを有するＡ／Ｄ変換出力
を得る。
【０００３】アルゴリズム的なＡ／Ｄコンバータに関す
るより詳細な説明が、フレンチ（Ｆｒｅｎｃｈ）への米
国特許第５，０１７，９２０号の背景の分野で述べられ
ている。そこで述べられたコンバータは、アナログ信号
を受取る信号入力ラインまたはシステム入力端子を含
む。アナログ入力信号はサンプルホールド回路でサンプ
リングされている。スイッチは、サンプルホールド回路
の出力端子をコンパレータの入力端子にかつ減算装置の
正の入力端子に、接続している。
るより詳細な説明が、フレンチ（Ｆｒｅｎｃｈ）への米
国特許第５，０１７，９２０号の背景の分野で述べられ
ている。そこで述べられたコンバータは、アナログ信号
を受取る信号入力ラインまたはシステム入力端子を含
む。アナログ入力信号はサンプルホールド回路でサンプ
リングされている。スイッチは、サンプルホールド回路
の出力端子をコンパレータの入力端子にかつ減算装置の
正の入力端子に、接続している。
【０００４】米国特許第５，０１７，９２０号に提示さ
れた例では、入力アナログ信号は最大値のＶｍを有する
ことになっている。コンパレータは入力信号サンプルを
しきい値電圧Ｖｍ／２と比較する。もし信号がしきい値
電圧を超えるならば、コンパレータは１を出力する。
れた例では、入力アナログ信号は最大値のＶｍを有する
ことになっている。コンパレータは入力信号サンプルを
しきい値電圧Ｖｍ／２と比較する。もし信号がしきい値
電圧を超えるならば、コンパレータは１を出力する。
【０００５】コンパレータの出力に接続されたスイッチ
制御は、減算装置の負の入力端子に印加された電圧の値
をコントロールする。減算装置は超えたしきい値に対応
する電圧または値を入力アナログ信号から取り除く。
制御は、減算装置の負の入力端子に印加された電圧の値
をコントロールする。減算装置は超えたしきい値に対応
する電圧または値を入力アナログ信号から取り除く。
【０００６】フレンチのスイッチ制御は、適切な電圧を
減算装置の負の入力端子に印加する。もしコンパレータ
が１を出力し、しきい値Ｖｍ／２が超えられたというこ
とを示すなら、スイッチ制御は電圧Ｖｍ／２を減算装置
の負の入力端子に印加する。もしコンパレータが０を出
力し、しきい値Ｖｍ／２が超えられていないということ
を示すなら、スイッチ制御はゼロ電圧を減算装置の負の
入力端子に印加するので、減算装置の出力は入力と同じ
大きさを有する。こうして、システム入力端子で受け取
られるアナログ信号の大きさのデジタル表示の最上位ビ
ットはコンパレータの出力端子で発生される。
減算装置の負の入力端子に印加する。もしコンパレータ
が１を出力し、しきい値Ｖｍ／２が超えられたというこ
とを示すなら、スイッチ制御は電圧Ｖｍ／２を減算装置
の負の入力端子に印加する。もしコンパレータが０を出
力し、しきい値Ｖｍ／２が超えられていないということ
を示すなら、スイッチ制御はゼロ電圧を減算装置の負の
入力端子に印加するので、減算装置の出力は入力と同じ
大きさを有する。こうして、システム入力端子で受け取
られるアナログ信号の大きさのデジタル表示の最上位ビ
ットはコンパレータの出力端子で発生される。
【０００７】次の最上位ビットは、逓倍器で減算装置の
出力を２で逓倍することによってかつ上で述べられた比
較ステップを繰返すことで、発生される。
出力を２で逓倍することによってかつ上で述べられた比
較ステップを繰返すことで、発生される。
【０００８】フレンチは、彼のスイッチは逓倍器の出力
端子に接続されたサンプルホールド回路とコンパレータ
の入力との間の接続を閉じることもまた教示している。
減算装置の倍加された出力はしきい値電圧Ｖｍ／２と比
較され得る。コンパレータの出力は［しきい値電圧が超
えられるならば２進１で、しきい値電圧が超えられない
ならば２進０である］２番目の最上位ビットである。電
気制御は、電圧Ｖｍ／２またはゼロ電圧いずれかを減算
装置の負の入力に印加し、減算装置は電圧を倍加された
先の減算装置出力から減算する。
端子に接続されたサンプルホールド回路とコンパレータ
の入力との間の接続を閉じることもまた教示している。
減算装置の倍加された出力はしきい値電圧Ｖｍ／２と比
較され得る。コンパレータの出力は［しきい値電圧が超
えられるならば２進１で、しきい値電圧が超えられない
ならば２進０である］２番目の最上位ビットである。電
気制御は、電圧Ｖｍ／２またはゼロ電圧いずれかを減算
装置の負の入力に印加し、減算装置は電圧を倍加された
先の減算装置出力から減算する。
【０００９】３番目の最上位ビットは、４番目の最上位
ビットも同様であるが、上記のプロセスを繰返すことに
よって発生されるだろう。発生された各々の逐次ビット
はフリップフロップのような複数の遅延素子を含むアキ
ュムレータに印加されるかもしれない。そのようなアキ
ュムレータは受け取られたアナログ信号値のデジタル表
示を提示するために使用され得る。これは、遅延素子の
ビットを累積し、その後ビットが最上位から最下位ビッ
トの順序でこれらの素子から読出されることを可能にす
ることによって達成され得る。
ビットも同様であるが、上記のプロセスを繰返すことに
よって発生されるだろう。発生された各々の逐次ビット
はフリップフロップのような複数の遅延素子を含むアキ
ュムレータに印加されるかもしれない。そのようなアキ
ュムレータは受け取られたアナログ信号値のデジタル表
示を提示するために使用され得る。これは、遅延素子の
ビットを累積し、その後ビットが最上位から最下位ビッ
トの順序でこれらの素子から読出されることを可能にす
ることによって達成され得る。
【００１０】逐次近似形Ａ／Ｄコンバータにはかなりの
関心が以前から注がれており、このことはチェン（Ｃｈ
ｅｎｇ）らへの米国特許第４，２９３，８９８号、リュ
ウ（Ｒｙｕ）への米国特許第４，６４７，９０３号、ゴ
トウ（Ｇｏｔｏ）らへの米国特許第４，９０８，６２４
号およびサトウ（Ｓａｔｏ）への米国特許第５，１４
４，３１０号を含む多数の米国特許によって証明されて
おり、かつこれらで議論された発展につながっている。
多数の団体が現在そのようなコンバータを製造し、近年
の電気装置の一般的なスケーリングダウンと同様に、こ
れらの団体の間の競争も低電力要求の比較的安いコンバ
ータの大きな需要を作り出してきた。
関心が以前から注がれており、このことはチェン（Ｃｈ
ｅｎｇ）らへの米国特許第４，２９３，８９８号、リュ
ウ（Ｒｙｕ）への米国特許第４，６４７，９０３号、ゴ
トウ（Ｇｏｔｏ）らへの米国特許第４，９０８，６２４
号およびサトウ（Ｓａｔｏ）への米国特許第５，１４
４，３１０号を含む多数の米国特許によって証明されて
おり、かつこれらで議論された発展につながっている。
多数の団体が現在そのようなコンバータを製造し、近年
の電気装置の一般的なスケーリングダウンと同様に、こ
れらの団体の間の競争も低電力要求の比較的安いコンバ
ータの大きな需要を作り出してきた。
【００１１】さらに、時とともに、逐次近似形コンバー
タのさらなる用途が見出されてきた。これらの用途の多
くは電気通信を含み、アナログ（たとえば音声）信号は
現在頻繁にデジタルビットストリームに変換されてい
る。これらの用途の多くに共通な特徴は非同期リクエス
タの動作である。そのような動作は、率直に言って、先
行技術の逐次近似コンバータの主な焦点ではなかった。
このため当然のことながら、先行技術は、非同期信号を
処理するにふさわしく、簡単に作られるように構成さ
れ、最小電力を出力するように設計された、逐次近似形
コンバータを欠いている。そのようなコンバータの欠如
が先行技術の短所でありかつ欠点である。
タのさらなる用途が見出されてきた。これらの用途の多
くは電気通信を含み、アナログ（たとえば音声）信号は
現在頻繁にデジタルビットストリームに変換されてい
る。これらの用途の多くに共通な特徴は非同期リクエス
タの動作である。そのような動作は、率直に言って、先
行技術の逐次近似コンバータの主な焦点ではなかった。
このため当然のことながら、先行技術は、非同期信号を
処理するにふさわしく、簡単に作られるように構成さ
れ、最小電力を出力するように設計された、逐次近似形
コンバータを欠いている。そのようなコンバータの欠如
が先行技術の短所でありかつ欠点である。
【００１２】
【発明の概要】デジタル−アナログコンバータとデジタ
ル形式信号の近似ＲＦ受信信号強度をデジタル−アナロ
グコンバータに伝送する構造と、受信信号強度表示
（“ＲＳＳＩ”）信号に対して信号を比較するように動
作可能なアナログコンパレータと、デジタル−アナログ
コンバータの出力を、ＲＳＳＩ信号に対する比較のため
のアナログコンパレータに伝送する構造と、アルゴリズ
ム的な逐次近似を実行するステートマシンと、コンパレ
ータの出力をステートマシンに伝送する構造とを提供す
ることによって、この発明は先行技術の短所および欠点
を克服する。
ル形式信号の近似ＲＦ受信信号強度をデジタル−アナロ
グコンバータに伝送する構造と、受信信号強度表示
（“ＲＳＳＩ”）信号に対して信号を比較するように動
作可能なアナログコンパレータと、デジタル−アナログ
コンバータの出力を、ＲＳＳＩ信号に対する比較のため
のアナログコンパレータに伝送する構造と、アルゴリズ
ム的な逐次近似を実行するステートマシンと、コンパレ
ータの出力をステートマシンに伝送する構造とを提供す
ることによって、この発明は先行技術の短所および欠点
を克服する。
【００１３】したがって本発明の目的は、逐次近似アル
ゴリズムの完全な非同期インプリメンテーションを提供
することである。
ゴリズムの完全な非同期インプリメンテーションを提供
することである。
【００１４】本発明の別の目的は、ＲＳＳＩ Ａ／Ｄコ
ンバータ環境における、非同期リクエスタへの集積化を
容易にすることである。
ンバータ環境における、非同期リクエスタへの集積化を
容易にすることである。
【００１５】本発明のまた別の目的は、迅速でかつ制御
されたリクエストを扱うことが可能な低電力動作ＲＳＳ
Ｉ Ａ／Ｄコンバータを提供することである。
されたリクエストを扱うことが可能な低電力動作ＲＳＳ
Ｉ Ａ／Ｄコンバータを提供することである。
【００１６】本発明のさらなる別の目的は、非同期逐次
近似のための非常に速い装置を提供することである。
近似のための非常に速い装置を提供することである。
【００１７】本発明の他の目的、利益および新規の特徴
は、添付図面と関連付けられるとき発明の以下の詳しい
説明から明らかになるであろう。
は、添付図面と関連付けられるとき発明の以下の詳しい
説明から明らかになるであろう。
【００１８】
【発明の詳しい説明】類似または相似の要素が、同じ参
照数字で描かれているいくつかの図、より特定的には、
図１を参照して、この発明の教示に従って、包括的に参
照記号１０によって示された、ＲＳＳＩ Ａ／Ｄコンバ
ータのブロック図が示されている。
照数字で描かれているいくつかの図、より特定的には、
図１を参照して、この発明の教示に従って、包括的に参
照記号１０によって示された、ＲＳＳＩ Ａ／Ｄコンバ
ータのブロック図が示されている。
【００１９】図１で示されているＲＳＳＩ Ａ／Ｄコン
バータ１０は、制御ブロック（“ＲＳＳＩＣＴＲＬ”）
１２、デジタル（“ＲＳＳＩＲＥＧ”）ブロック１４お
よびアナログ（“ＲＳＳＩＡＤ”）ブロック１６を含む
ように示されているだろう。制御ブロック１２はパルス
除去装置を含む。デジタルブロック１４は、ＲＳＳＩ状
況レジスタと、逐次近似アルゴリズムを実行するステー
トマシンとを含む。これらの要素の各々は、以下に詳細
に述べられる。アナログブロック１６は、Ｄ／Ａコンバ
ータとアナログコンパレータとを含む。同様に、これら
の２つの要素はともに以下で詳細に述べられる。
バータ１０は、制御ブロック（“ＲＳＳＩＣＴＲＬ”）
１２、デジタル（“ＲＳＳＩＲＥＧ”）ブロック１４お
よびアナログ（“ＲＳＳＩＡＤ”）ブロック１６を含む
ように示されているだろう。制御ブロック１２はパルス
除去装置を含む。デジタルブロック１４は、ＲＳＳＩ状
況レジスタと、逐次近似アルゴリズムを実行するステー
トマシンとを含む。これらの要素の各々は、以下に詳細
に述べられる。アナログブロック１６は、Ｄ／Ａコンバ
ータとアナログコンパレータとを含む。同様に、これら
の２つの要素はともに以下で詳細に述べられる。
【００２０】一般的に、コンバータ１０の目的は、アナ
ログ信号の値を多数のビットの分解能、たとえば５ビッ
トの分解能に決定することである。一般的にこの目的は
を達するためにコンバータ１０のデジタル部分１４は、
適切な近似値をアナログ部分１６のＤ／Ａコンバータに
伝える。Ｄ／Ａコンバータの出力は、それからアナログ
部分１６のコンパレータに印加される。そこで、Ｄ／Ａ
コンバータ出力は、ＲＳＳＩ信号と比較される。この比
較の結果に基づいて、すなわちコンパレータの出力に基
づいて、デジタルブロック１４内のステートマシンは上
記の近似を適切に修正するように調整される。このサイ
クルは、たとえば５ビットの各々によって繰返される。
そこで、最終的な結果が得られるであろう。
ログ信号の値を多数のビットの分解能、たとえば５ビッ
トの分解能に決定することである。一般的にこの目的は
を達するためにコンバータ１０のデジタル部分１４は、
適切な近似値をアナログ部分１６のＤ／Ａコンバータに
伝える。Ｄ／Ａコンバータの出力は、それからアナログ
部分１６のコンパレータに印加される。そこで、Ｄ／Ａ
コンバータ出力は、ＲＳＳＩ信号と比較される。この比
較の結果に基づいて、すなわちコンパレータの出力に基
づいて、デジタルブロック１４内のステートマシンは上
記の近似を適切に修正するように調整される。このサイ
クルは、たとえば５ビットの各々によって繰返される。
そこで、最終的な結果が得られるであろう。
【００２１】ここで、図１に描かれたブロック１２、１
４および１６の相互作用を詳細に議論することが適切で
ある。このために、それらのブロック１２、１４および
１６の各々に対して、およびそれから伝えられる信号を
これから議論しよう。
４および１６の相互作用を詳細に議論することが適切で
ある。このために、それらのブロック１２、１４および
１６の各々に対して、およびそれから伝えられる信号を
これから議論しよう。
【００２２】前述の信号はデジタル信号およびアナログ
信号に適切に分割されることができ、かつ同様に入力信
号および出力信号に適切に分割されることができ、それ
によって４つの別々のカテゴリを形成する。これらのカ
テゴリはデジタル入力信号、アナログ入力信号、デジタ
ル出力信号およびアナログ出力信号である。信号のこれ
らの４つのカテゴリの各々は、以下に別々なパラグラフ
ですぐに議論される。
信号に適切に分割されることができ、かつ同様に入力信
号および出力信号に適切に分割されることができ、それ
によって４つの別々のカテゴリを形成する。これらのカ
テゴリはデジタル入力信号、アナログ入力信号、デジタ
ル出力信号およびアナログ出力信号である。信号のこれ
らの４つのカテゴリの各々は、以下に別々なパラグラフ
ですぐに議論される。
【００２３】９個のデジタル入力信号がある。デジタル
入力信号のうちの３つは、図１の、信号ＲＳＳＩＳＹＮ
Ｃ１８、ＲＳＳＩＴＩＭＩＮＧ２０およびＲＳＳＩＣＬ
Ｋ２２として示され、制御ブロック１２に入力される。
デジタル入力信号のうちの４つは、図１で、ＢＳ（４）
２４、ＩＮＴＡＬＥ２６、リードリクエスト（“ＲＤＲ
ＥＱ”）２８およびライトリクエスト（“ＷＲＲＥ
Ｑ”）３０として示され、ＲＳＳＩＲＥＧブロック１４
に入力される。別のデジタル入力信号、ＲＥＳＥＴ信号
３２は、図１で、ＲＳＳＩＣＴＲＬブロック１２および
ＲＳＳＩＲＥＧブロック１４の両方に入力されるように
示されていることがわかる。最後のデジタル入力信号、
ＲＳＳＩＣＭＰ信号３４は、ＲＳＳＩＡＤブロック１６
の出力であり、これはＲＳＳＩＲＥＧブロック１４に入
力される。
入力信号のうちの３つは、図１の、信号ＲＳＳＩＳＹＮ
Ｃ１８、ＲＳＳＩＴＩＭＩＮＧ２０およびＲＳＳＩＣＬ
Ｋ２２として示され、制御ブロック１２に入力される。
デジタル入力信号のうちの４つは、図１で、ＢＳ（４）
２４、ＩＮＴＡＬＥ２６、リードリクエスト（“ＲＤＲ
ＥＱ”）２８およびライトリクエスト（“ＷＲＲＥ
Ｑ”）３０として示され、ＲＳＳＩＲＥＧブロック１４
に入力される。別のデジタル入力信号、ＲＥＳＥＴ信号
３２は、図１で、ＲＳＳＩＣＴＲＬブロック１２および
ＲＳＳＩＲＥＧブロック１４の両方に入力されるように
示されていることがわかる。最後のデジタル入力信号、
ＲＳＳＩＣＭＰ信号３４は、ＲＳＳＩＡＤブロック１６
の出力であり、これはＲＳＳＩＲＥＧブロック１４に入
力される。
【００２４】コンバータ１０には６つのアナログ入力信
号がある。これらのうちの１つはＲＳＳＩＩＮ信号３６
であり、ＲＳＳＩ入力ピンからのアナログ電圧である。
そのような信号の第２のものは、ＧＲＥＦ信号３８であ
り、これは単なるアナログフルスケール電圧信号であ
る。ＲＳＳＩＤＬ（４：０）信号４０はブロック１４か
らブロック１６に送られるコードを表わす。信号４０は
非同期であり、これまでの実施と試用では大成功をおさ
めている。この発明の実際に構成された実施例では、約
２マイクロ秒毎に１度変化が可能であり、負の真であ
る。ＲＳＳＩＡＣＬＫ信号４２はブロック１２から出力
され、ブロック１４および１６の両方へ入力される。こ
の信号４２は本発明の実施例で、Ｄ／Ａコードにおける
各変化後、ブロック１６内でコンパレータをストローブ
するために使用されている。図４を参照して、以下で議
論され、タイミング機構と一致してこの信号４２は、コ
ード変化に同期されてもよい。当業者に、例としてだ
け、信号４２に関連する値に対する考えを与えるため
に、この発明の実際に構成された実施例では最小パルス
幅は２００ナノセカンドであり、この信号４２の立上が
りエッジに先行するＤ／Ａ設定時間は１．４マイクロセ
カンドであると考えられることが注目されてよい。他に
２つの入力信号がある。それらのうちの１つは、ＩＢＲ
ＳＳＩ信号４４として図１に示されており、ＲＳＳＩＡ
Ｄブロック１６に直接入力される。信号４４は、ブロッ
ク１６内のコンパレータに使用されるバイアス電流であ
る。上で述べられたこの発明の実際に構成された実施例
で、信号４４は５ｕＡのわずかな値を有する。入力信号
の残りのアナログは、ＥＮＲＥＧ１（０）信号である
（図１には図示されていない）。ＥＮＲＥＧ１（０）信
号は、単に、コンバータ１０へのイネーブル入力であ
る。ＥＮＲＥＧ１（０）はブロック１６内でコンパレー
タをパワーダウンするために使用されてもよい。もちろ
んコンバータ１０が動作するために、ＧＲＥＦ３８およ
びＩＢＲＳＳＩ４４は、ＥＮＲＥＧ１（０）に加えて、
活性化されなければならない。
号がある。これらのうちの１つはＲＳＳＩＩＮ信号３６
であり、ＲＳＳＩ入力ピンからのアナログ電圧である。
そのような信号の第２のものは、ＧＲＥＦ信号３８であ
り、これは単なるアナログフルスケール電圧信号であ
る。ＲＳＳＩＤＬ（４：０）信号４０はブロック１４か
らブロック１６に送られるコードを表わす。信号４０は
非同期であり、これまでの実施と試用では大成功をおさ
めている。この発明の実際に構成された実施例では、約
２マイクロ秒毎に１度変化が可能であり、負の真であ
る。ＲＳＳＩＡＣＬＫ信号４２はブロック１２から出力
され、ブロック１４および１６の両方へ入力される。こ
の信号４２は本発明の実施例で、Ｄ／Ａコードにおける
各変化後、ブロック１６内でコンパレータをストローブ
するために使用されている。図４を参照して、以下で議
論され、タイミング機構と一致してこの信号４２は、コ
ード変化に同期されてもよい。当業者に、例としてだ
け、信号４２に関連する値に対する考えを与えるため
に、この発明の実際に構成された実施例では最小パルス
幅は２００ナノセカンドであり、この信号４２の立上が
りエッジに先行するＤ／Ａ設定時間は１．４マイクロセ
カンドであると考えられることが注目されてよい。他に
２つの入力信号がある。それらのうちの１つは、ＩＢＲ
ＳＳＩ信号４４として図１に示されており、ＲＳＳＩＡ
Ｄブロック１６に直接入力される。信号４４は、ブロッ
ク１６内のコンパレータに使用されるバイアス電流であ
る。上で述べられたこの発明の実際に構成された実施例
で、信号４４は５ｕＡのわずかな値を有する。入力信号
の残りのアナログは、ＥＮＲＥＧ１（０）信号である
（図１には図示されていない）。ＥＮＲＥＧ１（０）信
号は、単に、コンバータ１０へのイネーブル入力であ
る。ＥＮＲＥＧ１（０）はブロック１６内でコンパレー
タをパワーダウンするために使用されてもよい。もちろ
んコンバータ１０が動作するために、ＧＲＥＦ３８およ
びＩＢＲＳＳＩ４４は、ＥＮＲＥＧ１（０）に加えて、
活性化されなければならない。
【００２５】２つのデジタル出力信号があり、その両方
はそれらの「入力」の特徴に関連して上で議論されてき
た。しかし、完全に説明するために、ＲＳＳＩＤＬ
（４：０）信号４０およびＲＳＳＩＡＣＬＫ信号４２は
両方とも、ブロック１４およびブロック１２各々からの
出力信号であることが注目されてよい。ＲＳＳＩＤＬ
（４：０）信号４０はブロック１６のアナログＤ／Ａコ
ンバータに与えられる。ＲＳＳＩＡＣＬＫ信号４２はブ
ロック１６のアナログコンパレータに特に印加される。
はそれらの「入力」の特徴に関連して上で議論されてき
た。しかし、完全に説明するために、ＲＳＳＩＤＬ
（４：０）信号４０およびＲＳＳＩＡＣＬＫ信号４２は
両方とも、ブロック１４およびブロック１２各々からの
出力信号であることが注目されてよい。ＲＳＳＩＤＬ
（４：０）信号４０はブロック１６のアナログＤ／Ａコ
ンバータに与えられる。ＲＳＳＩＡＣＬＫ信号４２はブ
ロック１６のアナログコンパレータに特に印加される。
【００２６】以前に議論されたようにＲＳＳＩＣＭＰ信
号３４は、事実上アナログ出力信号でもよい。具体的
に、ＲＳＳＩＣＭＰ信号３４はブロック１６内のコンパ
レータの出力である。この発明の実際に構成された実施
例で、この出力はＲＳＳＩＡＣＬＫ信号４２がハイであ
るときだけ有効である。動作において、ＲＳＳＩ入力が
Ｄ／Ａ出力より大きいならばコンパレータ出力は論理
「１」であり、ＲＳＳＩ入力がＤ／Ａ出力より低いなら
ば論理「０」であろう。論理「１」は現在のデータビッ
トを逐次近似アルゴリズムにセットしたままにしておく
ことができ、一方論理「０」はそのビットをクリアする
ことができる。もちろん、上で述べられた「セット」お
よび「クリア」という概念は、正の論理コードにあては
まることを当業者は認めるであろうが、本発明の実際に
構成された実施例では、アナログブロック１６に送られ
るコードは負の真の論理である。コンバータ１０の動作
において、コンパレータ出力はＲＳＳＩＡＣＬＫ信号４
２がローのときハイに保持される。
号３４は、事実上アナログ出力信号でもよい。具体的
に、ＲＳＳＩＣＭＰ信号３４はブロック１６内のコンパ
レータの出力である。この発明の実際に構成された実施
例で、この出力はＲＳＳＩＡＣＬＫ信号４２がハイであ
るときだけ有効である。動作において、ＲＳＳＩ入力が
Ｄ／Ａ出力より大きいならばコンパレータ出力は論理
「１」であり、ＲＳＳＩ入力がＤ／Ａ出力より低いなら
ば論理「０」であろう。論理「１」は現在のデータビッ
トを逐次近似アルゴリズムにセットしたままにしておく
ことができ、一方論理「０」はそのビットをクリアする
ことができる。もちろん、上で述べられた「セット」お
よび「クリア」という概念は、正の論理コードにあては
まることを当業者は認めるであろうが、本発明の実際に
構成された実施例では、アナログブロック１６に送られ
るコードは負の真の論理である。コンバータ１０の動作
において、コンパレータ出力はＲＳＳＩＡＣＬＫ信号４
２がローのときハイに保持される。
【００２７】素子の相互作用をさらに論ずると、「制
御」ステートマシンは、「アルゴリズム的」ステートマ
シンとは非同期であることを当業者は認識し認めるはず
である。しかし、後者はいつＲＳＳＩＣＭＰ３４が有効
であるかを知るために「ハンドシェイク」信号を必要と
する。いつ比較が完成するかを知る方法をアナログ回路
が有さないので、便宜上、ある時間期間内（たとえば５
００ナノセカンド内）で、比較が完了するように設計さ
れてもよいし、いつＲＳＳＩＣＭＰが有効であるかをア
ルゴリズム的なステートマシンに効果的に伝えるよう
に、クロック信号（ここではＲＳＳＩＣＬＫ信号２２お
よびＲＳＳＩＣＬＫ信号４２）が使用されてもよい。こ
のように、上で述べられたようなＲＳＳＩＡＣＬＫ信号
４２が「ハンドシェイク」信号として使用されることが
できるという事実以外には、クロック信号２２および４
２はこれまでに述べられたこの発明の実際に構成された
実施例の制御およびデータ（アルゴリズム的な）な部分
を形成する２つのステートマシンは何ら関係しない。
御」ステートマシンは、「アルゴリズム的」ステートマ
シンとは非同期であることを当業者は認識し認めるはず
である。しかし、後者はいつＲＳＳＩＣＭＰ３４が有効
であるかを知るために「ハンドシェイク」信号を必要と
する。いつ比較が完成するかを知る方法をアナログ回路
が有さないので、便宜上、ある時間期間内（たとえば５
００ナノセカンド内）で、比較が完了するように設計さ
れてもよいし、いつＲＳＳＩＣＭＰが有効であるかをア
ルゴリズム的なステートマシンに効果的に伝えるよう
に、クロック信号（ここではＲＳＳＩＣＬＫ信号２２お
よびＲＳＳＩＣＬＫ信号４２）が使用されてもよい。こ
のように、上で述べられたようなＲＳＳＩＡＣＬＫ信号
４２が「ハンドシェイク」信号として使用されることが
できるという事実以外には、クロック信号２２および４
２はこれまでに述べられたこの発明の実際に構成された
実施例の制御およびデータ（アルゴリズム的な）な部分
を形成する２つのステートマシンは何ら関係しない。
【００２８】前述のすべてに加えて、全コンバータ１０
は非同期入力／出力（Ｉ／Ｏ）接続をオンチップ周辺バ
ス（ＯＣＰＢＵＳ）（７：０）４６の形で有しているこ
とを述べておく。ＯＣＰＢＵＳタイミングは、さらに以
下で述べられるように、この発明の実施例において重要
な役割を果たしている。
は非同期入力／出力（Ｉ／Ｏ）接続をオンチップ周辺バ
ス（ＯＣＰＢＵＳ）（７：０）４６の形で有しているこ
とを述べておく。ＯＣＰＢＵＳタイミングは、さらに以
下で述べられるように、この発明の実施例において重要
な役割を果たしている。
【００２９】図２、図３および図４を参照して、可能な
ＲＳＳＩＣＴＲＬブロック１２および可能なＲＳＳＩＲ
ＥＱブロック１４の詳細な略図がそれぞれ示されてい
る。これらの詳細な略図は、例としてだけ与えられてお
り、決してこの発明の範囲を限定するように解釈されて
はならない。当業者が、上で様々な点から議論されたこ
の発明の実際に実施された実施例の構成に基づいてこの
発明を実施できるようにし、さらに効果的な詳細を与え
るために図２、図３および図４の略図は十分な詳細を与
えている。
ＲＳＳＩＣＴＲＬブロック１２および可能なＲＳＳＩＲ
ＥＱブロック１４の詳細な略図がそれぞれ示されてい
る。これらの詳細な略図は、例としてだけ与えられてお
り、決してこの発明の範囲を限定するように解釈されて
はならない。当業者が、上で様々な点から議論されたこ
の発明の実際に実施された実施例の構成に基づいてこの
発明を実施できるようにし、さらに効果的な詳細を与え
るために図２、図３および図４の略図は十分な詳細を与
えている。
【００３０】部分的に、図２、図３および図４で、描か
れたこの発明の実際に構成された実施例について詳細を
議論することは必要でもないし適切でもないが、ある要
件および具体的な機能の概説は当業者によるこの発明の
理解を助けるかもしれない。再度述べるが、一般的に、
ＲＳＳＩ Ａ／Ｄコンバータ１０は、ＲＦ受信信号レベ
ルのデジタル表示を与える。
れたこの発明の実際に構成された実施例について詳細を
議論することは必要でもないし適切でもないが、ある要
件および具体的な機能の概説は当業者によるこの発明の
理解を助けるかもしれない。再度述べるが、一般的に、
ＲＳＳＩ Ａ／Ｄコンバータ１０は、ＲＦ受信信号レベ
ルのデジタル表示を与える。
【００３１】具体的な要件に関して、この発明の実際に
構成された実施例は、５ビットの分解能、公称のフルス
ケール電圧の±５％に等しいフルスケールエラー、およ
び公称のゼロコード電圧±１０ｍＶの±５％のゼロコー
ドオフセットエラーを有する微分線形性に関して、±１
インテグリティを持つ±０．０５ＬＳＢの値が得られ、
さらに単調性が保証される。最後に、ＲＳＳＩ信号のソ
ースインピダンスのために、コンバータ１０は、かなり
高いインピダンス、たとえば少なくとも１ｍｏｈｍを有
する。
構成された実施例は、５ビットの分解能、公称のフルス
ケール電圧の±５％に等しいフルスケールエラー、およ
び公称のゼロコード電圧±１０ｍＶの±５％のゼロコー
ドオフセットエラーを有する微分線形性に関して、±１
インテグリティを持つ±０．０５ＬＳＢの値が得られ、
さらに単調性が保証される。最後に、ＲＳＳＩ信号のソ
ースインピダンスのために、コンバータ１０は、かなり
高いインピダンス、たとえば少なくとも１ｍｏｈｍを有
する。
【００３２】機能的に、この発明の実施例の電流から電
圧への変換に関して、外部周波数シフトキーイング（Ｆ
ＳＫ）復調器は、受信信号強度に比例する電流を有する
アナログ信号を発生する。この出力電流は、外部抵抗器
で終端となり、それを電圧に変換する。外部抵抗器の値
は、式ＲEXT ＝ＶFULLSCALE ／ＩFULLSCALE に従ってＲ
ＳＳＩ Ａ／Ｄのフルスケール電圧、および復調器ＩＣ
からのフルスケール出力電流に基づいて、決定される。
圧への変換に関して、外部周波数シフトキーイング（Ｆ
ＳＫ）復調器は、受信信号強度に比例する電流を有する
アナログ信号を発生する。この出力電流は、外部抵抗器
で終端となり、それを電圧に変換する。外部抵抗器の値
は、式ＲEXT ＝ＶFULLSCALE ／ＩFULLSCALE に従ってＲ
ＳＳＩ Ａ／Ｄのフルスケール電圧、および復調器ＩＣ
からのフルスケール出力電流に基づいて、決定される。
【００３３】これまで実際に作られたこの発明の実施例
で、Ａ／Ｄコンバータの許容可能な入力範囲は、主に入
力コンパレータの共通モード電圧スイングによって決定
される。さらに、それは、１．２５Ｖ（フルスケール）
から０．２３６Ｖ（ゼロコード）と定義される。
で、Ａ／Ｄコンバータの許容可能な入力範囲は、主に入
力コンパレータの共通モード電圧スイングによって決定
される。さらに、それは、１．２５Ｖ（フルスケール）
から０．２３６Ｖ（ゼロコード）と定義される。
【００３４】この発明の実際に構成された実施例でＡ／
Ｄ変換を得るために、Ａ／Ｄコンバータはイネーブルさ
れて変換が要求されなければならない。変換動作は、Ｒ
ＳＳＩ状態レジスタの選択ビットをセットすることで要
求される。選択ビットがセットされ、かつ同期信号がロ
ーであるとき（ここでは「無線」はバーストモードでは
なく、常に受信していることを示している）、Ａ／Ｄコ
ンバータは変換を行ない、状況レジスタにその結果をロ
ードする。一方もし同期信号がハイならば、ＲＳＳＩタ
イミング信号の次の立上がりエッジによってトリガされ
て初めて変換が行なわれる。これは、この発明の実際に
構成された実施例では、同期信号がハイのとき、無線は
バーストモードであるからである。バーストモードで
は、ＲＳＳＩレベルをサンプリングする前に次の受信周
期の間にＲＳＳＩタイミング信号がハイになるまで、Ａ
／Ｄコンバータは待機しなければならない。
Ｄ変換を得るために、Ａ／Ｄコンバータはイネーブルさ
れて変換が要求されなければならない。変換動作は、Ｒ
ＳＳＩ状態レジスタの選択ビットをセットすることで要
求される。選択ビットがセットされ、かつ同期信号がロ
ーであるとき（ここでは「無線」はバーストモードでは
なく、常に受信していることを示している）、Ａ／Ｄコ
ンバータは変換を行ない、状況レジスタにその結果をロ
ードする。一方もし同期信号がハイならば、ＲＳＳＩタ
イミング信号の次の立上がりエッジによってトリガされ
て初めて変換が行なわれる。これは、この発明の実際に
構成された実施例では、同期信号がハイのとき、無線は
バーストモードであるからである。バーストモードで
は、ＲＳＳＩレベルをサンプリングする前に次の受信周
期の間にＲＳＳＩタイミング信号がハイになるまで、Ａ
／Ｄコンバータは待機しなければならない。
【００３５】上で述べられた変換サイクルが完了する
と、選択ビットはハードウェアによってクリアされる。
その作用が、マイクロコントローラはＲＳＳＩ状況レジ
スタからＲＳＳＩの値を読取ることができるということ
は合図している。
と、選択ビットはハードウェアによってクリアされる。
その作用が、マイクロコントローラはＲＳＳＩ状況レジ
スタからＲＳＳＩの値を読取ることができるということ
は合図している。
【００３６】次に図５を参照して、上で議論された色々
な信号の間の重要な関係を示すタイミング図が示され
る。図５を見て、ＯＣＰＢＵＳタイミングは適合するこ
とに気付くことが重要である。図５では、２．５サイク
ルが示されている。図５に示されているように、クロッ
クが立下がると、データが更新される。このようにし
て、ＲＳＳＩＤＬ（４：０）信号４０、ＲＳＳＩＡＣＬ
Ｋ信号４２およびＲＳＳＩＣＭＰ信号３４は示されてい
るように同期されなければならない。
な信号の間の重要な関係を示すタイミング図が示され
る。図５を見て、ＯＣＰＢＵＳタイミングは適合するこ
とに気付くことが重要である。図５では、２．５サイク
ルが示されている。図５に示されているように、クロッ
クが立下がると、データが更新される。このようにし
て、ＲＳＳＩＤＬ（４：０）信号４０、ＲＳＳＩＡＣＬ
Ｋ信号４２およびＲＳＳＩＣＭＰ信号３４は示されてい
るように同期されなければならない。
【００３７】前述のことに基づけば、当業者は完全にこ
の発明を理解し正しく評価するはずである。この発明
は、広くは、逐次近似アルゴリズムの完全な非同期実行
を与える。さらに具体的に、この発明は迅速なかつ制御
された要求を処理することが可能な低電力動作ＲＳＳＩ
Ａ／Ｄコンバータを提供する。
の発明を理解し正しく評価するはずである。この発明
は、広くは、逐次近似アルゴリズムの完全な非同期実行
を与える。さらに具体的に、この発明は迅速なかつ制御
された要求を処理することが可能な低電力動作ＲＳＳＩ
Ａ／Ｄコンバータを提供する。
【００３８】この発明の実施例の重要な局面は、事実上
ＲＳＳＩＣＬＫ信号２２によって駆動されるステートマ
シンがシステム１０に完全に非同期されることである。
従って、ＲＳＳＩリクエストがシステムタイミングに関
連していつ起こってよいかについての制限はない。これ
までの教示によって述べられた設計は（アクティブに挿
間していないときにはクロックを抑制するので）、電力
要求の低い（異なったタイミングを有する別のシステム
に、おそらく単にバスインタフェースを修正するだけで
容易に組み入れることのできる）、高度にモジュール式
のブロックを生成する。その比率化論理を使用しないと
いう事実は、ロー電力の使用、容易な製造および信頼性
に寄与する。
ＲＳＳＩＣＬＫ信号２２によって駆動されるステートマ
シンがシステム１０に完全に非同期されることである。
従って、ＲＳＳＩリクエストがシステムタイミングに関
連していつ起こってよいかについての制限はない。これ
までの教示によって述べられた設計は（アクティブに挿
間していないときにはクロックを抑制するので）、電力
要求の低い（異なったタイミングを有する別のシステム
に、おそらく単にバスインタフェースを修正するだけで
容易に組み入れることのできる）、高度にモジュール式
のブロックを生成する。その比率化論理を使用しないと
いう事実は、ロー電力の使用、容易な製造および信頼性
に寄与する。
【００３９】明らかに、上の教示の点からみて、様々な
修正および修正が可能である。たとえば、ＲＳＳＩＣＬ
Ｋ信号２２はブロック１２内の内部で発生され得る。要
点は、ブロック１２がシステム１０に非同期のままであ
り続けるということである。他の変更も可能である。し
たがって、前掲の請求項の範囲内で、この発明を具体的
にこれまで述べられてきたものとは違って実施されてよ
い。
修正および修正が可能である。たとえば、ＲＳＳＩＣＬ
Ｋ信号２２はブロック１２内の内部で発生され得る。要
点は、ブロック１２がシステム１０に非同期のままであ
り続けるということである。他の変更も可能である。し
たがって、前掲の請求項の範囲内で、この発明を具体的
にこれまで述べられてきたものとは違って実施されてよ
い。
【図１】本発明の教示に従った、ＲＳＳＩ Ａ／Ｄコン
バータのブロック図である。
バータのブロック図である。
【図２】図１に示されたＲＳＳＩ Ａ／Ｄコンバータの
制御ブロック部分の詳細な略図である。
制御ブロック部分の詳細な略図である。
【図３】ステートマシンおよび図１で示されたＲＳＳＩ
Ａ／ＤコンバータのＲＳＳＩ状況レジスタの詳細な略
図である。
Ａ／ＤコンバータのＲＳＳＩ状況レジスタの詳細な略
図である。
【図４】ステートマシンおよび図１で示されたＲＳＳＩ
Ａ／ＤコンバータのＲＳＳＩ状況レジスタの詳細な略
図である。
Ａ／ＤコンバータのＲＳＳＩ状況レジスタの詳細な略
図である。
【図５】本発明の具体例のある関係を表わす、タイミン
グ図である。
グ図である。
１０ コンバータ １２ 制御ブロック １４ デジタルブロック １６ アナログブロック
Claims (10)
- 【請求項１】 受信信号強度表示のアナログ−デジタル
コンバータであって、 １） 無線周波数受信信号強度をデジタル形式で近似さ
せる手段と、 ステートマシンとを含むデジタル部分を含み、前記ステ
ートマシンは、逐次近似アルゴリズムを実行し、 ２） デジタル−アナログコンバータと、 アナログコンパレータとを含むアナログ部分を含み、前
記アナログコンパレータは信号を受信信号強度表示信号
と比較することができ、 前記アナログ部分はさらに、前記受信信号強度表示信号
との比較のための前記デジタル−アナログコンバータの
出力を前記アナログコンパレータに伝送する手段を含
み、 前記受信信号強度表示のアナログ−デジタルコンバータ
は、さらに ３） 近似無線周波数受信信号強度をデジタル形式で前
記デジタル−アナログコンバータに伝送する手段と、 ４） 前記コンパレータの出力を前記ステートマシンに
伝送する手段とを含む、アナログ−デジタルコンバー
タ。 - 【請求項２】 前記ステートマシンは、前記コンパレー
タの前記出力に基づいた逐次近似アルゴリズムの実行を
修正する手段を含む、請求項１に記載のコンバータ。 - 【請求項３】 前記コンバータは、予め定められた複数
の入力ビットで周期的に動作し、その点で結果が達せら
れる請求項２に記載のコンバータ。 - 【請求項４】 前記予め定められた複数の入力ビットが
５入力ビットに等しい、請求項３に記載のコンバータ。 - 【請求項５】 前記デジタル部分が、そこに伝達された
信号に動作するパルスリムーバをさらに含む、請求項１
に記載のコンバータ。 - 【請求項６】 アナログ信号の値を予め定められた複数
のビットの分解能に決定する方法であって、 無線周波数受信信号強度をデジタル的に近似させるステ
ップと、 前記近似された無線周波数受信信号強度を受信信号強度
信号と比較して比較出力を生成するステップと、 前記比較出力に基づいてデジタル的に近似させる前記ス
テップの動作を修正するステップとを含む、方法。 - 【請求項７】 デジタル的で近似させ、比較しかつ修正
する前記ステップが、周期的に行なわれる、請求項６に
記載の方法。 - 【請求項８】 行なわれる周期の数は、所望の分解能の
ビット数に等しい、請求項６に記載の方法。 - 【請求項９】 前記行なわれる周期の数および前記所望
の分解能のビット数は、各々５に等しい、請求項８に記
載の方法。 - 【請求項１０】 前記行なわれる周期の数および前記所
望の分解能のビット数は、各々５より大きい、請求項８
に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/088,007 US5515050A (en) | 1993-07-06 | 1993-07-06 | Apparatus and method for asynchronous successive approximation |
| US088007 | 1993-07-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154345A true JPH07154345A (ja) | 1995-06-16 |
Family
ID=22208597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6152048A Withdrawn JPH07154345A (ja) | 1993-07-06 | 1994-07-04 | 受信信号強度表示のアナログ−デジタルコンバータおよびアナログ信号の値を予め定められた複数のビットの分解能に決定するための方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5515050A (ja) |
| EP (1) | EP0633667A1 (ja) |
| JP (1) | JPH07154345A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404372B1 (en) * | 2000-08-10 | 2002-06-11 | National Semiconductor Corporation | Asynchronous A/D converter with moving window |
| DE10303347B4 (de) * | 2003-01-29 | 2010-04-29 | Eads Deutschland Gmbh | Verfahren und Schaltung zur Wandlung eines analogen Istsignals in ein digitales Sollsignal |
| US7898453B2 (en) * | 2008-12-05 | 2011-03-01 | Qualcomm Incorporated | Apparatus and method for successive approximation analog-to-digital conversion |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3795900A (en) * | 1971-11-09 | 1974-03-05 | Nasa | Multifunction audio digitizer |
| US4083043A (en) * | 1976-02-18 | 1978-04-04 | Trw Inc. | High speed monolithic a/d converter utilizing strobe comparator |
| US4160243A (en) * | 1976-09-28 | 1979-07-03 | Fujitsu Limited | Asynchronous reversible analog to digital converter |
| FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
| US4396905A (en) * | 1979-12-17 | 1983-08-02 | Trw Inc. | Asynchronously controllable successive approximation analog-to-digital converter |
| JPS5810919A (ja) * | 1981-07-13 | 1983-01-21 | Nippon Telegr & Teleph Corp <Ntt> | アナログ・デイジタル変換器 |
| JPS61135235A (ja) * | 1984-12-05 | 1986-06-23 | Fujitsu Ltd | アンテナシステム |
| ATE54392T1 (de) * | 1986-09-02 | 1990-07-15 | Siemens Ag | Analog-digital-umsetzer nach dem waegeverfahren. |
| JP2577387B2 (ja) * | 1987-07-08 | 1997-01-29 | 株式会社東芝 | 逐次比較型ａｄ変換器 |
| US5057841A (en) * | 1989-07-07 | 1991-10-15 | U.S. Philips Corporation | Analog-to-digital converter |
| US5252976A (en) * | 1990-07-26 | 1993-10-12 | Fujitsu Limited | Sequential comparison type analog-to-digital converter |
| US5272481A (en) * | 1991-07-02 | 1993-12-21 | David Sarnoff Research Center, Inc. | Successive approximation analog to digital converter employing plural feedback digital to analog converters |
| JPH0514221A (ja) * | 1991-07-08 | 1993-01-22 | Funai Denki Kenkyusho:Kk | 無線機におけるｒｓｓｉ回路装置 |
-
1993
- 1993-07-06 US US08/088,007 patent/US5515050A/en not_active Expired - Fee Related
-
1994
- 1994-06-07 EP EP94304091A patent/EP0633667A1/en not_active Withdrawn
- 1994-07-04 JP JP6152048A patent/JPH07154345A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5515050A (en) | 1996-05-07 |
| EP0633667A1 (en) | 1995-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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