JPH1098385A - アナログ−ディジタル変換器 - Google Patents
アナログ−ディジタル変換器Info
- Publication number
- JPH1098385A JPH1098385A JP9155850A JP15585097A JPH1098385A JP H1098385 A JPH1098385 A JP H1098385A JP 9155850 A JP9155850 A JP 9155850A JP 15585097 A JP15585097 A JP 15585097A JP H1098385 A JPH1098385 A JP H1098385A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- analog
- counter
- initial value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 高速でアナログ−ディジタル変換を実行し得
るアナログ−ディジタル変換器を提供すること。 【解決手段】 本発明は入力信号の印加を受けてそれに
対応するディジタルデータに変換するように構成された
アナログ−ディジタル変換器において、前記アナログ入
力信号のレベルに近似するディジタルデータを出力する
初期値生成手段３１と、前記初期値生成手段３１から出
力されるデータを初期値にして、印加されるクロック信
号を計数するカウンタ手段３２と、前記カウンタ手段３
２から出力される計数値に対応する電圧信号を出力する
ディジタル−アナログ変換手段２と、前記ディジタル−
アナログ変換手段２から出力される信号レベルを基準値
として、前記アナログ入力信号のレベルを前記基準値と
比較し、アナログ入力信号のレベルが前記基準値より高
い場合、前記カウンタ手段にクロック信号を印加するゲ
ート手段ＡＮＤ１とを備えることを特徴とする。
るアナログ−ディジタル変換器を提供すること。 【解決手段】 本発明は入力信号の印加を受けてそれに
対応するディジタルデータに変換するように構成された
アナログ−ディジタル変換器において、前記アナログ入
力信号のレベルに近似するディジタルデータを出力する
初期値生成手段３１と、前記初期値生成手段３１から出
力されるデータを初期値にして、印加されるクロック信
号を計数するカウンタ手段３２と、前記カウンタ手段３
２から出力される計数値に対応する電圧信号を出力する
ディジタル−アナログ変換手段２と、前記ディジタル−
アナログ変換手段２から出力される信号レベルを基準値
として、前記アナログ入力信号のレベルを前記基準値と
比較し、アナログ入力信号のレベルが前記基準値より高
い場合、前記カウンタ手段にクロック信号を印加するゲ
ート手段ＡＮＤ１とを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ信号をディ
ジタルデータに変換するためのアナログ−ディジタル変
換器に係り、特に高速でデータ変換を実行し得るＳＡＲ
(Successive Approximation Register) 形アナログ−デ
ィジタル変換器に関する。
ジタルデータに変換するためのアナログ−ディジタル変
換器に係り、特に高速でデータ変換を実行し得るＳＡＲ
(Successive Approximation Register) 形アナログ−デ
ィジタル変換器に関する。
【０００２】
【従来の技術】最近、電子技術の飛躍的な発展に伴っ
て、電子及び通信分野においては信号処理方式が段々デ
ィジタル化されつつある。従って、大部分の電子及び通
信機器にではアナログ信号をディジタルデータに変換す
るアナログ−ディジタル変換器が幅広く用いられてい
る。
て、電子及び通信分野においては信号処理方式が段々デ
ィジタル化されつつある。従って、大部分の電子及び通
信機器にではアナログ信号をディジタルデータに変換す
るアナログ−ディジタル変換器が幅広く用いられてい
る。
【０００３】図１は従来のアナログ−ディジタル変換
器、例えばＳＡＲ形アナログ−ディジタル変換器の構成
を示す。
器、例えばＳＡＲ形アナログ−ディジタル変換器の構成
を示す。
【０００４】図１において、参照符号ＣＰ１は比較器で
あって、その非反転端子（＋）に外部からのアナログ入
力信号ＩＮが結合される共に、その反転端子（−）には
ディジタル−アナログ変換器２からの出力が結合され
る。
あって、その非反転端子（＋）に外部からのアナログ入
力信号ＩＮが結合される共に、その反転端子（−）には
ディジタル−アナログ変換器２からの出力が結合され
る。
【０００５】前記比較器ＣＰ１はその非反転端子（＋）
に入力される信号のレベルが反転端子（−）に入力され
る信号のレベルより高い場合、ハイレベルの信号を出力
する。従って、前記比較器ＣＰ１は入力されるアナログ
信号ＩＮのレベルに比べて前記ディジタル−アナログ変
換器２から印加される信号のレベルが大きくなるまでハ
イレベル信号を出力する。
に入力される信号のレベルが反転端子（−）に入力され
る信号のレベルより高い場合、ハイレベルの信号を出力
する。従って、前記比較器ＣＰ１は入力されるアナログ
信号ＩＮのレベルに比べて前記ディジタル−アナログ変
換器２から印加される信号のレベルが大きくなるまでハ
イレベル信号を出力する。
【０００６】一方、前記比較器ＣＰ１の出力信号は２入
力ＡＮＤゲートＡＮＤ１の一側入力端に結合され、この
ＡＮＤゲートＡＮＤ１の他側入力端は所定のクロック信
号ＣＬＫ１入力に結合される。従って、前記ＡＮＤゲー
トＡＮＤ１は前記比較器ＣＰ１からハイレベル信号が出
力される間に入力されるクロック信号ＣＬＫ１を出力す
る。
力ＡＮＤゲートＡＮＤ１の一側入力端に結合され、この
ＡＮＤゲートＡＮＤ１の他側入力端は所定のクロック信
号ＣＬＫ１入力に結合される。従って、前記ＡＮＤゲー
トＡＮＤ１は前記比較器ＣＰ１からハイレベル信号が出
力される間に入力されるクロック信号ＣＬＫ１を出力す
る。
【０００７】また、参照符号１はクロック入力端ＣＬＫ
に入力されるクロック信号の入力回数を計数し、その計
数値を８ビットのデータＱ０〜Ｑ７として出力するカウ
ンタである。また、このカウンタ１はクリア信号／ＣＬ
Ｒが入力されると、その計数値が初期値“０”にリセッ
トされる。
に入力されるクロック信号の入力回数を計数し、その計
数値を８ビットのデータＱ０〜Ｑ７として出力するカウ
ンタである。また、このカウンタ１はクリア信号／ＣＬ
Ｒが入力されると、その計数値が初期値“０”にリセッ
トされる。
【０００８】図１に示すように、前記ＡＮＤゲートＡＮ
Ｄ１の出力がカウンタ１のクロック入力端ＣＬＫに結合
されている。従って、前記カウンタ１はＡＮＤゲートＡ
ＮＤ１を通じて入力されるクロック信号ＣＬＫ１を計数
してそれによる８ビットの計数データＱ０〜Ｑ７を出力
する。
Ｄ１の出力がカウンタ１のクロック入力端ＣＬＫに結合
されている。従って、前記カウンタ１はＡＮＤゲートＡ
ＮＤ１を通じて入力されるクロック信号ＣＬＫ１を計数
してそれによる８ビットの計数データＱ０〜Ｑ７を出力
する。
【０００９】また、参照符号２は前記カウンタ１から出
力される８ビットのディジタルデータＱ０〜Ｑ７をその
データ値に対応する電圧レベル信号に変換するディジタ
ル−アナログ変換器であり、３はラッチ信号／ＬＡの入
力時に前記カウンタ１の出力データＱ０〜Ｑ７をラッチ
して出力するラッチ回路である。
力される８ビットのディジタルデータＱ０〜Ｑ７をその
データ値に対応する電圧レベル信号に変換するディジタ
ル−アナログ変換器であり、３はラッチ信号／ＬＡの入
力時に前記カウンタ１の出力データＱ０〜Ｑ７をラッチ
して出力するラッチ回路である。
【００１０】参照符号４はアナログ−ディジタル変換動
作を制御するコントローラであって、外部から変換開始
信号／ＣＳが入力されると、カウンタ１に対してクリア
信号／ＣＬＲを出力してカウンタ１をクリアさせること
により、アナログ−ディジタル変換を開始すると共に、
アナログ−ディジタル変換実行中の現在状態を表すＢＵ
ＳＹ信号／ＢＵＳＹを出力する。そして、比較器ＣＰ１
からローレベルの比較信号が出力されると、ラッチ回路
３に対してラッチ信号／ＬＡを出力して、カウンタ１か
ら出力される８ビットデータＱ０〜Ｑ７をラッチさせる
と共に、変換完了信号／ＣＣを出力してアナログ−ディ
ジタル変換の終了を知らせる。
作を制御するコントローラであって、外部から変換開始
信号／ＣＳが入力されると、カウンタ１に対してクリア
信号／ＣＬＲを出力してカウンタ１をクリアさせること
により、アナログ−ディジタル変換を開始すると共に、
アナログ−ディジタル変換実行中の現在状態を表すＢＵ
ＳＹ信号／ＢＵＳＹを出力する。そして、比較器ＣＰ１
からローレベルの比較信号が出力されると、ラッチ回路
３に対してラッチ信号／ＬＡを出力して、カウンタ１か
ら出力される８ビットデータＱ０〜Ｑ７をラッチさせる
と共に、変換完了信号／ＣＣを出力してアナログ−ディ
ジタル変換の終了を知らせる。
【００１１】次に、前記構成をもつ装置の動作を図２の
タイミング図を参照して詳しく説明する。
タイミング図を参照して詳しく説明する。
【００１２】まず、外部から変換開始信号／ＣＳが入力
されると、コントローラ４はカウンタ１に対してクリア
信号／ＣＬＲを出力してカウンタ１をリセットする。
されると、コントローラ４はカウンタ１に対してクリア
信号／ＣＬＲを出力してカウンタ１をリセットする。
【００１３】従って、この時、カウンタ１の出力データ
Ｑ０〜Ｑ７は“００００ ００００”に設定され、この
データがディジタル−アナログ変換器２を通じて比較器
ＣＰ１へ出力されることにより、比較器ＣＰ１の反転端
子（−）には“０”レベルの電圧信号が印加される。
Ｑ０〜Ｑ７は“００００ ００００”に設定され、この
データがディジタル−アナログ変換器２を通じて比較器
ＣＰ１へ出力されることにより、比較器ＣＰ１の反転端
子（−）には“０”レベルの電圧信号が印加される。
【００１４】また、比較器ＣＰ１においてはその反転端
子（−）に“０”レベルの電圧信号が印加されるので、
所定レベルのアナログ信号ＩＮが入力されると、ハイレ
ベルの比較信号を出力し、このハイレベル信号がＡＮＤ
ゲートＡＮＤ１の一側端子に入力される。従って、この
時に入力されるクロック信号ＣＬＫ１はＡＮＤゲートＡ
ＮＤ１を通じてカウンタ１に印加される。
子（−）に“０”レベルの電圧信号が印加されるので、
所定レベルのアナログ信号ＩＮが入力されると、ハイレ
ベルの比較信号を出力し、このハイレベル信号がＡＮＤ
ゲートＡＮＤ１の一側端子に入力される。従って、この
時に入力されるクロック信号ＣＬＫ１はＡＮＤゲートＡ
ＮＤ１を通じてカウンタ１に印加される。
【００１５】一方、このようにクロック信号ＣＬＫ１が
カウンタ１に入力されると、カウンタ１は入力されるク
ロック信号ＣＬＫを計数して、その計数値に対応するデ
ータを出力端Ｑ０〜Ｑ７を通して出力する。そして、こ
の時に出力される計数値データはディジタル−アナログ
変換器２を通じてその計数値に対応するレベル信号に変
換されて再び比較器ＣＰ１の反転端子（−）側に印加さ
れる。従って、前記比較器ＣＰ１ではカウンタ１による
計数値、即ちその計数値に対応するディジタル−アナロ
グ変換器２からの出力電圧が入力信号ＩＮより大きくな
るか同一になるまでハイレベルの比較信号が出力され
る。
カウンタ１に入力されると、カウンタ１は入力されるク
ロック信号ＣＬＫを計数して、その計数値に対応するデ
ータを出力端Ｑ０〜Ｑ７を通して出力する。そして、こ
の時に出力される計数値データはディジタル−アナログ
変換器２を通じてその計数値に対応するレベル信号に変
換されて再び比較器ＣＰ１の反転端子（−）側に印加さ
れる。従って、前記比較器ＣＰ１ではカウンタ１による
計数値、即ちその計数値に対応するディジタル−アナロ
グ変換器２からの出力電圧が入力信号ＩＮより大きくな
るか同一になるまでハイレベルの比較信号が出力され
る。
【００１６】次に、前記カウンタ１による計数値が上昇
して比較器ＣＰ１の反転端子（−）側に入力される電圧
レベルが入力信号ＩＮのレベルより大きくなるか同一に
なると、図２に示すように、比較器ＣＰ１からの出力信
号がローレベルに低下し、このローレベルの出力によっ
てＡＮＤゲートＡＮＤ１を通じてカウンタ１に入力され
るクロック信号ＣＬＫ１が遮断されることにより、カウ
ンタ１の計数動作が停止する。
して比較器ＣＰ１の反転端子（−）側に入力される電圧
レベルが入力信号ＩＮのレベルより大きくなるか同一に
なると、図２に示すように、比較器ＣＰ１からの出力信
号がローレベルに低下し、このローレベルの出力によっ
てＡＮＤゲートＡＮＤ１を通じてカウンタ１に入力され
るクロック信号ＣＬＫ１が遮断されることにより、カウ
ンタ１の計数動作が停止する。
【００１７】そして、前記比較器ＣＰ１の出力レベルが
ローレベルに低下すると、コントローラ４がラッチ回路
３に対してラッチ信号／ＬＡを出力して、その時カウン
タ１から出力されるデータＱ０〜Ｑ７をラッチさせると
ともに外部へ変換完了信号／ＣＣを出力することによ
り、一つの入力信号に対するアナログ−ディジタル変換
動作を完了する。
ローレベルに低下すると、コントローラ４がラッチ回路
３に対してラッチ信号／ＬＡを出力して、その時カウン
タ１から出力されるデータＱ０〜Ｑ７をラッチさせると
ともに外部へ変換完了信号／ＣＣを出力することによ
り、一つの入力信号に対するアナログ−ディジタル変換
動作を完了する。
【００１８】従って、上述した従来のアナログ−ディジ
タル変換器によれば、比較的簡単な構成によってアナロ
グ入力信号に対するディジタル変換を実行し得るように
なる。
タル変換器によれば、比較的簡単な構成によってアナロ
グ入力信号に対するディジタル変換を実行し得るように
なる。
【００１９】ところが、上述した従来のアナログ−ディ
ジタル変換器では入力信号ＩＮのレベルに当たる計数値
が得られるまでカウンタ１が計数動作を行わなければな
らないので、アナログ入力信号ＩＮのディジタルデータ
への変換にかかる時間が長くなるという問題がある。
ジタル変換器では入力信号ＩＮのレベルに当たる計数値
が得られるまでカウンタ１が計数動作を行わなければな
らないので、アナログ入力信号ＩＮのディジタルデータ
への変換にかかる時間が長くなるという問題がある。
【００２０】
【発明が解決しようとする課題】本発明はかかる問題点
を解決するためのもので、その目的は高速でアナログ−
ディジタル変換を実行し得るアナログ−ディジタル変換
器を提供することにある。
を解決するためのもので、その目的は高速でアナログ−
ディジタル変換を実行し得るアナログ−ディジタル変換
器を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は入力信号の印加を受けてそれに対応するデ
ィジタルデータに変換するように構成されたアナログ−
ディジタル変換器において、前記アナログ入力信号のレ
ベルに近似するディジタルデータを出力する初期値生成
手段と、前記初期値生成手段から出力されるデータを初
期値にして、印加されるクロック信号を計数するカウン
タ手段と、前記カウンタ手段から出力される計数値に対
応する電圧信号を出力するディジタル−アナログ変換手
段と、前記ディジタル−アナログ変換手段から出力され
る信号レベルを基準値として、前記アナログ入力信号の
レベルを前記基準値と比較し、アナログ入力信号のレベ
ルが前記基準値より高い場合、前記カウンタ手段にクロ
ック信号を印加するゲート手段とを備えることを特徴と
する。
に、本発明は入力信号の印加を受けてそれに対応するデ
ィジタルデータに変換するように構成されたアナログ−
ディジタル変換器において、前記アナログ入力信号のレ
ベルに近似するディジタルデータを出力する初期値生成
手段と、前記初期値生成手段から出力されるデータを初
期値にして、印加されるクロック信号を計数するカウン
タ手段と、前記カウンタ手段から出力される計数値に対
応する電圧信号を出力するディジタル−アナログ変換手
段と、前記ディジタル−アナログ変換手段から出力され
る信号レベルを基準値として、前記アナログ入力信号の
レベルを前記基準値と比較し、アナログ入力信号のレベ
ルが前記基準値より高い場合、前記カウンタ手段にクロ
ック信号を印加するゲート手段とを備えることを特徴と
する。
【００２２】尚、前記初期値生成手段は、前記アナログ
入力信号をそれぞれ異なる所定の基準電圧と比較する多
数の比較手段と、この比較手段から出力される比較信号
をエンコードするエンコーダ手段と、このエンコーダ手
段から出力されるデータを前記カウンタ手段の初期値デ
ータに変換するためのデータ変換手段とを含んでなるこ
とを特徴とする。
入力信号をそれぞれ異なる所定の基準電圧と比較する多
数の比較手段と、この比較手段から出力される比較信号
をエンコードするエンコーダ手段と、このエンコーダ手
段から出力されるデータを前記カウンタ手段の初期値デ
ータに変換するためのデータ変換手段とを含んでなるこ
とを特徴とする。
【００２３】上記構成をもつ本発明によれば、初期値生
成手段によって入力信号に近似したディジタルデータが
生成され、カウンタ手段はこの初期値生成手段によって
生成されたディジタルデータを初期値にして入力信号に
対応する計数値のクロック信号を計数する。従って、カ
ウンタ手段の計数時間が縮小し、これにより全般的なア
ナログ−ディジタル変換時間が大幅短縮される。
成手段によって入力信号に近似したディジタルデータが
生成され、カウンタ手段はこの初期値生成手段によって
生成されたディジタルデータを初期値にして入力信号に
対応する計数値のクロック信号を計数する。従って、カ
ウンタ手段の計数時間が縮小し、これにより全般的なア
ナログ−ディジタル変換時間が大幅短縮される。
【００２４】
【発明の実施の形態】以下、本発明による実施例を添付
図面を参照して説明する。
図面を参照して説明する。
【００２５】図３は本発明の一実施例によるアナログ−
ディジタル変換器を示す構成図であり、図１と同一の部
分には同一の参照符号を付する。
ディジタル変換器を示す構成図であり、図１と同一の部
分には同一の参照符号を付する。
【００２６】図３において、３１はコントローラ３３か
ら出力イネーブル信号／ＯＥが印加されると、入力され
るアナログ信号ＩＮのレベルに近似するディジタルデー
タを出力する初期値生成部であり、３２はロード信号／
ＬＯＡＤの入力時に前記初期値生成部３１から印加され
るデータＤＡＴＡを初期値として、入力されるクロック
信号ＣＬＫを計数するカウンタである。
ら出力イネーブル信号／ＯＥが印加されると、入力され
るアナログ信号ＩＮのレベルに近似するディジタルデー
タを出力する初期値生成部であり、３２はロード信号／
ＬＯＡＤの入力時に前記初期値生成部３１から印加され
るデータＤＡＴＡを初期値として、入力されるクロック
信号ＣＬＫを計数するカウンタである。
【００２７】また、３３はアナログ−ディジタル変換を
制御するコントローラであり、これは上述した図１にお
ける動作と共に、外部から変換開始信号／ＣＳが入力さ
れると、初期値生成部３１に対して出力イネーブル信号
／ＯＥを出力しカウンタ３２にロード信号／ＬＯＡＤを
出力することにより、初期値生成部３１から出力される
８ビットデータをカウンタ３２の計数初期値としてロー
ドする。
制御するコントローラであり、これは上述した図１にお
ける動作と共に、外部から変換開始信号／ＣＳが入力さ
れると、初期値生成部３１に対して出力イネーブル信号
／ＯＥを出力しカウンタ３２にロード信号／ＬＯＡＤを
出力することにより、初期値生成部３１から出力される
８ビットデータをカウンタ３２の計数初期値としてロー
ドする。
【００２８】一方、図４は前記初期値生成部３１の詳細
な構成を示す回路構成図である。
な構成を示す回路構成図である。
【００２９】前記初期値生成部３１はアナログ入力電圧
ＩＮをそれぞれ異なる所定の基準レベルと比較して、入
力電圧が基準レベルより大きい場合にはハイレベルの比
較信号を出力する１６個の比較器ＣＰ４1 〜ＣＰ４
16と、この比較器ＣＰ４1 〜ＣＰ４16の出力を入力とし
て、４ビットのデータにエンコードして出力する１６：
４エンコーダ４１と、このエンコーダ４１の出力データ
をアドレスとして、そのアドレスに対応する８ビットの
データを出力するＲＯＭテーブル４２とを含んで構成さ
れている。
ＩＮをそれぞれ異なる所定の基準レベルと比較して、入
力電圧が基準レベルより大きい場合にはハイレベルの比
較信号を出力する１６個の比較器ＣＰ４1 〜ＣＰ４
16と、この比較器ＣＰ４1 〜ＣＰ４16の出力を入力とし
て、４ビットのデータにエンコードして出力する１６：
４エンコーダ４１と、このエンコーダ４１の出力データ
をアドレスとして、そのアドレスに対応する８ビットの
データを出力するＲＯＭテーブル４２とを含んで構成さ
れている。
【００３０】即ち、前記構成においては各比較器ＣＰ４
1 〜ＣＰ４16の非反転端子（＋）にアナログ入力信号が
印加される。そして、所定の基準電圧ＶREF と接地との
間には多数の抵抗Ｒ１〜Ｒ１６が直列に接続されなが
ら、抵抗Ｒ１〜抵抗Ｒ１６の各接続ノードに前記ＣＰ４
1 〜ＣＰ４16の反転端子（−）が接続される。この時、
前記各抵抗Ｒ１〜Ｒ１６は全て同じ値に設定される。従
って、前記各比較器ＣＰ４1 〜ＣＰ４16は比較器ＣＰ４
16側から比較器ＣＰ４1 側に行くにつれてその基準電圧
が高く設定されながら、一定値のレベル差異を有する。
1 〜ＣＰ４16の非反転端子（＋）にアナログ入力信号が
印加される。そして、所定の基準電圧ＶREF と接地との
間には多数の抵抗Ｒ１〜Ｒ１６が直列に接続されなが
ら、抵抗Ｒ１〜抵抗Ｒ１６の各接続ノードに前記ＣＰ４
1 〜ＣＰ４16の反転端子（−）が接続される。この時、
前記各抵抗Ｒ１〜Ｒ１６は全て同じ値に設定される。従
って、前記各比較器ＣＰ４1 〜ＣＰ４16は比較器ＣＰ４
16側から比較器ＣＰ４1 側に行くにつれてその基準電圧
が高く設定されながら、一定値のレベル差異を有する。
【００３１】そして、前記比較器ＣＰ４1 〜ＣＰ４16か
ら出力される１６ビットのデータは１６：４エンコーダ
４１によって４ビットのデータにエンコードされて出力
され、ＲＯＭテーブル４２ではその４ビット入力Ａ０〜
Ａ３をアドレスとして、それに対応する８ビットデータ
Ｄ０〜Ｄ７を前記カウンタ３２の計数初期値として出力
する。
ら出力される１６ビットのデータは１６：４エンコーダ
４１によって４ビットのデータにエンコードされて出力
され、ＲＯＭテーブル４２ではその４ビット入力Ａ０〜
Ａ３をアドレスとして、それに対応する８ビットデータ
Ｄ０〜Ｄ７を前記カウンタ３２の計数初期値として出力
する。
【００３２】次に、表１は前記ＲＯＭテーブルのデータ
構成の一例を示す。
構成の一例を示す。
【００３３】
【表１】 次に、前記構成をもつ装置の動作を図５のタイミング図
を参照して説明する。外部から変換開始信号／ＣＳが入
力されると、即ち変換開始信号／ＣＳがアクティブロー
状態になると、コントローラ３３はカウンタ３２に対し
てクリア信号／ＣＬＲを出力してカウンタ３２をクリア
させる。そして、コントローラ３３は初期値生成部３１
に出力イネーブル信号／ＯＥを出力するとともにカウン
タ３２にロード信号／ＬＯＡＤを出力する。
を参照して説明する。外部から変換開始信号／ＣＳが入
力されると、即ち変換開始信号／ＣＳがアクティブロー
状態になると、コントローラ３３はカウンタ３２に対し
てクリア信号／ＣＬＲを出力してカウンタ３２をクリア
させる。そして、コントローラ３３は初期値生成部３１
に出力イネーブル信号／ＯＥを出力するとともにカウン
タ３２にロード信号／ＬＯＡＤを出力する。
【００３４】従って、この時、前記初期値生成部３１で
は図４で説明したように、入力信号ＩＮのレベルに近似
する８ビットのデータＤ０〜Ｄ７が出力され、この出力
データＤ０〜Ｄ７はカウンタ３２の計数初期値としてロ
ードされる。
は図４で説明したように、入力信号ＩＮのレベルに近似
する８ビットのデータＤ０〜Ｄ７が出力され、この出力
データＤ０〜Ｄ７はカウンタ３２の計数初期値としてロ
ードされる。
【００３５】次に、前記カウンタ３２の計数値に対応す
る出力データＱ０〜Ｑ７がディジタル−アナログ変換器
２を通じて比較器ＣＰ１に印加される。この時、前記デ
ィジタル−アナログ変換器２から比較器ＣＰ１に印加さ
れる信号レベルが入力されるアナログ信号ＩＮより大き
くないように前記ＲＯＭテーブル４２のデータ値が設定
される。
る出力データＱ０〜Ｑ７がディジタル−アナログ変換器
２を通じて比較器ＣＰ１に印加される。この時、前記デ
ィジタル−アナログ変換器２から比較器ＣＰ１に印加さ
れる信号レベルが入力されるアナログ信号ＩＮより大き
くないように前記ＲＯＭテーブル４２のデータ値が設定
される。
【００３６】一方、前記比較器ＣＰ１の出力がハイレベ
ルになると、ＡＮＤゲートＡＮＤ１を通じてカウンタ３
２にクロック信号ＣＬＫ１が印加され、カウンタ３２は
前記ロードされた初期値から計数動作を実行しながら、
その計数値をディジタル−アナログ変換器２を通じて出
力する。
ルになると、ＡＮＤゲートＡＮＤ１を通じてカウンタ３
２にクロック信号ＣＬＫ１が印加され、カウンタ３２は
前記ロードされた初期値から計数動作を実行しながら、
その計数値をディジタル−アナログ変換器２を通じて出
力する。
【００３７】そして、前記した動作が持続して前記アナ
ログ−ディジタル変換器２から出力される電圧値が入力
信号ＩＮのレベルより大きくなると、図５に示すように
比較器ＣＰ１の出力がローレベルに低下し、この時コン
トローラ３３は上述した従来の動作と同様にラッチ回路
３に対してラッチ信号／ＬＡを出力して、カウンタ３２
から出力される入力信号ＩＮのレベルに対応するディジ
タルデータＱ０〜Ｑ７をラッチさせるとともに、外部装
置に対して変換完了信号／ＣＣを出力することにより、
アナログ−ディジタル変換処理を終了する。
ログ−ディジタル変換器２から出力される電圧値が入力
信号ＩＮのレベルより大きくなると、図５に示すように
比較器ＣＰ１の出力がローレベルに低下し、この時コン
トローラ３３は上述した従来の動作と同様にラッチ回路
３に対してラッチ信号／ＬＡを出力して、カウンタ３２
から出力される入力信号ＩＮのレベルに対応するディジ
タルデータＱ０〜Ｑ７をラッチさせるとともに、外部装
置に対して変換完了信号／ＣＣを出力することにより、
アナログ−ディジタル変換処理を終了する。
【００３８】従って、前記実施例によれば、カウンタ３
２の計数動作が“０”レベルから始まらず、入力信号Ｉ
Ｎのレベルに近似した計数値から始まるので、全般的な
アナログ−ディジタル変換処理速度が従来に比べて大幅
向上する。
２の計数動作が“０”レベルから始まらず、入力信号Ｉ
Ｎのレベルに近似した計数値から始まるので、全般的な
アナログ−ディジタル変換処理速度が従来に比べて大幅
向上する。
【００３９】また、本発明は前記実施例に限定されず、
本発明の技術的要旨を外れない範囲内で多様に変形して
施すことができる。例えば、前記実施例においては初期
値生成部３１で入力信号ＩＮの近似的なデータ値を算出
するために１６の比較器ＣＰ４1 〜ＣＰ４16を使用する
ように構成したが、この比較器の数は特別に限定され
ず、本発明を採用するシステムに適するように任意的に
設定することができる。
本発明の技術的要旨を外れない範囲内で多様に変形して
施すことができる。例えば、前記実施例においては初期
値生成部３１で入力信号ＩＮの近似的なデータ値を算出
するために１６の比較器ＣＰ４1 〜ＣＰ４16を使用する
ように構成したが、この比較器の数は特別に限定され
ず、本発明を採用するシステムに適するように任意的に
設定することができる。
【００４０】また、前記実施例においては初期値生成部
３１から比較器ＣＰ４1 〜ＣＰ４16の出力をエンコーダ
４１でエンコードした後、そのエンコードデータをＲＯ
Ｍテーブル４２のアドレスデータとして使用したが、も
し前記比較器ＣＰ４1 〜ＣＰ４16の数を適宜に設定すれ
ば、その比較器の出力をＲＯＭテーブル４２のアドレス
データとして使用することもできる。
３１から比較器ＣＰ４1 〜ＣＰ４16の出力をエンコーダ
４１でエンコードした後、そのエンコードデータをＲＯ
Ｍテーブル４２のアドレスデータとして使用したが、も
し前記比較器ＣＰ４1 〜ＣＰ４16の数を適宜に設定すれ
ば、その比較器の出力をＲＯＭテーブル４２のアドレス
データとして使用することもできる。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
製造コストが少なく且つ高速でアナログ−ディジタル変
換を実行し得るアナログ−ディジタル変換器を実現する
ことができる。
製造コストが少なく且つ高速でアナログ−ディジタル変
換を実行し得るアナログ−ディジタル変換器を実現する
ことができる。
【図１】従来のＳＡＲ形アナログ−ディジタル変換器の
構成を示す回路構成図。
構成を示す回路構成図。
【図２】図１に示したアナログ−ディジタル変換器の動
作を説明するための動作タイミング図。
作を説明するための動作タイミング図。
【図３】本発明の一実施例による高速データ変換可能な
ＳＡＲ形アナログ−ディジタル変換器の構成を示す回路
構成図。
ＳＡＲ形アナログ−ディジタル変換器の構成を示す回路
構成図。
【図４】図３における初期値生成部の詳細構成を示す回
路構成図。
路構成図。
【図５】図４に示したアナログ−ディジタル変換器の動
作を説明するための動作タイミング図。
作を説明するための動作タイミング図。
１ カウンタ ２ ディジタル−アナログ変換器 ３ ラッチ回路 ４ コントローラ ３１ 初期値生成部 ３２ カウンタ ３３ コントローラ ４１ エンコーダ ４２ ＲＯＭテーブル ＣＰ１，ＣＰ４1 〜ＣＰ４16 比較器
Claims (4)
- 【請求項１】 入力信号の印加を受けてそれに対応する
ディジタルデータに変換するように構成されたアナログ
−ディジタル変換器において、 前記アナログ入力信号のレベルに近似するディジタルデ
ータを出力する初期値生成手段と、 前記初期値生成手段から出力されるデータを初期値にし
て、印加されるクロック信号を計数するカウンタ手段
と、 前記カウンタ手段から出力される計数値に対応する電圧
信号を出力するディジタル−アナログ変換手段と、 前記ディジタル−アナログ変換手段から出力される信号
レベルを基準値として、前記アナログ入力信号のレベル
を前記基準値と比較し、アナログ入力信号のレベルが前
記基準値より高い場合、前記カウンタ手段にクロック信
号を印加するゲート手段とを備えることを特徴とするア
ナログ−ディジタル変換器。 - 【請求項２】 前記初期値生成手段は、前記アナログ入
力信号をそれぞれ異なる所定の基準電圧と比較する少な
くとも２つの比較手段と、この比較手段から出力される
比較信号を前記カウンタ手段の初期値データに変換する
ためのデータ変換手段とを含んでなる請求項１記載のア
ナログ−ディジタル変換器。 - 【請求項３】 前記初期値生成手段は、前記アナログ入
力信号をそれぞれ異なる所定の基準電圧と比較する多数
の比較手段と、この比較手段から出力される比較信号を
エンコードするエンコーダ手段と、このエンコーダ手段
から出力されるデータを前記カウンタ手段の初期値デー
タに変換するためのデータ変換手段とを含んでなること
を特徴とする請求項１記載のアナログ−ディジタル変換
器。 - 【請求項４】 前記データ変換手段はＲＯＭテーブルか
ら構成されることを特徴とする請求項２または請求項３
記載のアナログ−ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960018566A KR100224560B1 (ko) | 1996-05-29 | 1996-05-29 | 아날로그-디지탈 변환기 |
| KR1996P18566 | 1996-05-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098385A true JPH1098385A (ja) | 1998-04-14 |
Family
ID=19460117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155850A Pending JPH1098385A (ja) | 1996-05-29 | 1997-05-29 | アナログ−ディジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH1098385A (ja) |
| KR (1) | KR100224560B1 (ja) |
| DE (1) | DE19722805A1 (ja) |
| FR (1) | FR2749456A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617993B1 (en) * | 1999-10-08 | 2003-09-09 | Agere Systems Inc. | Analog to digital converter using asynchronously swept thermometer codes |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3606893A1 (de) * | 1986-03-03 | 1987-09-10 | Zdzislaw Gulczynski | Analog-digital-wandler |
-
1996
- 1996-05-29 KR KR1019960018566A patent/KR100224560B1/ko not_active IP Right Cessation
-
1997
- 1997-05-28 FR FR9706543A patent/FR2749456A1/fr active Pending
- 1997-05-29 JP JP9155850A patent/JPH1098385A/ja active Pending
- 1997-05-30 DE DE19722805A patent/DE19722805A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR100224560B1 (ko) | 1999-10-15 |
| DE19722805A1 (de) | 1997-12-11 |
| KR970078046A (ko) | 1997-12-12 |
| FR2749456A1 (fr) | 1997-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4620179A (en) | Method for successive approximation A/D conversion | |
| US6239734B1 (en) | Apparatus and a method for analog to digital conversion using plural reference signals and comparators | |
| EP0289081A1 (en) | Digital-to-analog converter | |
| KR100235465B1 (ko) | 플래시형 아날로그-디지탈 변환기 | |
| US4594576A (en) | Circuit arrangement for A/D and/or D/A conversion with nonlinear D/A conversion | |
| CN112187265A (zh) | 用于电力专用通信网的混合型模数转换器及信号收发装置 | |
| JPH1098385A (ja) | アナログ−ディジタル変換器 | |
| US4460891A (en) | Analog-to-digital converter with explicit interpolation | |
| JPS5986328A (ja) | アナログ／デジタルコンバ−タ | |
| US6617993B1 (en) | Analog to digital converter using asynchronously swept thermometer codes | |
| US5479169A (en) | Multiple neural network analog to digital converter for simultaneously processing multiple samples | |
| US5502440A (en) | Structure and method for performing analog to digital conversion | |
| JP4610753B2 (ja) | Ａｄコンバータ | |
| US5515050A (en) | Apparatus and method for asynchronous successive approximation | |
| US6414621B1 (en) | Analog to digital converter having a parallel converter and logic for generating serial data | |
| JP3461672B2 (ja) | 逐次比較型ａ／ｄ変換器 | |
| JPS63284927A (ja) | ディジタル−アナログ変換器 | |
| KR20010055300A (ko) | 카운터를 이용한 고속 에이디 변환기 | |
| KR880002500B1 (ko) | 16비트용 고속 a/d 콘버터 | |
| KR0152344B1 (ko) | 펄스폭변조신호 발생회로 | |
| JPH07131353A (ja) | 逐次比較形ａｄ変換器 | |
| JPH06224770A (ja) | 電気信号の処理方法 | |
| JPS58186841A (ja) | 対数変換装置 | |
| JPH0612502A (ja) | Ａ／ｄ変換回路内蔵マイクロコンピュータ | |
| JPS6166411A (ja) | Ａ／ｄ変換装置 |