CN115149954A - 一种亚稳态修正电路、逐次逼近型模数转换电路 - Google Patents

Abstract

本申请涉及电子技术领域，提供一种逐次逼近型模数转换电路的亚稳态修正电路，包括：第一和第二与门、第一和第二延迟线、触发器和亚稳态检测模块；其中，第一与门的两个输入端分别与比较完成的最长时间信号和比较完成信号耦合，输出端分别耦合到第一延迟线的输入端和触发器的第一输入端；第二延迟线的输入端与比较完成的最长时间信号耦合，第二延迟线的输出端耦合到第二与门的第一输入端，第二与门的第二输入端与比较完成信号耦合，第二与门的输出端耦合到亚稳态检测模块的第一输入端；触发器的输出端耦合到亚稳态检测模块的第二输入端，亚稳态检测模块输出比较完成的最长时间信号。本申请可以检测到SAR ADC中比较器可能出现的亚稳态，并进行修正。

Description

一种亚稳态修正电路、逐次逼近型模数转换电路

技术领域

本申请涉及一种电子技术领域，更涉及一种逐次逼近型模数转换电路的亚稳态修正电路、逐次逼近型模数转换电路。

背景技术

ADC(Analog-to-Digital Convertor，模数转换器)是一种将模拟信号转换成数字信号的电路。ADC的应用范围非常广泛，包括通信设备、测试仪器、音频设备等都有ADC的应用。随着集成电路工艺的发展，SAR ADC (Successive-Approximation-Register ADC，逐次逼近模数转换器)因其低功耗和受工艺影响较小的优势获得了越来越多的关注。图1是SARADC常见的系统框图1，其中以8位SAR ADC为例。

在图1所示的系统框图中，虚线框内的部分为DAC(Digital-to-AnalogConvertor，数模转换器)，其作用为产生用于采样的信号，以及转换时产生用于比较的逐次逼近的信号DAC_OUT，其电路中具体的波形如图2 所示。电路中的DAC部分产生的DAC_OUT信号作为比较器的一个输入信号，与另一个输入信号VCM进行比较，并且根据比较结果改变DAC的开关切换，以产生下次的待比较信号。

随着SAR ADC往高速发展，异步时钟得到了更多的应用。例如图2 中，DAC的输出经过一定的建立时间tsettle后，产生一个CMPCLK上升沿通知比较器开始比较。经过一段比较时间tcomp后，产生比较结果，并且CMPVALID产生一个上升沿表示该次比较完成，同时开始下次的DAC 建立过程。

从上面的异步时钟原理来看，这种ADC不需要外部的主时钟来同步各操作。而且当比较器的比较速度快时，可以有比同步主时钟更快的工作速度。

但是比较器的比较时间与输入端的信号差值相关，当输入信号差值较大时，比较时间较短，但是输入信号差值比较小时，比较时间会很长。所以当DAC_OUT和VCM的差值非常小时，会出现很长时间都不能产生出正确比较结果的情况，如图3中。

在图3中，在第三拍的DAC_OUT与VCM之间的差值Delta非常小，所以该次比较的时间tcomp特别长。而如果Delta更小时，甚至会出现该次转换无法正常完成的情况。这个现象称为SAR ADC中比较器的亚稳态。

亚稳态对SAR ADC正常工作的影响很大，使ADC有可能无法完成正常的比较。尤其在低电压的SAR ADC中，亚稳态的影响更大。

发明内容

本申请的目的在于提供一种逐次逼近型模数转换电路的亚稳态修正电路，可以检测到SAR ADC中比较器可能出现的亚稳态，并进行修正。

本申请公开了一种逐次逼近型模数转换电路的亚稳态修正电路，包括：第一和第二与门、第一和第二延迟线、触发器和亚稳态检测模块；其中，

所述第一与门的两个输入端分别与比较完成的最长时间信号和比较完成信号耦合，输出端分别耦合到所述第一延迟线的输入端和所述触发器的第一输入端；

所述第二延迟线的输入端与所述比较完成的最长时间信号耦合，所述第二延迟线的输出端耦合到所述第二与门的第一输入端，所述第二与门的第二输入端与所述比较完成信号耦合，所述第二与门的输出端耦合到所述亚稳态检测模块的第一输入端；

所述触发器的输出端耦合到所述亚稳态检测模块的第二输入端，所述亚稳态检测模块输出所述比较完成的最长时间信号。

在一个优选例中，所述触发器输出比较开始信号到比较器；当比较器存在亚稳态时，所述亚稳态检测模块输出的比较完成的最长时间信号复位所述比较开始信号，并且，所述比较器输出指定电平。

在一个优选例中，所述比较器输出指定电平后，复位所述比较完成的最长时间信号。

在一个优选例中，所述指定电平为低电平。

在一个优选例中，所述触发器包括D触发器。

本申请还公开了一种逐次逼近型模数转换电路，包括：

数模转换电路，用于输出模拟信号；

放大器，所述放大器的第一输入端分别与第一参考信号和第二参考信号耦合，第二输入端耦合到其输出端；

比较器，所述比较器的第一输入端耦合到所述放大器的输出端，第二输入端耦合到所述数模转换电路的输出端；

逐次逼近逻辑，所述逐次逼近逻辑连接所述比较器的输出端并输出控制所述数模转换电路的数字信号；

如前文所述的亚稳态修正电路，所述亚稳态修正电路输出比较开始信号到所述比较器。

在一个优选例中，所述数模转换电路包括：

电容型DAC结构，所述电容型DAC结构包括：

电容阵列，所述电容阵列具有n位电容，每一个电容的一端共同连接作为输出端，每一个电容的另一端通过第一开关连接输入信号并通过第二开关连接第一参考信号或第二参考信号；

电阻型DAC结构，所述电阻型DAC结构包括串联于所述第一参考信号和所述第二参考信号之间的2^m个电阻，相邻电阻之间的节点及连接于所述第二参考信号的电阻的一端各自连接一个第三开关的一端，各个第三开关的另一端连接所述电容型DAC结构。

相对于现有技术，本申请至少具有以下有益效果：

一是电路结构简单，而且可靠性较高。

二是最大比较时间可以调节，针对不同的速度，可以调节不同的最大比较时间。

三是该电路具有自动复位的功能，具有多次连续检测亚稳态的能力。

本说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本说明书上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而 A+B+C+E的方案应当视为已经被记载。

附图说明

图1示出了现有技术中的SAR ADC的示意图。

图2示出了图1的信号比较的波形图。

图3示出了图1的比较器亚稳态时的波形图。

图4示出了本申请一实例中亚稳态检测电路的示意图。

图5示出了本申请一实例中比较器不存在亚稳态时的时序图。

图6示出了本申请一实例中比较器存在亚稳态时的时序图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请第一实施方式提供了一种逐次逼近型模数转换电路的亚稳态修正电路400，其电路结构参考图4所示，包括：第一与门401、第二与门402、第一延迟线403、第二延迟线404、触发器405和亚稳态检测模块 (delay_mstb)406。亚稳态修正电路400可以检测到逐次逼近型模数转换电路(SAR ADC)中比较器可能出现的亚稳态，并进行修正。

在一个实施例中，逐次逼近型模数转换电路的结构参考图1所示，器包括数模转换器(DAC)、放大器、比较器和逐次逼近逻辑(SAR逻辑)。数模转换电路用于输出模拟信号。放大器的第一输入端分别与第一参考信号VTOP和第二参考信号VBOT耦合，第二输入端耦合到其输出端。比较器的第一输入端耦合到放大器的输出端，第二输入端耦合到数模转换电路的输出端。逐次逼近逻辑连接比较器的输出端并输出控制数模转换电路的数字信号XD0-XD7。其中，亚稳态修正电路输出比较开始信号CMPCLK 到比较器。

在一个实施例中，数模转换电路包括：电容型DAC结构(C_DAC)和电阻型DAC结构(R_DAC)。电阻型DAC结构包括串联于第一参考信号VTOP 和第二参考信号VBOT之间的2^m个电阻，相邻电阻之间的节点及连接于第二参考信号VBOT的电阻的一端各自连接一个第三开关S₀～S₇的一端，各个第三开关的另一端连接电容型DAC结构。电容型DAC结构包括：电容阵列，电容阵列具有n位电容，每一个电容的一端共同连接作为输出端，每一个电容的另一端通过第一开关S连接输入信号并通过第二开关S’连接第一参考信号VTOP或第二参考信号VBOT。电容型DAC结构包括一个伪电容，伪电容的一端通过第一开关S连接所述输出端，另一端通过第二开关S’连接第二参考信号或电阻型DAC结构中各个第三开关的另一端。

第一与门401的两个输入端分别与比较完成的最长时间信号 CMPVALID_MAXTIME和比较完成信号CMPVALID耦合，输出端分别耦合到第一延迟线403的输入端和触发器405的第一输入端，输出 CMPVALID_I到第一延迟线403和触发器405。第二延迟线404的输入端与比较完成的最长时间信号CMPVALID_MAXTIME耦合，第二延迟线404 的输出端耦合到第二与门402的第一输入端，第二与门402的第二输入端与比较完成信号CMPVALID耦合，第二与门402的输出端耦合到亚稳态检测模块406的第一输入端。

触发器405的输出端耦合到亚稳态检测模块406的第二输入端，亚稳态检测模块406输出比较完成的最长时间信号CMPVALID_MAXTIME。在一个实施例中，触发器可以包括D触发器。

在一个实施例中，触发器405输出比较开始信号CMPCLK到比较器。当比较器存在亚稳态时，亚稳态检测模块406输出的比较完成的最长时间信号CMPVALID_MAXTIME复位比较开始信号CMPCLK，并且，比较器输出指定电平。在一个实施例中，指定电平为低电平。在一个实施例中，比较器输出指定电平后，复位比较完成的最长时间信号。

本实施方式中，可以检测到SAR ADC中比较器可能出现的亚稳态，并进行修正。

图5是比较器不存在亚稳态时的时序图。当比较器可以正常比较出结果时，比较完成信号CMPVALID变为高，将比较开始信号CMPCLK复位，并且将亚稳态检测模块406也复位，同时保存比较器的比较结果。

图6是比较器存在亚稳态时的时序图。当比较开始信号CMPCLK出现上升沿，比较器开始比较后，如果出现亚稳态，即达到了比较器的最大比较时间，那么最长时间信号CMPVALID_MAXTIME就会出现上升沿，表明SAR ADC中出现了亚稳态。此时会做如下操作：将比较开始信号 CMPCLK复位至0，将比较器复位使其不再比较，将比较结果赋值为指定电平(例如，0)并且保存。然后再经过第二延迟线404的延时后，亚稳态检测模块406自动复位。

本实施例中，在异步的SAR ADC中增加了一个检测和修正亚稳态的电路，可以检测到SAR ADC中比较器可能出现的亚稳态并进行修正，该电路结构简单，但可靠性高，且功能灵活。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

可以在本文中使用术语“耦合到”及其派生词。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以意味着两个或更多个元件间接地彼此接触，但是仍然彼此协作或相互作用，并且可以意味着一个或多个其他元件在被称为彼此耦合的元素之间耦合或连接。

本说明书包括本文所描述的各种实施例的组合。对实施例的单独提及(例如“一个实施例”或“一些实施例”或“优选实施例”)不一定是指相同的实施例；然而，除非指示为是互斥的或者本领域技术人员很清楚是互斥的，否则这些实施例并不互斥。应当注意的是，除非上下文另外明确指示或者要求，否则在本说明书中以非排他性的意义使用“或者”一词。

在本说明书提及的所有文献都被认为是整体性地包括在本说明书的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (7)

1.一种逐次逼近型模数转换电路的亚稳态修正电路，其特征在于，包括：第一和第二与门、第一和第二延迟线、触发器和亚稳态检测模块；其中，

所述第一与门的两个输入端分别与比较完成的最长时间信号和比较完成信号耦合，输出端分别耦合到所述第一延迟线的输入端和所述触发器的第一输入端；

所述第二延迟线的输入端与所述比较完成的最长时间信号耦合，所述第二延迟线的输出端耦合到所述第二与门的第一输入端，所述第二与门的第二输入端与所述比较完成信号耦合，所述第二与门的输出端耦合到所述亚稳态检测模块的第一输入端；

所述触发器的输出端耦合到所述亚稳态检测模块的第二输入端，所述亚稳态检测模块输出所述比较完成的最长时间信号。

2.根据权利要求1所述的亚稳态修正电路，其特征在于，所述触发器输出比较开始信号到比较器；当逐比较器存在亚稳态时，所述亚稳态检测模块输出的比较完成的最长时间信号复位所述比较开始信号，并且，所述比较器输出指定电平。

3.根据权利要求2所述的亚稳态修正电路，其特征在于，所述比较器输出指定电平后，复位所述比较完成的最长时间信号。

4.根据权利要求2所述的亚稳态修正电路，其特征在于，所述指定电平为低电平。

5.根据权利要求2所述的亚稳态修正电路，其特征在于，所述触发器包括D触发器。

6.一种逐次逼近型模数转换电路，其特征在于，包括：

数模转换电路，用于输出模拟信号；

放大器，所述放大器的第一输入端分别与第一参考信号和第二参考信号耦合，第二输入端耦合到其输出端；

比较器，所述比较器的第一输入端耦合到所述放大器的输出端，第二输入端耦合到所述数模转换电路的输出端；

逐次逼近逻辑，所述逐次逼近逻辑连接所述比较器的输出端并输出控制所述数模转换电路的数字信号；

如权利要求1-5中任意一项所述的亚稳态修正电路，所述亚稳态修正电路输出比较开始信号到所述比较器。

7.根据权利要求6所述的逐次逼近型模数转换电路，其特征在于，所述数模转换电路包括：

电容型DAC结构，所述电容型DAC结构包括：

电容阵列，所述电容阵列具有n位电容，每一个电容的一端共同连接作为输出端，每一个电容的另一端通过第一开关连接输入信号并通过第二开关连接第一参考信号或第二参考信号；

电阻型DAC结构，所述电阻型DAC结构包括串联于所述第一参考信号和所述第二参考信号之间的2^m个电阻，相邻电阻之间的节点及连接于所述第二参考信号的电阻的一端各自连接一个第三开关的一端，各个第三开关的另一端连接所述电容型DAC结构。

Images