CN106559079A - 信号处理电路 - Google Patents

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Abstract

信号处理电路具有：多个AD转换器，它们被菊链式连接，具有数据就绪输出端子、同步信号输入端子、串行时钟输入端子；运算装置，其与任意所述AD转换器的所述数据就绪输出端子连接，如果被输入数据就绪信号，则对所述各AD转换器的所述串行时钟输入端子输出串行时钟；以及重置处理部，其设置于所述运算装置，在对来自所述各AD转换器的数据就绪信号的输出时间的偏移检测出规定次数时，该重置处理部对所述各AD转换器的所述同步信号输入端子输出同步信号。

Description

信号处理电路
技术领域
本公开涉及信号处理电路。
背景技术
与菊链式连接对应的AD转换器已被实用化。关于这样的转换器，例如在下面的文献中进行了记载。
“Texas Instruments Incorporated,24-Bit,Wide Bandwidth Analog-to-Digital Converter ADS1271Data sheet Rev.B,November2004-RevisedOctober 2007,p.24,Search on August 18,2015,Internet(URL:http://www.tij.co.jp/jp/lit/ds/symlink/ads1271.pdf)”
图7表示含有菊链式连接后的AD转换器的信号处理电路500。设为在信号处理电路500中要求各AD转换器在相同的定时进行数字转换。
在图7的例子中，3个AD转换器(第一ADC、第二ADC、第三ADC)被菊链式连接。MPU导入串行数字数据。通过菊链式连接能够使串行接口简单化，该串行接口用于将多个模拟数据进行数字转换而导入为串行数据。
各ADC具有：模拟输入端子(AINP)、数字输出端子(DOUT)、数字输入端子(DIN)、同步信号输入端子(SYNC)、串行时钟输入端子(SCLK)、以及数据就绪输出端子(DRDY)。
另外，MPU具有：数字输入端子(DIN)、串行时钟输出端子(SCLK)、数据就绪输入端子(DRDY)、通用输入输出端子(GPIO)、以及同步信号输出端子(SYNC)。
如果对同步信号输入端子(SYNC)施加负脉冲，则各ADC变为重置状态。在图7的例子中，从MPU的同步信号输出端子(SYNC)输出同步信号脉冲。该同步信号脉冲被一齐施加于各ADC的同步信号输入端子(SYNC)。MPU在电源接通后输出同步信号脉冲，从而各ADC被同时重置。由此，各ADC的转换被同步。
然后，各ADC在相同的定时将输入至各个模拟输入端子(AINP)的模拟数据转换成数字数据。并且，各ADC在SCLK的下降沿从数字输出端子(DOUT)移出转换数据(数字数据)。此外，从MPU的串行时钟输出端子(SCLK)输出SCLK。SCLK被一齐输入至各ADC的串行时钟输入端子(SCLK)。
另外，菊链式连接后的ADC在SCLK的下降沿从数字输入端子(DIN)移入数字数据。移入的数据在转换数据被移出后，从数字输出端子(DOUT)进行移出。
在图7的例子中，第一ADC的数字输出端子(DOUT)与MPU的数字输入端子(DIN)连接。第二ADC的数字输出端子(DOUT)与第一ADC的数字输入端子(DIN)连接。第三ADC的数字输出端子(DOUT)与第二ADC的数字输入端子(DIN)连接。第三ADC的数字输入端子(DIN)接地。
对于读取，如果是数据就绪(即，在处于能够对数据进行读取的状态时)，则ADC将数据就绪输出端子(DRDY)设为低电平。仅第一ADC的数据就绪输出端子(DRDY)与MPU的数据就绪输入端子(DRDY)连接。
图8是说明信号处理电路500的动作的时序图。如图8所示，如果在某个时刻t1对同步信号输入端子(SYNC)一齐施加脉冲，则各ADC被同时重置。各ADC在相同的定时进行数字转换，在经过规定期间T1后的时刻t2，输出DRDY信号。但是，MPU仅接收从第一ADC输出的DRDY信号。
如果MPU接收到DRDY信号，则将SCLK输出至各ADC。各ADC在SCLK的边沿将数字数据移出。由于进行菊链式连接，因此MPU从第一ADC的数字输出端子(DOUT)依次取得第一ADC的输出数据(ADC1数据)、第二ADC的输出数据(ADC2数据)、第三ADC的输出数据(ADC3数据)。
然后，各ADC在相同的定时进行数字转换，每隔规定期间T2输出DRDY信号。各ADC在与DRDY信号相对应地从MPU输出的SCLK的边沿将数字数据移出。各ADC反复进行上述的处理。
在图7所示的信号处理电路500中，根据使用环境等的不同，有时会混入噪声。混入的噪声可能会与各信号叠加。假设在信号处理电路500的SYNC信号叠加有噪声的情况下，根据该噪声的形态的不同，有时会发生下述现象，即，在一部分AD转换器进行本来不必要的重置，另一方面，在其他AD转换器却不进行重置。
图9表示在SYNC信号叠加有噪声的情况下的时序图的例子。在该例中，3个AD转换器之中的第二ADC及第三ADC受到噪声的影响，在不同的定时进行重置。第一ADC不受噪声的影响。
在该情况下，第二ADC及第三ADC在以各自的重置时刻为基准的定时，进行转换处理。因此，各ADC的转换未被同步，DRDY信号也偏移而被输出。因此，如果基于从第一ADC输出的DRDY信号，MPU进行数据取得处理，则会发生下述状况，即，MPU取得不可靠的数据，或者不能取得数据本身。因此，要求对转换的同步偏移进行抑制的结构。
发明内容
本公开中的1个目的在于，在含有菊链式连接后的多个AD转换器的信号处理电路中，对AD转换器的转换的同步偏移进行抑制。
本公开的一个方式涉及的信号处理电路(本信号处理电路)具有：多个AD转换器，它们被菊链式连接，具有数据就绪输出端子、同步信号输入端子、串行时钟输入端子；运算装置，其与任意所述AD转换器的所述数据就绪输出端子连接，如果被输入数据就绪信号，则对所述各AD转换器的所述串行时钟输入端子输出串行时钟；以及重置处理部，其设置于所述运算装置，在对来自所述各AD转换器的数据就绪信号的输出时间的偏移检测出规定次数时，该重置处理部对所述各AD转换器的所述同步信号输入端子输出同步信号。
在这里，所述重置处理部也可以具有时间差检测部，该时间差检测部与所述各AD转换器的所述数据就绪输出端子连接，对有无来自所述各AD转换器的所述数据就绪信号的输入时间之差进行检测，也可以基于由所述时间差检测部检测出的所述输入时间之差，检测出来自所述各AD转换器的所述数据就绪信号的所述输出时间的偏移。
或者，所述重置处理部也可以基于与所述各AD转换器的所述数据就绪输出端子连接的XOR电路的输出，检测出来自所述各AD转换器的所述数据就绪信号的所述输出时间的偏移。
或者，本信号处理电路也可以具有2个所述AD转换器，也可以还具有XOR电路，该XOR电路与所述2个AD转换器的所述数据就绪输出端子连接，在被输入来自所述2个AD转换器的所述数据就绪信号中的任一方时，输出高电平的输出信号，所述重置处理部也可以基于来自所述XOR电路的高电平的输出信号，检测出来自所述各AD转换器的所述数据就绪信号的所述输出时间的偏移。
发明的效果
根据本信号处理电路，在含有菊链式连接后的多个AD转换器的信号处理电路中，能够对AD转换器的转换的同步偏移进行抑制。
附图说明
图1是表示本实施方式的信号处理电路的结构的图。
图2是说明检测出同步偏移的情况下的重置处理部的动作的流程图。
图3是对在本实施方式的信号处理电路中，在SYNC信号叠加有噪声的情况下的所述信号处理电路的动作进行说明的时序图。
图4是表示含有3个AD转换器的信号处理电路的结构的图。
图5是表示信号处理电路的第1变形例的图。
图6是表示信号处理电路的第2变形例的图。
图7是表示含有菊链式连接后的AD转换器的信号处理电路的图。
图8是说明现有的信号处理电路的动作的时序图。
图9是说明在SYNC信号叠加有噪声的情况下的信号处理电路的动作的时序图。
标号的说明
100…信号处理电路
101…第一ADC
102…第二ADC
103…第三ADC
110…MPU
111…重置处理部
112…计数器
113…重置处理部
116…重置处理部
117…时间差检测部
118…计数器
120…XOR电路
121…第二XOR电路
124…计数器
具体实施方式
参照附图，对本公开的实施方式进行说明。图1是表示本实施方式的信号处理电路100的结构的图。如图1所示，信号处理电路100具有2个AD转换器(第一ADC 101、第二ADC102)和作为运算装置的MPU 110。第一ADC 101和第二ADC 102被菊链式连接。在图1所示的例子中，为了简化说明，示出了2个AD转换器被菊链式连接的情况。
各ADC(101、102)也可以具有与现有的对应菊链式连接的AD转换器相同的结构。第一ADC 101及第二ADC 102具有：模拟输入端子(AINP)、数字输出端子(DOUT)、数字输入端子(DIN)、同步信号输入端子(SYNC)、串行时钟输入端子(SCLK)、以及数据就绪输出端子(DRDY)。
MPU 110具有：数字输入端子(DIN)、串行时钟输出端子(SCLK)、数据就绪输入端子(DRDY)、通用输入输出端子(GPIO)、以及同步信号输出端子(SYNC)。并且，MPU 110具有重置处理部111，该重置处理部111中含有计数器112。
各ADC(101、102)如果对同步信号输入端子(SYNC)施加负脉冲，则变为重置状态。在图1的例子中，从MPU 110的同步信号输出端子(SYNC)输出的同步信号脉冲被一齐施加于各ADC(101、102)的同步信号输入端子(SYNC)。由此，第一ADC 101和第二ADC 102被同步。即，第一ADC 101的转换和第二ADC 102的转换被同步。同步后的第一ADC 101及第二ADC102使输入至模拟输入端子(AINP)的模拟数据转换成数字数据。并且，第一ADC 101及第二ADC 102在SCLK的下降沿从数字输出端子(DOUT)移出转换数据(数字数据)。此外，从MPU110的串行时钟输出端子(SCLK)输出的SCLK被一齐输入至各ADC(101、102)的串行时钟输入端子(SCLK)。
另外，在菊链式连接中，第一ADC 101及第二ADC 102在SCLK的下降沿从数字输入端子(DIN)移入数字数据。移入的数据在转换数据被移出后，从数字输出端子(DOUT)进行移出。
在图1的例子中，第一ADC 101的数字输出端子(DOUT)与MPU110的数字输入端子(DIN)连接。第二ADC 102的数字输出端子(DOUT)与第一ADC 101的数字输入端子(DIN)连接。第二ADC 102的数字输入端子(DIN)接地。但是，第一ADC 101的数字输出端子(DOUT)也可以与其他的运算装置的数字输入端子(DIN)连接。
对于读取，如果是数据就绪(即，在处于能够对数据进行读取的状态时)，则ADC(101、102)将数据就绪输出端子(DRDY)设为低电平。MPU 110的数据就绪输入端子(DRDY)仅与第一ADC 101的数据就绪输出端子(DRDY)连接。但是，也可以为仅第二ADC 102的数据就绪输出端子(DRDY)与MPU 110的数据就绪输入端子(DRDY)连接。
但是，在本实施方式中，各ADC(101、102)的数据就绪输出端子(DRDY)与XOR电路120的输入端子连接。来自XOR电路120的输出信号被输入至MPU 110的通用输入输出端子(GPIO)。并且，MPU 110所具有的重置处理部111进行与输入至通用输入输出端子(GPIO)的信号的内容对应的处理。
在这里，XOR电路120仅在输入了来自第一ADC 101的DRDY信号和来自第二ADC 102的DRDY信号中的任一方的情况下，输出高电平的输出信号。即，XOR电路120从各ADC(101、102)输入DRDY信号，对有无来自各ADC(101、102)的DRDY信号的输入时间之差进行检测。XOR电路120在检测出该输入时间之差的情况下，输出高电平的输出信号。
关于XOR电路120输入来自第一ADC 101的DRDY信号和来自第二ADC 102的DRDY信号中的任一方的情况，这表示在第一ADC 101与第二ADC 102之间发生了同步偏移(来自第一ADC 101及第二ADC102的DRDY信号的输出时间偏移)。因此，重置处理部111通过监视XOR电路120的输出信号的电平，从而能够对第一ADC 101与第二ADC 102的同步偏移进行检测。
基于输入至通用输入输出端子(GPIO)的、来自XOR电路120的输出信号的电平变为高电平，MPU 110的重置处理部111检测出第一ADC 101与第二ADC 102之间的同步偏移。具体地说，重置处理部111对输入至通用输入输出端子(GPIO)的信号的上升沿或下降沿进行检测即可。
图2是说明检测出同步偏移的情况下的重置处理部111的动作的流程图。在输入至通用输入输出端子(GPIO)的、来自XOR电路120的输出信号变为高电平时，重置处理部111检测出第一ADC 101与第二ADC 102之间的同步偏移。此时，重置处理部111使计数器112的计数值增加(S101)。
如果计数器112的计数值大于或等于预定的阈值(S102：Yes)，则重置处理部111从同步信号输出端子(SYNC)输出同步信号脉冲(S103)。由此，重置处理部111将各ADC(101、102)重置。由此，ADC(101、102)的同步偏移状态被解除。并且，重置处理部111将计数器112的计数值清零(S104)。
在这里，阈值能够被设定为任意的值。例如，重置处理部111也可以在来自XOR电路120的输出信号即使仅1次变为高电平的情况下，将各ADC(101、102)重置。在该情况下，1被设定为阈值。并且，在该情况下，也可以省略计数器112。另一方面，如果在同步偏移的发生的可能性非常高的情况下将各ADC(101、102)重置，则作为阈值而设定比较大的值即可。
图3是对在本实施方式的信号处理电路100中，在SYNC信号(SYNC信号线)叠加有噪声的情况下的信号处理电路100的动作进行说明的时序图。在这里，假设3被设定为阈值。
如图3所示，如果在某个时刻t1对同步信号输入端子(SYNC)施加脉冲，则各ADC(101、102)被一齐重置。各ADC(101、102)在相同的定时进行数字转换，在经过规定期间T1后的时刻t2，同时输出DRDY信号。但是，在MPU的数据就绪输入端子(DRDY)仅输入从第一ADC101输出的DRDY信号。在XOR电路120同时输入来自各ADC(101、102)的DRDY信号。因此，输入至通用输入输出端子(GPIO)的、XOR电路120的输出信号仍为低电平。
然后，假设在SYNC信号(SYNC信号线)叠加噪声，第一ADC 101不受噪声的影响，而第二ADC 102受到噪声的影响而被重置。
第一ADC 101及第二ADC 102在以各自的重置时刻为基准的定时，进行转换处理。因此，在第一ADC 101和第二ADC 102，转换未被同步。从第一ADC 101及第二ADC 102偏移地输出DRDY信号。因此，在任一方的DRDY信号(在图3中为DRDY1信号或DRDY2信号)被输出的期间，输入至通用输入输出端子(GPIO)的、来自XOR电路120的输出信号变为高电平。
MPU 110的重置处理部111通过计数器112对来自XOR电路120的输出信号变为高电平的次数进行计数。并且，如果计数值变成作为阈值而设定的3，则重置处理部111(MPU110)从同步信号输出端子(SYNC)输出同步信号脉冲(时刻t3)。由此，第一ADC 101及第二ADC 102被同时重置。因此，第一ADC 101和第二ADC 102的同步偏移状态被解除。其结果，在从时刻t3起经过规定期间T1后的时刻t4，从第一ADC 101及第二ADC 102同时输出DRDY信号。
如以上说明所述，根据本实施方式的信号处理电路100，MPU 110(重置处理部111)对从第一ADC 101及第二ADC 102输出的数据就绪信号进行监视。由此，MPU 110(重置处理部111)对第一ADC 101与第二ADC 102之间的转换的同步偏移(来自第一ADC 101及第二ADC102的数据就绪信号的输出时间的偏移)进行检测。MPU 110(重置处理部111)在检测出转换的同步偏移的情况下(例如，转换的同步偏移的检出次数达到了规定次数的情况下(变得大于或等于阈值的情况下))，将第一ADC 101及第二ADC 102重置。其结果，能够对第一ADC101与第二ADC 102之间的转换的同步偏移进行抑制。
这样，根据本实施方式，在具有菊链式连接后的多个AD转换器的信号处理电路中，能够对AD转换器间的转换的同步偏移进行抑制。
此外，在上述的例子中，将AD转换器设成了2个。但是，AD转换器的数量也可以大于或等于3个。图4表示含有菊链式连接后的3个AD转换器(第一ADC 101、第二ADC 102、第三ADC103)的信号处理电路。在图4的例子中，第一ADC 101及第二ADC 102的数据就绪输出端子(DRDY)与XOR电路(第一XOR电路)120的输入端子连接。XOR电路120的输出端子及第三ADC103的数据就绪输出端子(DRDY)与第二XOR电路121的输入端子连接。来自第二XOR电路121的输出信号被输入至MPU 110的通用输入输出端子(GPIO)。这样，在将大于或等于3个AD转换器进行菊链式连接的情况下，只要以来自各AD转换器的DRDY信号通过XOR电路的方式将XOR电路多级连接即可。
图5是表示图1所示的信号处理电路100的第1变形例的图。在第1变形例中，计数器124设置于MPU 110的外部(例如XOR电路120与MPU 110之间)。计数器124对来自XOR电路120的输出信号变为高电平的次数进行计数。
MPU 110的重置处理部113对计数器124的计数值进行监视。在计数器124的计数值变得大于或等于预定的阈值的情况下，重置处理部113(MPU 110)从同步信号输出端子(SYNC)输出同步信号脉冲。或者，也可以在计数器124设定有阈值。在该情况下，也可以在计数值变得大于或等于阈值的情况下，计数器124对重置处理部113通知该情况。
图6是表示图1所示的信号处理电路100的第2变形例的图。第2变形例涉及的信号处理电路100不具有XOR电路。在该信号处理电路100中，来自各AD转换器的DRDY信号直接被输入至MPU 110的通用输入端子(GPIO1、GPIO2)。
MPU 110的重置处理部116在计数器118的基础上，还具有时间差检测部117。时间差检测部117是对有无下述时间之差(偏移)进行检测的模块，即：从第一ADC 101对通用输入端子GPIO1输入DRDY信号的时间、从第二ADC 102对通用输入端子GPIO2输入DRDY信号的时间。重置处理部116基于由时间差检测部117检测出的输入时间之差，检测出第一ADC 101与第二ADC 102之间的转换的同步偏移(来自各ADC(101、102)的DRDY信号的输出时间的偏移)。
时间差检测部117例如也可以具有下述定时器，该定时器具有捕获输入信号的边沿定时的功能。并且，重置处理部116(时间差检测部117)在2个输入信号的边沿定时的捕获时刻不同的情况下，判定为发生了同步偏移。
即，时间差检测部117的检测结果具有与XOR电路120的输出信号相同的含义。因此，MPU 110(重置处理部116)通过计数器118对由时间差检测部117检测出同步偏移的次数进行计数。MPU 110(重置处理部116)在计数值变得大于或等于阈值的情况下，从同步信号输出端子(SYNC)输出同步信号脉冲。
在这些变形例中，信号处理电路(MPU 110(重置处理部116))也通过监视从各AD转换器输出的数据就绪信号，从而对AD转换器间的转换的同步偏移进行检测。信号处理电路(MPU 110(重置处理部116))在检测出转换的同步偏移的情况下，将AD转换重置。因此，能够对AD转换器间的转换的同步偏移进行抑制。这样，根据这些变形例，在含有菊链式连接后的多个AD转换器的信号处理电路中，能够对AD转换器间的转换的同步偏移进行抑制。
本实施方式涉及的信号处理电路也可以是下面的第1～第3信号处理电路。
第1信号处理电路是将具有数据就绪输出端子、同步信号输入端子、串行时钟输入端子的多个AD转换器进行菊链式连接后的信号处理电路，其特征在于具有运算装置，该运算装置与任意AD转换器的所述数据就绪输出端子连接，如果被输入数据就绪信号，则该运算装置对各AD转换器的所述串行时钟输入端子输出串行时钟，如果对由各AD转换器的所述数据就绪输出端子输出的数据就绪信号的偏移检测出规定次数，则该运算装置对各AD转换器的所述同步信号输入端子输出同步信号。
第2信号处理电路的特征在于，在第1信号处理电路中，所述运算装置与各AD转换器的所述数据就绪输出端子连接，基于各数据就绪输出端子输出数据就绪信号的时间差，检测出所述数据就绪信号的偏移。
第3信号处理电路的特征在于，在第1信号处理电路中，基于与各AD转换器的所述数据就绪输出端子连接的XOR电路的输出，所述运算装置检测出所述数据就绪信号的偏移。
根据第1～第3信号处理电路，在将多个AD转换器进行菊链式连接后的信号处理电路中，能够对AD转换器的转换的同步偏移进行抑制。

Claims (4)

1.一种信号处理电路，其具有：
多个AD转换器，它们被菊链式连接，具有数据就绪输出端子、同步信号输入端子、串行时钟输入端子；
运算装置，其与任意所述AD转换器的所述数据就绪输出端子连接，如果被输入数据就绪信号，则对所述各AD转换器的所述串行时钟输入端子输出串行时钟；以及
重置处理部，其设置于所述运算装置，在对来自所述各AD转换器的数据就绪信号的输出时间的偏移检测出规定次数时，该重置处理部对所述各AD转换器的所述同步信号输入端子输出同步信号。
2.根据权利要求1所述的信号处理电路，其中，
所述重置处理部具有时间差检测部，该时间差检测部与所述各AD转换器的所述数据就绪输出端子连接，对有无来自所述各AD转换器的所述数据就绪信号的输入时间之差进行检测，
基于由所述时间差检测部检测出的所述输入时间之差，对来自所述各AD转换器的所述数据就绪信号的所述输出时间的偏移进行检测。
3.根据权利要求1所述的信号处理电路，其中，
所述重置处理部基于与所述各AD转换器的所述数据就绪输出端子连接的XOR电路的输出，对来自所述各AD转换器的所述数据就绪信号的所述输出时间的偏移进行检测。
4.根据权利要求1所述的信号处理电路，其中，
具有2个所述AD转换器，
还具有XOR电路，该XOR电路与所述2个AD转换器的所述数据就绪输出端子连接，在被输入来自所述2个AD转换器的所述数据就绪信号中的任一方时，输出高电平的输出信号，
所述重置处理部基于来自所述XOR电路的高电平的输出信号，对来自所述各AD转换器的所述数据就绪信号的所述输出时间的偏移进行检测。
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