DE102017113567B3

DE102017113567B3 - Schaltungsanordnung, sensorsystem, verfahren zum generieren einer spannung und verfahren zum betreiben eines sensorsystems

Info

Publication number: DE102017113567B3
Application number: DE102017113567.7A
Authority: DE
Inventors: Ketan Dewan; Reinhard Kussian; Juergen Schaefer
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2017-06-20
Filing date: 2017-06-20
Publication date: 2018-08-30
Anticipated expiration: 2037-06-21
Also published as: KR20180138186A; JP2019036948A; US20180364326A1; US10816642B2

Abstract

Bei verschiedenen Ausführungsformen wird eine zum Generieren einer Spannung konfigurierte Schaltungsanordnung bereitgestellt. Die Schaltungsanordnung kann Folgendes enthalten: einen Sequenzgenerator, der konfiguriert ist zum Bereitstellen einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl der Bits größer als zwei ist, einen Delta-Sigma-Modulator, der konfiguriert ist zum Empfangen der durch den Sequenzgenerator bereitgestellten Sequenz von Datenwörtern und zum Bereitstellen eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate, einen Dezimierungsfilter, der konfiguriert ist zum Generieren, aus dem ersten Einzelbit-Datenstrom mit der ersten Datenrate, eines Stroms von dezimierten Datenwörtern mit einer zweiten Datenrate, wobei die zweite Datenrate kleiner sein kann als die erste Datenrate, wobei jedes dezimierte Datenwort mehrere Bits enthält, und einen Parallel-Seriell-Wandler, der konfiguriert ist zum Umwandeln der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate.

Description

Erfindungsgebiet
Verschiedene Ausführungsformen betreffen allgemein eine Schaltungsanordnung, ein Sensorsystem, ein Verfahren zum Generieren einer Spannung und ein Verfahren zum Betreiben eines Sensorsystems.
Allgemeiner Stand der Technik
Bei einem Radarsystem, wie es beispielsweise in einer Kraftfahrzeuganwendung für das Detektieren von Objekten verwendet werden kann, z.B. in einer Nähe eines Fahrzeugs, muss möglicherweise eine monolithische integrierte Mikrowellenschaltung (MMIC - Monlithic Microwave Integrated Circuit), die bei 24/77 GHz betrieben werden kann, gesteuert werden zum Generieren eines frequenzmodulierten „Chirp“ an einem Ausgang, der dann übertragen werden kann, z.B. zu einem Bereich ausgeben werden kann, wo sich ein Objekt befinden kann. Die MMIC kann durch eine analoge Spannung mit sehr engen Signal-Rausch-Verhältnisanforderungen gesteuert werden.
Herkömmlicherweise kann die MMIC durch Ausbilden eines diskreten Phasenregelkreises (PLL - Phase-Locked Loop) gesteuert werden, wobei die MMIC einen spannungsgesteuerten Oszillator (VCO) bilden kann, und ein Phasenfrequenzdetektor (PFD) und eine Ladepumpe können in einem Mikrocontroller ausgebildet sein. Diese Regelkreislösung kann unter Designkomplexität, hohem Stromverbrauch, einem großen Flächenverbrauch und einer hohen Anfälligkeit gegenüber Stromversorgungsrauschen durch Allzweckeingänge/-ausgänge (GPIOs) leiden.
Aus dem Dokument US 2004 / 0 263 365 A1 ist eine Schaltungsanordnung zum Generieren einer Spannung bekannt, die einen Buffer, einen Delta-Sigma-Modulator und einen Parallel-Seriell-Wandler aufweist. Eine Signalumwandlung erfolgt unter Verwendung eines Speichersystems, das als eine Nachschlagetabelle arbeitet, die eine Vielzahl von Sätzen von Ausgangsabtastwerten speichert, die jedem von mehreren jeweiligen Eingangsabtastwerten zugeordnet sind. Die Nachschlagetabelle kann einen entsprechenden Satz von Ausgangsabtastwerten als Antwort auf einen gegebenen Eingangsabtastwert erzeugen.
Aus dem Dokument US 2011 / 0 050 472 A1 ist bekannt, dass ein Delta-Sigma-Analog-Digital-Wandler mit einem Quantisiererausgang eine Datenrate hat, die größer ist als eine Quantisierungsrate des Delta-Sigma-Modulators, aber kleiner als eine Bitrate, die durch das Produkt der Anzahl der benötigten Bits bestimmt wird, um den Eingang zu einem Rückkopplungs-Digital-Analog-Wandler und die Quantisierungsrate darzustellen.
Aus dem Dokument US 2003 / 0 122 692 A1 sind ein Verfahren und eine Vorrichtung für ein pulsbreitenmoduliertes Signal bekannt. Die Eingabe ist ein digitales Signal, das ein moduliertes Signal ist. In der dargestellten Form ist das modulierte Eingangssignal entweder ein PDM-Signal oder ein PCM-Signal. In einer Ausführungsform der vorliegenden Erfindung enthält ein PCM-zu-PWM-Wandler eine Korrektur der Tastverhältnisschaltung.
Eine Aufgabe der Erfindung ist es, ein Schaltungsanordnung, ein Sensorsystem, ein Verfahren zum Generieren einer Spannung und ein Verfahren zum Betreiben eines Sensorsystems mit geringerem Stromverbrauch bereitzustellen.
Kurze Darstellung
Es wird eine zum Generieren einer Spannung konfigurierte Schaltungsanordnung bereitgestellt. Die Schaltungsanordnung enthält Folgendes: einen Sequenzgenerator, der konfiguriert ist zum Bereitstellen einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl der Bits größer als zwei ist, einen Delta-Sigma-Modulator, der konfiguriert ist zum Empfangen der durch den Sequenzgenerator bereitgestellten Sequenz von Datenwörtern und zum Bereitstellen eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate, einen Dezimierungsfilter, der konfiguriert ist zum Generieren, aus dem ersten Einzelbit-Datenstrom eines Stroms von dezimierten Datenwörtern mit einer zweiten Datenrate, wobei die zweite Datenrate kleiner sein kann als die erste Datenrate, wobei jedes dezimierte Datenwort mehrere Bits enthält, und einen Parallel-Seriell-Wandler, der konfiguriert ist zum Umwandeln der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate.
Figurenliste
In den Zeichnungen beziehen sich gleiche Bezugszeichen allgemein in den verschiedenen Ansichten auf die gleichen Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei die Betonung stattdessen darauf gelegt wird, die Prinzipien der Erfindung zu veranschaulichen. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben. Es zeigen:

1 ein Blockdiagramm einer üblichen Schaltungsanordnung, die konfiguriert ist zum Generieren einer Spannung;
2 ein Blockdiagramm einer üblichen Schaltungsanordnung, die konfiguriert ist zum Generieren einer Spannung;
3A und 3B jeweils ein Blockdiagramm eines Sensorsystems mit einer Schaltungsanordnung, die konfiguriert ist zum Generieren einer Spannung gemäß verschiedenen Ausführungsformen;
3C ein Blockdiagramm einer Schaltungsanordnung, die konfiguriert ist zum Generieren einer Spannung gemäß verschiedenen Ausführungsformen;
4A und 4B ein Abbildungsbeispiel und einen Abbildungsalgorithmus, die durch einen Parallel-Seriell-Wandler einer Schaltungsanordnung verwendet werden, die konfiguriert ist zum Genieren einer Spannung gemäß verschiedenen Ausführungsformen;
5 einen Prozessfluss eines Verfahrens zum Generieren einer Spannung gemäß verschiedenen Ausführungsformen; und
6 einen Prozessfluss eines Verfahrens zum Betreiben eines Sensorsystems gemäß verschiedenen Ausführungsformen.

Beschreibung
Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die als Veranschaulichung spezifische Details und Ausführungsformen zeigen, in denen die Erfindung praktiziert werden kann.
Das Wort „beispielhaft“ soll hier bedeuten „als ein Beispiel, ein Fall oder eine Darstellung dienend“. Jede Ausführungsform oder jedes Design, die hier als „beispielhaft“ beschrieben werden, sind nicht notwendigerweise als gegenüber anderen Ausführungsformen oder Designs bevorzugt oder vorteilhaft auszulegen.
Das Wort „über“, das bezüglich eines abgeschiedenen Materials verwendet wird, das „über“ einer Seite oder Oberfläche ausgebildet ist, kann hierin bedeuten, dass das abgeschiedene Material „direkt auf”, z.B. in direktem Kontakt mit, der implizierten Seite oder Oberfläche ausgebildet ist. Das Wort „über“, das bezüglich eines abgeschiedenen Materials verwendet wird, das „über“ einer Seite oder Oberfläche ausgebildet ist, kann hierin bedeuten, dass das abgeschiedene Material „indirekt auf” der implizierten Seite oder Oberfläche ausgebildet ist, wobei eine oder mehrere zusätzliche Schichten zwischen der implizierten Seite oder Oberfläche und dem abgeschiedenen Material ausgebildet sind.
Ein übliches Radarsystem, wie es zum Beispiel in einer Kraftfahrzeuganwendung oder anderen Einrichtungen verwendet werden kann, beispielsweise zum Detektieren eines Objekts 126, z.B. in einer Nähe eines Fahrzeugs (beispielsweise in einer Distanz zwischen 0,75 m und 70 m), ist in 1 gezeigt. Eine monolithische integrierte Mikrowellenschaltung (MMIC) 120, die mit 24 GHz/77 GHz betrieben werden kann, muss möglicherweise gesteuert werden, um an einem Ausgang einen frequenzmodulierten „Chirp“ zu generieren, der dann übertragen werden kann, z.B. zu einem Bereich emittiert werden kann, wo sich möglicherweise ein Objekt befindet (dargestellt als Wellen/Pfeil 122, der /die sich von einem Sender/Empfänger 121 weg ausbreiten). Die Steuerung der MMIC 120 kann herkömmlicherweise durch Ausbilden einer diskreten Phasenregelschleife (PLL) erzielt werden, wobei die MMIC 120 einen spannungsgesteuerten Oszillator (VCO) bilden kann, und ein Phasenfrequenzdetektor (PFD) und eine Ladepumpe (zusammen mit 104 bezeichnet) können in einem Mikrocontroller 102 ausgebildet sein.
Der spannungsgesteuerte Oszillator (VCO) 120 kann ein elektronischer Oszillator sein, dessen Schwingungsfrequenz auf der Basis einer eingegebenen Spannung 114, z.B. einer analogen Spannung 114, gesteuert wird. Im Betrieb kann die angelegte eingegebene Spannung 114 eine Ist-Schwingungsfrequenz des VCO 120 bestimmen. Modulierende Signale können an den Eingang des VCO 120 angelegt werden, um eine Frequenzmodulation (FM) des oszillierten Ausgangssignals zu bewirken.
Der VCO kann ein Signal gemäß der Schwingungsfrequenz (z.B. Übertragungsfrequenz) generieren, das zum Ansteuern des Senders des Radarsystems 100 verwendet werden kann und mit einem durch das Radarsystem 100 empfangenen Signal 124 (das beispielsweise durch das Objekt 126 reflektiert worden sein kann) gemischt werden kann. Sender der Radarsysteme 200 bzw. 300, wie in 2 und 3A gezeigt, können auf ähnliche Weise durch durch ihre jeweiligen VCOs generierten Signale angesteuert werden.
Die analoge Spannung 114 kann sehr strenge Signal-Rausch-Verhältnisanforderungen aufweisen. Aus diesen und anderen Gründen kann die Regelkreislösung unter Designkomplexität zum Treiben von Strom aus dem Chip, hohem Stromverbrauch, einem großen Flächenverbrauch und einer hohen Anfälligkeit gegenüber Stromversorgungsrauschen durch Allzweckeingänge/-ausgänge (GPIOs) leiden. Außerdem ist möglicherweise ein zusätzlicher Pin für das Bereitstellen eines Rückkopplungstaktsignals 116 erforderlich.
Wie in 2 gezeigt, kann eine Alternative unter Verwendung einer Steuerkreislösung ein Schieberegister 232 verwenden, um die Bits zu verschieben, und ein durch das Schieberegister 232 ausgegebener Bitstrom 228 kann dann unter Verwendung eines hochpräzisen 16-Bit-Digital-Analog-Wandlers (DAW) 230 in die Spannung 114 umgewandelt werden. Der Nachteil sind die Materiallistenkosten von ungefähr 2 $ pro Einrichtung.
Bei verschiedenen Ausführungsformen kann ein HSPDM(High Speed Pulse Density Modulation)-Modul zum Generieren eines impulsdichtemodulierten Bitstromsignals verwendet werden, das unter Verwendung eines Tiefpassfilters in eine Spannung umgewandelt werden kann. Die Spannung kann bei verschiedenen Ausführungsformen einen VCO steuern. Bei verschiedenen Ausführungsformen kann der Ausgang des VCO ein 24 GHz frequenzmoduliertes Signal, ein 77 GHz frequenzmoduliertes Signal oder ein moduliertes Signal unter Verwendung einer beliebigen anderen geeigneten Trägerfrequenz, z.B. 79 GHz oder dergleichen, sein. Die Modulation des 24-GHz-Trägers kann durch die HSPDM gesteuert werden.
Verschiedene Ausführungsformen können eine Lösung auf der Basis eines Kurzbereichs- und Mittelbereichsradars oder 24/77-GHz-Radars für Kraftfahrzeuge anstreben.
Bei verschiedenen Ausführungsformen kann eine Steuerkreisschaltung zum Generieren einer Spannung bereitgestellt werden, wobei die Designkomplexität reduziert sein kann. Der Stromverbrauch der Steuerkreisschaltung kann viel niedriger sein als der Stromverbrauch der herkömmlichen Schaltung.
Eine Auswirkung des Stromversorgungsrauschens kann viel niedriger sein als für die herkömmliche Schaltung, weil bei verschiedenen Ausführungsformen der Ausgang des Mikrocontrollers ein Hochgeschwindigkeitsbitstrom sein kann, der dann unter Verwendung eines Tiefpassfilters (LPF) an den Bitstrom in eine analoge Spannung umgewandelt werden kann. Der LPF kann den Bitstrom mitteln, wodurch der Ausgang 128 demoduliert wird, um eine analoge Darstellung des in 336 generierten Signals zu haben. Deshalb können Hochfrequenzkomponenten gedämpft und eine bandbegrenzte Ausgangsspannung erzielt werden.
Bei verschiedenen Ausführungsformen kann, um höhere Signal-Rausch-Verhältnisanforderungen (SRV-Anforderungen) zu erfüllen, ein Delta-Sigma-Modulator auf einer sehr hohen Frequenz laufen und kann deshalb erfordern, dass Allzweckeingangs-/-ausgangspads den sehr schnellen Bitstrom unterstützen. Zum Lockern dieser Anforderung kann ein Dezimierungsfilter (beispielsweise ein CIC-Filter (Cascaded Integrator Comb Filter)) verwendet werden, um die Datenrate des Bitstroms beispielsweise um einen Faktor von zwei zu senken.
Bei verschiedenen Ausführungsformen kann ein Ausgang des Dezimierungsfilters (z.B. der CIC-Filter) beispielsweise ein Zwei-Bit-Abtastwert sein (ein Datenstrom aus Zwei-Bit-Datenwörtern). Der Zwei-Bit-Abtastwert ist möglicherweise nicht direkt mit einem Ausgangspad des Mikrocontrollers verbunden. Deshalb kann der Zwei-Bit-Abtastwert unter Verwendung eines Parallel-Seriell-Wandlers (auch als Kompaktierer bezeichnet) zurück in einen Ein-Bit-Abtastwert (einen Einzelbit-Datenstrom) umgewandelt werden. Der Parallel-Seriell-Wandler (der Kompaktierer) kann den Ausgang des Dezimierungsfilters (z.B. des CIC-Filters) auf einen von zwei Datenwerten abbilden, z.B. auf eine „0“ oder eine„1”.
Bei verschiedenen Ausführungsformen kann unter Verwendung des Dezimierungsfilters (z.B. des CIC-Filters) und des Parallel-Seriell-Wandlers (des Kompaktierers) die Datenrate um die Hälfte reduziert werden und kann durch den Eingang/die Ausgänge (IOs) viel leichter verarbeitet werden. Dies kann auch dazu beitragen, den Stromverbrauch der IOs zu reduzieren, die für ein derartiges System ein dominierender Stromverbraucher sein können.
Bei verschiedenen Ausführungsformen kann die zum Generieren einer Spannung konfigurierte Schaltungsanordnung als eine digitale Logik vorgesehen sein, so dass ein durch eine derartige Implementierung belegter Bereich (z.B. auf einem Chip) viel kleiner sein kann als der einer herkömmlichen PLL-basierten Lösung.
Bei verschiedenen Ausführungsformen können ein Delta-Sigma-Modulator (DSM), ein Dezimierungsfilter (z.B. ein CIC-Filter) und ein Parallel-Seriell-Wandler (Kompaktierer) kombiniert werden, um eine auf einem Steuerkreis basierende Schaltungsanordnung zum Steuern einer Frequenz einer 24 GHz/77 GHz-Radar-MMIC zu erzielen.
Bei verschiedenen Ausführungsformen können ein Dezimierungsfilter (z.B. ein CIC-Filter) und ein Parallel-Seriell-Wandler (Kompaktierer) zum Reduzieren einer Abtastfrequenz eines durch einen Delta-Sigma-Modulator generierten Ein-Bit-Bitstroms um einen Faktor von zwei oder mehr ohne irgendeinen Verlust an (relevanten) Informationen verwendet werden.
Verschiedene Ausführungsformen können eine preiswerte, leistungsarme und eine leichte Lösung für eine 24-GHz-MMIC-Frequenzsteuerung anbieten und können viele Möglichkeiten auf einem Gebiet des autonomen/halbautonomen Fahrens von Fahrzeugen (z.B. Personenkraftwagen) verbessern/erhöhen.
Der Delta-Sigma-Modulator kann in verschiedenen Ausführungsformen in der Lage sein, bei 320 MHz zu laufen, so dass höhere Signal-Rausch-Verhältnis-Margen (SRV) vorgesehen werden können, um Taktjitter und Leistungsversorgungsrauschen durch die Pads zu berücksichtigen, was ein Gesamt-SRV verschlechtern kann. Durch Erhöhen der Modulatortaktfrequenz von 160 MHz auf 320 MHz kann die Anwendung bei der SRV-Marge bis zu 15 dB gewinnen.
Bei verschiedenen Ausführungsformen wird ein neues Verfahren zum Steuern eines externen VCO mit einem Steuerkreisansatz unter Verwendung eines Delta-Sigma-Modulators bereitgestellt.
Bei verschiedenen Ausführungsformen können ein Dezimierungsfilter und ein Parallel-Seriell-Wandler (ein Kompaktierer) mit einem Delta-Sigma-Modulator vorgesehen werden, um eine Datenrate ohne Einführung irgendwelchen Rauschens zu reduzieren.
Bei verschiedenen Ausführungsformen kann ein Kompaktiereralgorithmus verwendet werden, um ein 2-Bit-Datenwort (auch als ein Abtastwert bezeichnet) von dem Ausgang des Dezimierungsfilters in einen 1-Bit-Abtastwert abzubilden.
Bei verschiedenen Ausführungsformen dürfen der Dezimierungsfilter und der Parallel-Seriell-Wandler (der Kompaktierer) nur verwendet werden, wenn der Delta-Sigma-Modulator bei 320 MHz läuft, um die Datenrate zu senken, die durch die Allzweckeingabe/-ausgaben verarbeitet werden können.
Der Parallel-Seriell-Wandler (der Kompaktierer) kann ein Algorithmus sein, der ein Zwei-Bit-Datenwort (auch als ein Zwei-Bit-Abtastwert) von dem Ausgang des Dezimierungsfilters auf ein Ein-Bit-Datenwort (auch als ein Ein-Bit-Abtastwert, Einzelbit-Datenwort oder Einzelbit-Abtastwert bezeichnet) am Ausgang des Kompaktierers abbildet.
Bei verschiedenen Ausführungsformen kann die Datenrate von dem Ausgang des Delta-Sigma-Modulators zum Ausgang des Kompaktierers um die Hälfte reduziert werden.
Zu Erörterungszwecken werden die Ausführungsformen als Implementierungen von Radarsystemen beschrieben, sind aber nicht darauf beschränkt. Die Ausführungsformen, z.B. von zum Generieren einer Spannung konfigurierten Schaltungen und Verfahren zum Generieren einer Spannung, die hierin beschrieben sind, sind nicht auf Radarsystemimplementierungen beschränkt und können als unabhängige Systeme verwendet werden oder können in anderen Systemen implementiert werden, wie der Durchschnittsfachmann auf dem relevanten Gebiet versteht.
Die 3A und 3B zeigen jeweils ein Blockdiagramm eines Sensorsystems 300 (300a bzw. 300b) mit einer zum Generieren einer Spannung 114 konfigurierten Schaltungsanordnung 301 (301a bzw. 301b) gemäß verschiedenen Ausführungsformen;
3C zeigt ein Blockdiagramm einer zum Generieren einer Spannung 114 konfigurierten Schaltungsanordnung 301c gemäß verschiedenen Ausführungsformen.
Bei verschiedenen Ausführungsformen kann die Schaltungsanordnung 301a, 301b, 301c einen Sequenzgenerator 336 enthalten, der konfiguriert ist zum Bereitstellen einer Sequenz von aus Bits besehenden Datenwörtern 337, wobei die Anzahl von Bits größer als 2 sein kann.
Bei verschiedenen Ausführungsformen kann die Schaltungsanordnung 301a, 301b, 301c weiterhin einen Delta-Sigma-Modulator (DSM, ΔΣ-Modulator) 338 enthalten, der konfiguriert ist zum Empfangen der durch den Sequenzgenerator 336 bereitgestellten Sequenz von Datenwörtern 337 und zum Bereitstellen eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms 339 mit einer ersten Datenrate.
Bei verschiedenen Ausführungsformen kann die Schaltungsanordnung 301a, 301b, 301c weiterhin einen Dezimierungsfilter 340 enthalten, der konfiguriert ist zum Erzeugen, aus dem ersten Einzelbit-Datenstrom 339, eines Stroms 341 von dezimierten Datenwörtern mit einer zweiten Datenrate, wobei die zweite Datenrate kleiner sein kann als die erste Datenrate. Jedes der dezimierten Datenwörter kann mehrere Bits enthalten.
Bei verschiedenen Ausführungsformen kann die Schaltungsanordnung 301a, 301b, 301c weiterhin einen Spannungsgenerator 112 enthalten, der konfiguriert ist zum Bereitstellen einer Spannung 114 auf der Basis des zweiten Einzelbit-Datenstroms 128.
Der Sequenzgenerator 336, der Delta-Sigma-Modulator 338, der Dezimierungsfilter 340 und der Kompaktierer 342 können bei verschiedenen Ausführungsformen Teil eines Mikrocontrollers 102 sein.
Bei verschiedenen Ausführungsformen kann der Sequenzgenerator 336 eine Datenablageeinrichtung enthalten, z.B. ein Speicherbauelement, beispielsweise ein flüchtiges Speicherbauelement wie etwa einen SRAM (Static Random Access Memory), oder eine beliebige andere geeignete Art von Speicherbauelement, beispielsweise ein nichtflüchtiges Speicherbauelement. Eine Darstellung von analogen Spannungswerten zum Steuern der MMIC kann im Speicherbauelement, z.B. im SRAM des Mikrocontrollers 102, gespeichert sein. Bei verschiedenen Ausführungsformen kann die Sequenz von aus Bits bestehenden Datenwörtern durch Herstellen der Sequenz von Datenwörtern unter Verwendung eines Prozessors und Speichern der Sequenz unter Verwendung der Datenablageeinrichtung des Sequenzgenerators 336 bereitgestellt werden.
Wie in 3C gezeigt, kann der Sequenzgenerator 336 weiterhin einen Puffermanager enthalten, wobei im Fall, dass ein SRAM-Speicherbauelement verwendet wird, der Puffermanager somit ein SRAM-Puffermanager sein kann.
Die analogen Spannungen zum Steuern der MMIC können in digitale Werte zum Gespeichertwerden im Speicherbauelement des Sequenzgenerators 336 umgewandelt werden. Bei dem Ausführungsbeispiel von FIG. 3C können die Spannungswerte als 16-Bit-Datenwörter, wie durch die „16“ bei der Verbindungslinie zwischen dem Sequenzgenerator 336 und dem Delta-Sigma-Modulator 338 angegeben, gespeichert werden. Anstelle der 16-Bit-Datenwörter kann jedoch jede beliebige andere geeignete Bitanzahl für die durch den Sequenzgenerator 336 bereitgestellten Datenwörter verwendet werden.
Bei verschiedenen Ausführungsformen kann das digitale 16-Bit-Datenwort durch einen Bitstream-Lader, der Teil des Sequenzgenerators 336 sein kann, z.B. des SRAM- und SRAM-Puffermanager-Blocks, zu einem Eingang des Delta-Sigma-Modulators 338 geladen werden.
Bei verschiedenen Ausführungsformen kann der Delta-Sigma-Modulator 338 ein Delta-Sigma-Modulator 338 mit voller Vorwärtskopplung mit einer Größenordnung sein, die die gleiche ist wie die Anzahl an Bits der dezimierten Datenwörter. Bei verschiedenen anderen Ausführungsformen kann der Delta-Sigma-Modulator 338 mit voller Vorwärtskopplung eine Größenordnung besitzen, die von der Anzahl an Bits der dezimierten Datenwörter verschieden ist (z.B. höher als diese ist).
In den beispielhaften Schaltungsanordnungen 301a, 301b und 301c kann ein Delta-Sigma-Modulator 338 mit voller Vorwärtskopplung zweiter Ordnung verwendet werden. Die Architektur mit voller Vorwärtskopplung kann einen Vorteil höherer Stabilität aufgrund der Tatsache bieten, dass Eingänge zu den Integrierern des Delta-Sigma-Modulators 338 eine Differenz zwischen dem Eingang und einem Rückkopplungssignal sind. Deshalb sind Ausschläge am Eingang der Integrierer viel kleiner als ein Vollskalenwert. Die Rückkopplung des Delta-Sigma-Modulators 338 kann als ein Eingang zu einem Digital-Digital-Wandler (DDW) bereitgestellt werden, der einen 1-Bit-Ausgang von einem Vergleicher des Delta-Sigma-Modulators 338 in einen von dem Eingang zu subtrahierenden 17-Bit-Wert umwandeln kann (nicht gezeigt).
Die digitalen 16-Bit-Datenwörter können bei verschiedenen Ausführungsformen durch den Delta-Sigma-Modulator 338 in einen rauschförmigen hochfrequenten 1-Bit-Bitstrom 339 umgewandelt werden. Dies ist auf dem Bitstrom 339 durch die Bezeichnung „1“ angegeben.
Eine Impulsdichte des generierten Bitstroms 339 kann von einem absoluten Eingangspegel bezüglich eines Vollskalenwerts abhängen.
Eine Frequenz des Delta-Sigma-Modulators 338 und eine Grenzfrequenz eines Tiefpassfilters 112 (LPF, siehe unten) der Schaltungsanordnung 301 (oder des Systems 300) kann ein effektives Überabtastverhältnis und dadurch ein SRV der analogen Spannung definieren. Zum Erfüllen höherer SRV-Anforderungen kann der Delta-Sigma-Modulator 338 somit auf einer sehr hohen Frequenz laufen, beispielsweise etwa 320 GHz (es können andere geeignete Frequenzen stattdessen verwendet werden). Infolgedessen müssen die Allzweckeingang/-ausgänge 343 (GPIOs) des Mikrocontrollers 112 möglicherweise einen sehr schnellen Bitstrom unterstützen.
Die höheren SRV-Anforderungen gelten möglicherweise, um höhere Signal-Rausch-Verhältnis-Margen (SRV-Margen) für ein Taktjitter und Stromversorgungsrauschen durch die Pads bereitzustellen, was ein Gesamt-SRV verschlechtern kann. Durch Hochsetzen einer an den Delta-Sigma-Modulator 338 gelieferten Taktsequenz von z.B. 160 MHz auf 320 MHz kann die Anwendung bei der SRV-Marge möglicherweise bis zu 15 dB gewinnen.
Zum Lockern dieser Anforderungen kann der Dezimierungsfilter 340 zum Verringern einer Datenrate verwendet werden. Bei dem Ausführungsbeispiel von 3C kann der Dezimierungsfilter 340 den Strom 339 von Einzelbit-Daten zu einem Strom 341 von 2-Bit-dezimierten Datenwörtern dezimieren, wie durch die „2“ angegeben, die den Verbindungspfeil zwischen dem Dezimierungsfilter 340 und dem Parallel-Seriell-Wandler (dem Kompaktierer) 342 bezeichnet. Bei verschiedenen Ausführungsformen können, anstatt die Einzelbit-Daten zu Zwei-Bit-Datenwörter zu dezimieren, die Einzelbit-Daten zu Datenwörtern mit unterschiedlichen Anzahlen an Bits dezimiert werden, z.B. vier Bits oder einer beliebigen anderen geeigneten Anzahl von Bits.
Bei verschiedenen Ausführungsformen kann der Dezimierungsfilter 340 verwendet werden, um die Datenrate des Bitstroms zwischen dem ankommenden Einzelbitstrom 339 (auch als der erste Einzelbit-Datenstrom 339 bezeichnet) und dem ausgegebenen Zwei-Bit-Datenstrom 341 beispielsweise um einen Faktor von zwei oder mehr verringern.
Bei verschiedenen Ausführungsformen kann ein CIC-Filter (Cascaded Integrator Comb Filter) 340 als der Dezimierungsfilter 340 verwendet werden. Stattdessen können andere geeignete Arten von Dezimierungsfiltern verwendet werden.
Bei verschiedenen Ausführungsformen kann jedes Bit des ersten Einzelbit-Datenstroms 339 entweder einen ersten Datenwert oder einen zweiten Datenwert besitzen und jedes der dezimierten Datenwörter (des Stroms 341 von dezimierten Datenwörtern) kann einen dezimierten Datenwert besitzen, der einen Prozentsatz von ersten Datenwerten in einem individuellen Abschnitt des ersten Einzelbit-Datenstroms 339 darstellt. Bei verschiedenen Ausführungsformen können eine Länge des individuellen Abschnitts und eine Anzahl von Bits des dezimierten Datenworts einem Dezimierungsfaktor und einer Größenordnung des Dezimierungsfilters entsprechen. Bei verschiedenen Ausführungsformen erfordert das dezimierte Datenwort möglicherweise weniger Bits als die Länge des individuellen Abschnitts des ersten Einzelbit-Datenstroms 339.
Als ein Beispiel kann die folgende Übereinstimmung durch den Dezimierungsfilter 340 für eine Umwandlung eines Zwei-Bit-Abschnitts des ersten Einzelbit-Datenstroms 339 in Zwei-Bit-dezimierte Datenwörter des Stroms 341 von dezimierten Datenwörtern verwendet werden. In der dritten Spalte von Tabelle 1 ist der Prozentsatz von ersten Datenwerten in dem individuellen 2-Bit-Abschnitt des ersten Einzelbit-Datenstroms 339 angegeben. Tabelle 1

Datenwerte des 2-Bit-Abschnitts des ersten Einzelbit-Datenstroms Wert des Zwei-Bit-Datenworts Prozentsatz von ersten Datenwerten im Abschnitt

00 0 100%

01 1 50%

10 1 50%

11 2 0%

Als ein weiteres Beispiel kann die folgende Übereinstimmung durch den Dezimierungsfilter 340 für eine Umwandlung eines Vier-Bit-Abschnitts des ersten Einzelbit-Datenstroms 339 in Drei-Bit-dezimierte Datenwörter des Stroms 341 von dezimierten Datenwörtern verwendet werden. In der dritten Spalte von Tabelle 2 ist der Prozentsatz von ersten Datenwerten in dem individuellen Abschnitt des ersten Einzelbit-Datenstroms 339 angegeben. Tabelle 2

Wert des Drei-Bit- Abschnitts des ersten Einzelbit-Datenstroms	Wert des Drei-Bit- Datenworts	Prozentsatz von ersten Datenwerten im Abschnitt
0000	0	100%
0001	1	75%
0010	1	75%
0100	1	75%
1000	1	75%
0011	2	50%
0101	2	50%
1001	2	50%
0110	2	50%
1100	2	50%
1010	2	50%
1110	3	25%
1101	3	25%
1011	3	25%
0111	3	25%
1111	4	0%

Andere Umwandlungen zwischen Abschnitten von mehreren Bits des ersten Einzelbit-Datenstroms 339 und Datenwerten der Mehrbit-dezimierten Datenwörter können entsprechend konstruiert werden.
Bei verschiedenen Ausführungsformen kann der Strom 341 von dezimierten Datenwörtern der Mehrbitstrom sein, der nicht direkt mit einem (seriellen) Ausgangspad 343 der Schaltungsanordnung 301 verbunden werden kann. Bei dem Ausführungsbeispiel von 3C kann der Ausgang des CIC-Filters 340 ein 2-Bit-Abtastwert sein.
Bei verschiedenen Ausführungsformen können die dezimierten Datenwörter unter Verwendung des Parallel-Seriell-Wandlers 342 (des Kompaktierers 342) zu einem 1-Bit-Abtastwert zurück umgewandelt werden.
Bei verschiedenen Ausführungsformen kann der Parallel-Seriell-Wandler 342 konfiguriert sein zum Umwandeln der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom 128 unter Beibehaltung der zweiten Datenrate. Somit kann der Kompaktierer den Ausgang des Dezimierungsfilters 340 (z.B. des CIC-Filters) entweder auf eine „0“ oder eine „1“ abbilden.
Bei verschiedenen Ausführungsformen kann der Parallel-Seriell-Wandler 342 konfiguriert sein zum Umwandeln in den ersten Datenwert aller dezimierten Datenwerte, die 100% des ersten Datenwerts darstellen, und aller dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei nur ein Bruchteil dem Prozentsatz entspricht.
Bei verschiedenen Ausführungsformen kann der Parallel-Seriell-Wandler 342 konfiguriert sein zum Umwandeln in den zweiten Datenwert aller dezimierten Datenwerte, die 0% des ersten Datenwerts darstellen, und aller dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei die übrigen Datenwerte nicht in den ersten Datenwert umgewandelt werden.
4A und 4B zeigen ein Abbildungsbeispiel 400 beziehungsweise einen Abbildungsalgorithmus 401, die durch den Parallel-Seriell-Wandler 342 einer Schaltungsanordnung 301 verwendet werden, die zum Generieren einer Spannung gemäß verschiedenen Ausführungsformen konfiguriert ist. Hier kann ein Zwei-Bit-Abschnitt des ersten Einzelbit-Datenstroms 339 in einen Zwei-Bit-Datenstrom 341 unter Verwendung des in 4B gezeigten Abbildungsalgorithmus umgewandelt werden, der für einen eingegeben Datenstrom 341 zu dem Kompaktierer 342, wie an der Oberseite von 4A gezeigt, zu einem ausgegebenen Datenstrom 128 von dem Kompaktierer 342 führt, wie im unteren Teil von 4A gezeigt.
Der Zweckmäßigkeit halber wird auch der Abbildungsalgorithmus 401 für die Zwei-Bit-zu-Eins-Bit-Umwandlung in der folgenden Tabelle reproduziert. Tabelle 3

Eingang zum Kompaktierer Ausgang vom Kompaktierer

0_D 0_B

1_D 0_B (beim Start oder falls die vorherige Ausgabe 1 war)

1_D 1_B (falls die vorherige Ausgabe 0 war)

2_D 1_B
Wie aus FIG. 4A, FIG. 4B und Tabelle 3 ersichtlich ist, kann für die Umwandlung der Zwei-Bit-Datenwörter, die als ein Ausgang von dem Dezimierungsfilter 340 geliefert worden sein können, beispielsweise gemäß Tabelle 1, der als ausgegebener zweiter Einzelbit-Datenstrom 128 durch den Kompaktierer 342 zu liefernder Einzelbit-Datenstrom konfiguriert sein zum Reproduzieren des Prozentsatzes von ersten Datenwerten, die in dem durch den Delta-Sigma-Modulator 338 ausgegebenen Anfangsdatenstrom 339 enthalten sind.
Dies bedeutet, dass im Ausführungsbeispiel der Zwei-Bit-dezimierten Datenwörter alle 100% von ersten Datenwerten (z.B. „0“) entsprechenden dezimierten Datenwerte in den ersten Datenwert („0“) umgewandelt werden können und alle 0% von ersten Datenwerten entsprechende dezimierte Datenwerte („2“) in den zweiten Datenwert („1“) umgewandelt werden können. Für die übrigen Zwei-Bit-dezimierten Datenwerte („1“) entsprechend 50% von ersten Datenwerten („0“) ist es möglicherweise notwendig sicherzustellen, dass in der Hälfte der Fälle des Auftretens des zwei-Bit-dezimierten Datenwerts von „1“ eine Umwandlung zum ersten Datenwert („0“) durchgeführt wird und in der anderen Hälfte der Fälle des Auftretens des Zwei-Bit-dezimierten Datenwerts „1“ eine Umwandlung in den zweiten Datenwert („1“) durchgeführt wird.
Bei verschiedenen Ausführungsformen kann der Parallel-Seriell-Wandler 342 mindestens ein Speicherelement enthalten (nicht gezeigt), wobei das mindestens eine Speicherelement konfiguriert sein kann zum Registrieren einer Anzahl des Auftretens des dezimierten Datenwerts, der einen vordefinierten Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellt, zum Umwandeln nur des dem Prozentsatz des ersten Datenwerts entsprechenden Bruchteils.
Bei dem Ausführungsbeispiel der Umwandlung von dem Strom 341 von Zwei-Bit-dezimierten Datenwörtern in den Strom 128 von Einzelbit-Datenwörtern kann das Speicherelement konfiguriert sein zum Registrieren, wann der Zwei-Bit-dezimierte Datenwert („1“) entsprechend 50% von ersten Datenwerten („0“) angetroffen wird und eine Umwandlung zum ersten Datenwert („0“) durchgeführt wird. Ein Ablagewert des Speicherelements kann evaluiert werden, wenn ein nachfolgender Zwei-Bit-dezimierter Datenwert („1“) entsprechend 50% von ersten Datenwerten („0“) angetroffen wird. Falls der Ablagewert des Speicherelements anzeigt, dass das letzte Mal, wo die Umwandlung in den ersten Datenwert („0“) durchgeführt wurde, eine Umwandlung in den zweiten Datenwert („1“) durchgeführt wird, ansonsten eine Umwandlung in den ersten Datenwert („0“) durchgeführt wird. Dadurch kann sichergestellt werden, dass 50% der Datenwerte der dezimierten Datenwörter, die dem 50%igen Auftreten des ersten Datenwerts entsprechen, tatsächlich in den ersten Datenwert umgewandelt werden, so dass der Prozentsatz von ersten Datenwerten zwischen dem ersten Einzelbit-Datenstrom 339 und dem zweiten Einzel-Datenstrom 128 beibehalten werden kann.
Ein ähnlicher Prozess mit dem Speicherelement kann in einem Fall angewendet werden, dass dezimierte Datenwörter mehr als zwei Bits besitzen. Bei verschiedenen Ausführungsformen kann möglicherweise nur für einen Bruchteil des Auftretens eines Datenwerts des dezimierten Datenworts entsprechend einem Prozentsatz von ersten Datenwerten in dem Datenabschnitt der Datenwert des zweiten Einzelbit-Datenstroms 128 auf den ersten Datenwert gesetzt werden. Für die anderen Auftreten kann der Datenwert des zweiten Einzelbit-Datenstroms 128 auf den zweiten Datenwert gesetzt werden.
In einem Ausführungsbeispiel der dezimierten Datenwörter mit vier Bits, beispielsweise wie in Tabelle 2 gezeigt, kann für einen dezimierten Datenwert von „1“ nur in drei von vier Auftreten der Datenwert des zweiten Einzelbit-Datenstroms 128 auf „0“ gesetzt werden, für einen dezimierten Datenwert von „2“ kann nur für die Hälfte des Auftretens der Datenwert des zweiten Einzelbit-Datenstroms 128 auf „0“ gesetzt werden (ähnlich dem oben beschriebenen Zwei-Bit-Fall), und für einen dezimierten Datenwert von „3“ kann nur in einem von vier Auftreten der Datenwert des zweiten Einzelbit-Datenstroms 128 auf „0“ gesetzt werden. Das mindestens eine Speicherelement kann zum Registrieren einer Anzahl des Auftretens der jeweiligen dezimierten Datenwerte verwendet werden, wobei für jeden der verschiedenen dezimierten Datenwerte ein anderes Speicherelement vorgesehen sein kann.
Bei verschiedenen Ausführungsformen, beispielsweise in einem Fall, dass weniger als 50% der Datenwerte des zweiten Einzelbit-Datenstroms 128 auf den ersten Datenwert gesetzt werden sollen, können die Datenwerte des zweiten Einzelbit-Datenstroms 128 bei einem ersten Auftreten des Datenwerts des dezimierten Datenworts auf den zweiten Datenwert gesetzt werden. Wieder zurück unter Bezugnahme auf das Ausführungsbeispiel der in Tabelle 2 gezeigten Vier-Bit-dezimierten Datenwerte entspricht der Datenwert von „3“ möglicherweise nur einem 25%igen Auftreten des ersten Einzelbit-Datenwerts „0“ im ersten Einzelbit-Datenstrom 339. In diesem Fall kann der zweite Einzelbit-Datenwert beispielsweise bei einem ersten Auftreten des Datenwerts „3“ auf „1“ gesetzt werden und kann möglicherweise in 25% der Fälle auf „0“ gesetzt werden, beispielsweise bei einem zweiten, dritten oder vierten Antreffen des Datenwerts „3“.
Bei verschiedenen Ausführungsformen kann die erste Datenrate durch ein an den Delta-Sigma-Modulator 338 geliefertes erstes Taktsignal mit einer ersten Frequenz f_mod bestimmt werden. Bei verschiedenen Ausführungsformen kann die erste Datenrate 320 Mbps betragen.
Bei verschiedenen Ausführungsformen kann die zweite Datenrate um mindestens einen Faktor entsprechend der Anzahl von Bits in dem dezimierten Datenwort unter der ersten Datenrate liegen. Beispielsweise kann in einem Fall, dass die erste Datenrate 320 Mbps (und entsprechend 320 Megaabtastwerte pro Sekunde) beträgt und der Dezimierungsfilter 340 eine Dezimierung um einen Faktor 2 anwendet, z.B. von dem Einzelbit-Datenstrom 339 zu einem Strom 341 von Zwei-Bit-dezimierten Datenwörtern, die zweite Datenrate beispielsweise 320 Mpbs (und entsprechend 160 Megaabtastwerte pro Sekunde) betragen. Mit anderen Worten kann bezüglich Megabit/Sekunde die Datenrate die gleiche bleiben (z.B. 320 Mbps), doch kann ausgedrückt bezüglich Megaabtastwerten/Sekunde aufgrund einer Abtastgrößenzunahme von 1 Bit auf 2 Bit die Datenrate, die auch als eine Abtastwertrate bezeichnet werden kann, gesenkt werden, z.B. auf 160 Megaabtastwerte/Sekunde. Für andere Dezimierungsfaktoren kann ein Verhältnis von Datenraten zwischen der ersten Datenrate und der zweiten Datenrate von diesem Beispiel differieren.
Durch die Verwendung des Dezimierungsfilters (z.B. des CIC-Filters) 340 und des Kompaktierers 342 kann die Datenrate beispielsweise um die Hälfte reduziert werden und kann somit durch die IOs viel leichter verarbeitet werden. Dies kann auch dazu beitragen, einen Stromverbrauch der IOs zu reduzieren, die bei einem derartigen System ein dominierender Stromverbraucher sein können.
Bei verschiedenen Ausführungsformen ist für eine derartige digitale Logik eine für eine derartige Implementierung erforderliche Fläche (z.B. eine Substratfläche) möglicherweise viel kleiner als für die herkömmliche PLL-basierte Lösung.
Wie in 3C gezeigt, können bei verschiedenen Ausführungsformen die Schaltungsanordnung 301 und/oder ein die Schaltungsanordnung 301 enthaltendes Sensorsystem 300 weiter einen Multiplexer 346 enthalten, der konfiguriert ist zum Liefern entweder des ersten Taktsignals f_mod oder eines zweiten Taktsignals f_shift mit einer unter der ersten Frequenz liegenden zweiten Frequenz an den Delta-Sigma-Modulator 338. Die Schaltungsanordnung 301 kann weiterhin einen weiteren Multiplexer 352 enthalten, der an den GPIO 343 entweder das durch den Dezimierungsfilter 340 und den Kompaktierer 342 verarbeitete Eingangssignal 128 oder das direkt durch den Delta-Sigma-Modulator 338 gelieferte Eingangssignal 350 weitergibt. Bei verschiedenen Ausführungsformen ist der Multiplexer 346 möglicherweise konfiguriert zum Umgehen des Dezimierungsfilters 340 und des Parallel-Seriell-Wandlers 342 für den Fall, dass die zweite Frequenz f_shift angelegt wird.
Die zweite Frequenz kann beispielsweise 160 MHz betragen, was ausreichend niedrig sein kann, um durch die Eingangs-/Ausgangspads 343 verarbeitet zu werden.
Mit anderen Worten werden der Dezimierungsfilter 340 und der Kompaktierer 342 möglicherweise nur in einem Fall verwendet, dass der Delta-Sigma-Modulator 338 bei der höheren Frequenz von z.B. 320 MHz läuft (bei einer für die GPIOs 343 zu hohen Frequenz), um die Datenrate zu senken, die mit den GPIOs 344 verarbeitet werden könnte. Nach dem Kompaktierer 340 kann die Datenrate möglicherweise beispielsweise um die Hälfte reduziert werden, was zu einer Datenrate führen kann, die durch die GPIOs 343 verarbeitet werden kann.
Um es noch anders auszudrücken kann, wenn der Delta-Sigma-Modulator 338 mit 320 MHz läuft, der Ausgang von dem Delta-Sigma-Modulator 338 eine Datenrate von 320 Mbps besitzen. Diese hohe Datenrate kann durch die Allzweck-Eingangs-/Ausgangspads 343 (z.B. TC3XX-Pads) nicht direkt verarbeitet werden. Deshalb kann der Dezimierungsfilter 340 verwendet werden, um die Datenrate von 320 Mbps auf 160 Mbps zu dezimieren (ein Datenwort (Abtastwert) kann 2 Bits entsprechen). Schließlich kann das Zwei-Bit-Datenwort (Abtastwert) unter Verwendung des Kompaktierers 342 auf einen 1-Bit-Abtastwert „kompaktiert“ werden.
Bei verschiedenen Ausführungsformen fügt der Kompaktierer 342 möglicherweise kein Rauschen oder keinen Fehler in den zweiten Einzelbitstrom 128 ein.
In dem Fall, dass die Datenrate bei einem niedrigen Wert von z.B. etwa 160 MHz startet, ist die Datenrate möglicherweise bereits ausreichend niedrig, um durch die GPIOs 343 verarbeitet zu werden. In diesem Fall können der Dezimierungsfilter 340 und der Kompaktierer 342 umgangen werden. Mit anderen Worten kann der durch den Delta-Sigma-Modulator generierte Bitstrom 339 bei deaktivertem Dezimierungsfilter (z.B. CIC-Filter) 340 und Kompaktierer 342 direkt an den weiteren Multiplexer 352 geliefert werden.
Bei verschiedenen Ausführungsformen, wie in FIG. 3A und 3B gezeigt, kann der Datenstrom 128 an den Spannungsgenerator 112 geliefert werden, der beispielsweise ein Tiefpassfilter sein kann, beispielsweise ähnlich dem Spannungsgenerator 112, wie in Verbindung mit 1 beschrieben. Obwohl dies in FIG. 3A und 3B nicht gezeigt ist, kann in dem Fall, dass die niedrige Datenrate durch den Delta-Sigma-Modulator 338 bereitgestellt wird, der durch den weiteren Multiplexer 352 bereitgestellte Einzelbitstrom 350 an den Spannungsgenerator 112 geliefert werden. Der Spannungsgenerator 112 kann konfiguriert sein zum Liefern einer analogen Spannung 114.
Bei verschiedenen Ausführungsformen, wie in FIG. 3A und 3B gezeigt, kann die analoge Spannung 114 an einen MMIIC 120 zum Generieren eines Radarsignals 122 zum Detektieren eines Objekts 126 geliefert werden. Das Generieren des Radarsignals 122 unter Verwendung der bereitgestellten analogen Spannung 114 kann wie in der Technik bekannt durchgeführt werden.
5 zeigt einen Prozessfluss 500 eines Verfahrens zum Generieren einer Spannung gemäß verschiedenen Ausführungsformen.
Bei verschiedenen Ausführungsformen wird ein Verfahren zum Generieren einer Spannung unter Verwendung einer Schaltungsanordnung bereitgestellt, wobei die Schaltungsanordnung einen Sequenzgenerator, einen Delta-Sigma-Modulator, einen Dezimierungsfilter, einen Parallel-Seriell-Wandler und einen Spannungsgenerator enthält.
Das Verfahren kann Folgendes beinhalten: Bereitstellen, unter Verwendung des Sequenzgenerators, einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl von Bits größer als 2 ist (in 510), Bereitstellen, unter Verwendung des Delta-Sigma-Modulators, eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate auf der Basis der durch den Sequenzgenerator bereitgestellten Sequenz von Datenwörtern (in 520), Generieren eines Stroms von dezimierten Datenwörtern mit einer zweiten Datenrate aus dem ersten Einzelbit-Datenstrom unter Verwendung des Dezimierungsfilters, wobei jedes dezimierte Datenwort mehrere Bits enthält, wobei die zweite Datenrate kleiner sein kann als die erste Datenrate (in 530), Umwandeln, unter Verwendung des Parallel-Seriell-Wandlers, der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate (in 540), und Bereitstellen, unter Verwendung des Spannungsgenerators, einer Spannung auf der Basis des zweiten Einzelbit-Datenstroms (in 550).
Bei verschiedenen Ausführungsformen kann jedes Bit des ersten Einzelbit-Datenstroms entweder einen ersten Datenwert oder einen zweiten Datenwert (z.B. „0“ oder „1“) besitzen, und jedes der dezimierten Datenwörter kann einen dezimierten Datenwert besitzen, der einen Prozentsatz von ersten Datenwerten in einem individuellen Abschnitt des ersten Einzelbit-Datenstroms darstellt.
Bei verschiedenen Ausführungsformen kann eine Länge des individuellen Abschnitts der Anzahl von Bits des dezimierten Datenworts entsprechen.
Bei verschiedenen Ausführungsformen kann, wie oben beschrieben, das Umwandeln der dezimierten Datenwörter in den zweiten Einzelbit-Datenstrom Folgendes beinhalten: Umwandeln in den ersten Datenwert: alle dezimierten Datenwerte, die 100% der ersten Datenwerte darstellen, und alle dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei nur ein Bruchteil dem Prozentsatz entspricht; und Umwandeln in den zweiten Datenwert: alle dezimierten Datenwerte, die 0% der ersten Datenwerte darstellen, und alle der dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei die übrigen Datenwerte nicht in den ersten Datenwert umgewandelt werden.
Bei verschiedenen Ausführungsformen kann das Umwandeln nur des Bruchteils entsprechend dem Prozentsatz in den ersten Datenwert das Registrieren einer Anzahl des Auftretens des dezimierten Datenwerts, der einem vordefinierten Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellt, beinhalten.
Bei verschiedenen Ausführungsformen kann das Bereitstellen der Sequenz von Datenwörtern das Herstellen der Sequenz von Datenwörtern unter Verwendung eines Prozessors und Speichern der Sequenz unter Verwendung einer Datenablageeinrichtung beinhalten.
6 zeigt einen Prozessfluss 600 eines Verfahrens zum Betreiben eines Sensorsystems gemäß verschiedenen Ausführungsformen.
Das Verfahren kann das Bereitstellen einer Spannung unter Verwendung eines Spannungsgenerators eines Systems zum Bereitstellen einer Spannung gemäß verschiedenen Ausführungsformen beinhalten (in 610). Bei verschiedenen Ausführungsformen kann das Verfahren zum Bereitstellen einer Spannung, wie zuvor für verschiedene Ausführungsformen beschrieben, verwendet werden. Das Verfahren zum Betreiben eines Sensorsystems kann weiterhin das Generieren eines Radarfrequenzsignals auf der Basis der durch den Spannungsgenerator bereitgestellten Spannung beinhalten (in 620).
Bei verschiedenen Ausführungsformen wird eine zum Generieren einer Spannung konfigurierte Schaltungsanordnung bereitgestellt. Die Schaltungsanordnung kann Folgendes enthalten: einen Sequenzgenerator, der konfiguriert ist zum Bereitstellen einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl der Bits größer als zwei sein kann, einen Delta-Sigma-Modulator, der konfiguriert ist zum Empfangen der durch den Sequenzgenerator bereitgestellten Sequenz von Datenwörtern und zum Bereitstellen eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate, einen Dezimierungsfilter, der konfiguriert ist zum Generieren, aus dem ersten Einzelbit-Datenstrom eines Stroms von dezimierten Datenwörtern mit einer zweiten Datenrate, wobei die zweite Datenrate kleiner sein kann als die erste Datenrate, wobei jedes dezimierte Datenwort mehrere Bits enthält, und einen Parallel-Seriell-Wandler, der konfiguriert ist zum Umwandeln der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate.
Bei verschiedenen Ausführungsformen kann die Schaltungsanordnung weiterhin einen Spannungsgenerator enthalten, der konfiguriert ist zum Bereitstellen einer Spannung auf der Basis des zweiten Einzelbit-Datenstroms.
Bei verschiedenen Ausführungsformen kann jedes Bit des ersten Einzelbit-Datenstroms entweder einen ersten Datenwert oder einen zweiten Datenwert besitzen und jedes der dezimierten Datenwörter kann einen dezimierten Datenwert besitzen, der einen Prozentsatz von ersten Datenwerten in einem individuellen Abschnitt des ersten Einzelbit-Datenstroms darstellt.
Bei verschiedenen Ausführungsformen kann eine Länge des individuellen Abschnitts der Anzahl von Bits des dezimierten Datenworts entsprechen.
Bei verschiedenen Ausführungsformen kann der Parallel-Seriell-Wandler konfiguriert sein zum Umwandeln in den ersten Datenwert: alle dezimierten Datenwerte, die 100% der ersten Datenwerte darstellen, und alle dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei nur ein Bruchteil dem Prozentsatz entspricht; und zum Umwandeln in den zweiten Datenwert: alle dezimierten Datenwerten, die 0% der ersten Datenwerte darstellen, und alle der dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei die übrigen Datenwerte nicht in den ersten Datenwert umgewandelt werden.
Bei verschiedenen Ausführungsformen kann der Parallel-Seriell-Wandler mindestens ein Speicherelement enthalten, wobei das mindestens eine Speicherelement konfiguriert sein kann zum Registrieren einer Anzahl des Auftretens des dezimierten Datenwerts, der einen vordefinierten Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellt zum Umwandeln nur des dem Prozentsatz des ersten Datenwerts entsprechenden Bruchteils.
Bei verschiedenen Ausführungsformen kann die erste Datenrate durch ein erstes Taktsignal mit einer an dem Delta-Sigma-Modulator gelieferten ersten Frequenz bestimmt werden.
Bei verschiedenen Ausführungsformen kann die zweite Datenrate um mindestens einen Faktor entsprechend der Anzahl von Bits in dem dezimierten Datenwort unter der ersten Datenrate liegen.
Bei verschiedenen Ausführungsformen kann die erste Datenrate 320 Mbps betragen.
Bei verschiedenen Ausführungsformen kann der Delta-Sigma-Modulator ein Delta-Sigma-Modulator mit voller Vorwärtskopplung mit einer Größenordnung sein, die die gleiche ist wie die Anzahl an Bits der dezimierten Datenwörter.
Bei verschiedenen Ausführungsformen kann der Bitsequenzgenerator eine Datenablageeinrichtung enthalten.
Bei verschiedenen Ausführungsformen kann die Anzahl von Bits der dezimierten Datenwörter 2 oder 4 betragen.
Bei verschiedenen Ausführungsformen kann ein Sensorsystem bereitgestellt werden. Das Sensorsystem kann eine Schaltungsanordnung gemäß verschiedenen Ausführungsformen und eine Radareinheit, die konfiguriert ist zum Generieren eines Radarfrequenzsignals auf der Basis der durch den Spannungsgenerator gelieferten Spannung, enthalten.
Bei verschiedenen Ausführungsformen kann das Sensorsystem weiterhin einen Multiplexer enthalten, der konfiguriert ist zum Liefern an den Delta-Sigma-Modulator entweder des ersten Taktsignals oder eines zweiten Taktsignals mit einer unter der ersten Frequenz liegenden zweiten Frequenz, wobei der Multiplexer weiterhin konfiguriert sein kann zum Umgehen des Dezimierungsfilters und des Parallel-Seriell-Wandlers für den Fall, dass die zweite Frequenz angelegt wird.
Bei verschiedenen Ausführungsformen kann die zweite Frequenz 160 MHz betragen.
Bei verschiedenen Ausführungsformen wird ein Verfahren zum Generieren einer Spannung unter Verwendung einer Schaltungsanordnung bereitgestellt, wobei die Schaltungsanordnung einen Bitsequenzgenerator, einen Delta-Sigma-Modulator, einen Dezimierungsfilter, einen Parallel-Seriell-Wandler und einen Spannungsgenerator enthält, wobei das Verfahren Folgendes beinhaltet: Bereitstellen, unter Verwendung des Bitsequenzgenerators, einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl von Bits größer als zwei sein kann, Bereitstellen, unter Verwendung des Delta-Sigma-Modulators, eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate auf der Basis der durch den Bitsequenzgenerator bereitgestellten Sequenz von Datenwörtern, Generieren eines Stroms von dezimierten Datenwörtern mit einer zweiten Rate aus dem ersten Einzelbit-Datenstrom unter Verwendung des Dezimierungsfilters, wobei jedes dezimierte Datenwort mehrere Bits umfasst, wobei die zweite Datenrate kleiner sein kann als die erste Datenrate, Umwandeln, unter Verwendung des Parallel-Seriell-Wandlers, der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate, und Bereitstellen, unter Verwendung des Spannungsgenerators, einer Spannung auf der Basis des zweiten Einzelbit-Datenstroms.
Bei verschiedenen Ausführungsformen kann jedes Bit des ersten Einzelbit-Datenstroms entweder einen ersten Datenwert oder einen zweiten Datenwert besitzen und jedes der dezimierten Datenwörter kann einen dezimierten Datenwert besitzen, der einen Prozentsatz von ersten Datenwerten in einem individuellen Abschnitt des ersten Einzelbit-Datenstroms darstellt.
Bei verschiedenen Ausführungsformen kann eine Länge des individuellen Abschnitts der Anzahl von Bits des dezimierten Datenworts entsprechen.
Bei verschiedenen Ausführungsformen kann das Umwandeln der dezimierten Datenwörter in den zweiten Einzelbit-Datenstrom Folgendes beinhalten: Umwandeln in den ersten Datenwert alle dezimierten Datenwerte, die 100% der ersten Datenwerte darstellen, und alle dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei nur ein Bruchteil dem Prozentsatz entspricht, und Umwandeln in den zweiten Datenwert alle dezimierten Datenwerte, die 0% der ersten Datenwerten darstellen, und alle der dezimierten Datenwerten, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei die übrigen Datenwerte nicht in den ersten Datenwert umgewandelt werden.
Bei verschiedenen Ausführungsformen kann das Umwandeln nur des Bruchteils entsprechend dem Prozentsatz in den ersten Datenwert das Registrieren einer Anzahl des Auftretens des dezimierten Datenwerts, der einen vordefinierten Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellt, beinhalten.
Bei verschiedenen Ausführungsformen kann das Bereitstellen der Sequenz von Datenwörtern das Herstellen der Sequenz von Datenwörtern unter Verwendung eines Prozessors und Speichern der Sequenz unter Verwendung einer Datenablageeinrichtung beinhalten.
Bei verschiedenen Ausführungsformen wird ein Verfahren zum Betreiben eines Sensorsystems bereitgestellt, wobei das Sensorsystem eine Schaltungsanordnung gemäß verschiedenen Ausführungsformen, die konfiguriert ist zum Ausführen eines Verfahrens gemäß verschiedenen Ausführungsformen, und eine Radareinheit enthält, wobei das Verfahren das Generieren eines Radarfrequenzsignals auf der Basis der durch den Spannungsgenerator gelieferten Spannung beinhaltet.
Bei verschiedenen Ausführungsformen kann das Sensorsystem weiterhin Folgendes enthalten: einen Multiplexer, der konfiguriert ist zum Liefern an den Delta-Sigma-Modulator entweder des ersten Taktsignals mit einer ersten Frequenz oder eines zweiten Taktsignals mit einer unter der ersten Frequenz liegenden zweiten Frequenz, und das Verfahren kann weiterhin Folgendes beinhalten: Bestimmen, ob das erste Taktsignal oder das zweite Taktsignal angelegt wird, und im Fall des Bestimmens, dass das zweite Taktsignal angelegt wird, Umgehen des Dezimierungsfilters und des Parallel-Seriell-Wandlers.
Bei verschiedenen Ausführungsformen kann die erste Frequenz 320 MHz betragen und/oder die zweite Frequenz kann 160 MHz betragen.
Wenngleich die Erfindung unter Bezugnahme auf spezifische Ausführungsformen besonders gezeigt und beschrieben worden ist, versteht der Fachmann, dass daran verschiedene Änderungen hinsichtlich Form und Detail vorgenommen werden können, ohne von dem Gedanken und Schutzbereich der Erfindung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Der Schutzbereich der Erfindung wird somit durch die beigefügten Ansprüche angegeben, und alle Änderungen, die innerhalb der Bedeutung und des Bereichs von Äquivalenz der Ansprüche liegen, sollen deshalb eingeschlossen sein.
Verschiedene Aspekte der Offenbarung werden für Einrichtungen bereitgestellt, und verschiedene Aspekte der Offenbarung werden für Verfahren bereitgestellt. Es versteht sich, dass grundlegende Eigenschaften der Einrichtungen auch für Verfahren gelten und umgekehrt. Deshalb kann zum Zweck der Kürze eine doppelte Beschreibung solcher Eigenschaften weggelassen worden sein.

Claims

Schaltungsanordnung, die konfiguriert ist zum Generieren einer Spannung, umfassend: einen Sequenzgenerator, der konfiguriert ist zum Bereitstellen einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl der Bits größer als zwei ist; einen Delta-Sigma-Modulator, der konfiguriert ist zum Empfangen der durch den Sequenzgenerator bereitgestellten Sequenz von Datenwörtern und zum Bereitstellen eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate; einen Dezimierungsfilter, der konfiguriert ist zum Generieren, aus dem ersten Einzelbit-Datenstrom mit der ersten Datenrate, eines Stroms von dezimierten Datenwörtern mit einer zweiten Datenrate, wobei die zweite Datenrate kleiner ist als die erste Datenrate, wobei jedes dezimierte Datenwort mehrere Bits umfasst; und einen Parallel-Seriell-Wandler, der konfiguriert ist zum Umwandeln der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate.
Schaltungsanordnung nach Anspruch 1, wobei jedes Bit des ersten Einzelbit-Datenstroms entweder einen ersten Datenwert oder einen zweiten Datenwert besitzt und wobei jedes der dezimierten Datenwörter einen dezimierten Datenwert besitzt, der einen Prozentsatz von ersten Datenwerten in einem individuellen Abschnitt des ersten Einzelbit-Datenstroms darstellt.
Schaltungsanordnung nach Anspruch 2, wobei der Parallel-Seriell-Wandler konfiguriert ist zum Umwandeln in den ersten Datenwert: alle dezimierten Datenwerte, die 100% der ersten Datenwerte darstellen; und alle dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei nur ein Bruchteil dem Prozentsatz entspricht; und zum Umwandeln in den zweiten Datenwert: alle dezimierten Datenwerten, die 0% der ersten Datenwerte darstellen, und alle der dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei die übrigen Datenwerte nicht in den ersten Datenwert umgewandelt werden.
Schaltungsanordnung nach Anspruch 3, wobei der Parallel-Seriell-Wandler mindestens ein Speicherelement umfasst, wobei das mindestens eine Speicherelement konfiguriert ist zum Registrieren einer Anzahl des Auftretens des dezimierten Datenwerts, der einen vordefinierten Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellt zum Umwandeln nur des dem Prozentsatz des ersten Datenwerts entsprechenden Bruchteils.
Schaltungsanordnung nach einem der Ansprüche 1 bis 4, wobei die erste Datenrate durch ein erstes Taktsignal mit einer an den Delta-Sigma-Modulator gelieferten ersten Frequenz bestimmt wird.
Schaltungsanordnung nach Anspruch 1 bis 5, wobei die zweite Datenrate um mindestens einen Faktor entsprechend der Anzahl von Bits des dezimierten Datenworts unter der ersten Datenrate liegt.
Schaltungsanordnung nach einem der Ansprüche 1 bis 6, wobei die erste Datenrate 320 Mbps beträgt.
Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei der Delta-Sigma-Modulator ein Delta-Sigma-Modulator mit voller Vorwärtskopplung mit einer Größenordnung ist, die die gleiche ist wie die Anzahl von Bits der dezimierten Datenwörter.
Schaltungsanordnung nach einem der Ansprüche 1 bis 8, wobei der Sequenzgenerator eine Datenablageeinrichtung ist.
Schaltungsanordnung nach einem der Ansprüche 1 bis 9, wobei die Anzahl von Bits der dezimierten Datenwörter 2 oder 4 beträgt.
Sensorsystem, umfassend: eine Schaltungsanordnung nach einem der Ansprüche 1 bis 10; einen Spannungsgenerator, der konfiguriert ist zum Bereitstellen einer Spannung auf der Basis des zweiten Einzelbit-Datenstroms; und eine Radareinheit, die konfiguriert ist zum Generieren eines Radarfrequenzsignals auf der Basis der durch den Spannungsgenerator bereitgestellten Spannung.
Sensorsystem nach Anspruch 11, weiterhin umfassend: einen Multiplexer, der konfiguriert ist zum Liefern an den Delta-Sigma-Modulator entweder des ersten Taktsignals oder eines zweiten Taktsignals mit einer unter der ersten Frequenz liegenden zweiten Frequenz, wobei der Multiplexer weiter konfiguriert ist zum Umgehen des Dezimierungsfilters und des Parallel-Seriell-Wandlers im Fall des Anlegens der zweiten Frequenz.
Sensorsystem nach Anspruch 12, wobei die zweite Frequenz 160 MHz beträgt.
Verfahren zum Generieren einer Spannung unter Verwendung einer Schaltungsanordnung, wobei die Schaltungsanordnung einen Sequenzgenerator, einen Delta-Sigma-Modulator, einen Dezimierungsfilter, einen Parallel-Seriell-Wandler und einen Spannungsgenerator umfasst, wobei das Verfahren Folgendes umfasst: Bereitstellen, unter Verwendung des Sequenzgenerators, einer Sequenz von aus Bits bestehenden Datenwörtern, wobei die Anzahl von Bits größer als zwei ist; Bereitstellen, unter Verwendung des Delta-Sigma-Modulators, eines Delta-Sigma-modulierten ersten Einzelbit-Datenstroms mit einer ersten Datenrate auf der Basis der durch den Sequenzgenerator bereitgestellten Bitsequenz von Datenwörtern; Generieren eines Stroms von dezimierten Datenwörtern mit einer zweiten Datenrate aus dem ersten Einzelbit-Datenstrom unter Verwendung des Dezimierungsfilters, wobei jedes dezimierte Datenwort mehrere Bits umfasst, wobei die zweite Datenrate kleiner ist als die erste Datenrate; Umwandeln, unter Verwendung des Parallel-Seriell-Wandlers, der dezimierten Datenwörter in einen zweiten Einzelbit-Datenstrom unter Beibehaltung der zweiten Datenrate; und Bereitstellen, unter Verwendung des Spannungsgenerators, einer Spannung auf der Basis des zweiten Einzelbit-Datenstroms.
Verfahren nach Anspruch 14, wobei jedes Bit des ersten Einzelbit-Datenstroms entweder einen ersten Datenwert oder einen zweiten Datenwert besitzt und wobei jedes der dezimierten Datenwörter einen dezimierten Datenwert besitzt, der einen Prozentsatz von ersten Datenwerten in einem individuellen Abschnitt des ersten Einzelbit-Datenstroms darstellt.
Verfahren nach Anspruch 15, wobei das Umwandeln der dezimierten Datenwörter in den zweiten Einzelbitdatenstrom Folgendes umfasst: zum Umwandeln in den ersten Datenwert: alle dezimierten Datenwerte, die 100% der ersten Datenwerte darstellen; und alle dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei nur ein Bruchteil dem Prozentsatz entspricht; und zum Umwandeln in den zweiten Datenwert: alle dezimierten Datenwerten, die 0% der ersten Datenwerte darstellen, und alle der dezimierten Datenwerte, die einen Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellen, wobei die übrigen Datenwerte nicht in den ersten Datenwert umgewandelt werden.
Verfahren nach Anspruch 16, wobei das Umwandeln nur des dem Prozentsatz entsprechenden Bruchteils zu dem ersten Datenwert das Registrieren einer Anzahl des Auftretens des dezimierten Datenwerts umfasst, der einen vordefinierten Prozentsatz von über 0% und unter 100% der ersten Datenwerte darstellt.
Verfahren nach einem der Ansprüche 14 bis 17, wobei das Bereitstellen der Sequenz von Datenwörtern das Erzeugen der Sequenz von Datenwörtern unter Verwendung eines Prozessors und Speichern der Sequenz unter Verwendung einer Datenablageeinrichtung umfasst.
Verfahren zum Betreiben eines Sensorsystems, wobei das Sensorsystem eine Schaltungsanordnung nach einem der Ansprüche 1 bis 10, die konfiguriert ist zum Ausführen eines Verfahrens nach einem der Ansprüche 14 bis 18, und eine Radareinheit umfasst, wobei das Verfahren Folgendes umfasst: Generieren eines Radarfrequenzsignals auf der Basis der durch den Spannungsgenerator bereitgestellten Spannung.
Verfahren nach Anspruch 19, wobei das Sensorsystem weiterhin einen Multiplexer umfasst, der konfiguriert ist zum Liefern an den Delta-Sigma-Modulator entweder des ersten Taktsignals mit einer ersten Frequenz oder eines zweiten Taktsignals mit einer unter der ersten Frequenz liegenden zweiten Frequenz, wobei das Verfahren weiterhin Folgendes umfasst: Bestimmen, ob das erste Taktsignal oder das zweite Taktsignal angelegt wird; im Fall des Bestimmens, dass das zweite Taktsignal angelegt wird, Umgehen des Dezimierungsfilters und des Parallel-Seriell-Wandlers.
Sensorsystem nach Anspruch 12, wobei die erste Frequenz 320 MHz beträgt und/oder wobei die zweite Frequenz 160 MHz beträgt.