WO2007116890A1 - 符号発生装置 - Google Patents

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WO2007116890A1
WO2007116890A1 PCT/JP2007/057490 JP2007057490W WO2007116890A1 WO 2007116890 A1 WO2007116890 A1 WO 2007116890A1 JP 2007057490 W JP2007057490 W JP 2007057490W WO 2007116890 A1 WO2007116890 A1 WO 2007116890A1
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WO
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bit
string
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Application number
PCT/JP2007/057490
Other languages
English (en)
French (fr)
Inventor
Noboru Negoro
Takeshi Fukuda
Hiroyuki Sakai
Original Assignee
Panasonic Corporation
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Filing date
Publication date
Application filed by Panasonic Corporation filed Critical Panasonic Corporation
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Priority to US12/294,105 priority patent/US7855677B2/en
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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation

Definitions

  • the present invention relates to a code generator used in a radar apparatus using a spread spectrum system, and more particularly to a code generator capable of generating a code at a high chip rate.
  • a radar device (hereinafter referred to as an in-vehicle radar device) mounted on an automobile has been activated.
  • a radar device using a direct sequence spread spectrum (hereinafter referred to as a DS-SS radar device) has been proposed.
  • a DS-SS radar device uses a spread code on the transmission side to modulate (spread) a narrowband signal into a wideband signal, and then convert the wideband signal obtained by the modulation. Transmit as radar wave.
  • the reflected wave obtained by reflecting the transmitted radar wave on the object is received as a received signal, and the received signal is demodulated to the original narrowband signal using a spreading code (despread) To do.
  • the same spreading code as that used on the transmitting side when modulating the narrowband signal to the wideband signal is generated on the receiving side while shifting within the bit width of the code or less than the bit width.
  • a correlation operation (despreading) is performed each time between the generated spreading code and the received signal.
  • this displacement amount that is, the bit width of the spread code, determines the distance resolution in this radar apparatus.
  • a code with a narrower bit width that is, a code with a higher chip rate, is a higher resolution radar device.
  • the on-vehicle radar device is used for the purpose of improving safety such as collision avoidance, improving driving convenience typified by backward departure support, and improving ease of driving such as auto cruise. Both are used to detect obstacles behind the vehicle. For this purpose, it is necessary to suppress the influence of unnecessary radio waves such as interference caused by electromagnetic waves emitted from the same type of radar equipment mounted on vehicles other than the host vehicle.
  • a spreading code used in DS-SS radar equipment a code with excellent cross-correlation characteristics that can avoid interference with radar waves of similar equipment power mounted on other vehicles, and A code with excellent autocorrelation characteristics that can avoid interference with radar waves transmitted from the vehicle is desired.
  • the DS-SS radar system has a function that can be changed to an arbitrary spreading code when it receives interference from the radar equipment that uses the same spreading code installed in another vehicle.
  • a pseudo noise code (hereinafter referred to as a PN code) having a common rule for both transmission and reception is used as a spreading code.
  • Typical codes include M-sequence codes and Gold sequence codes.
  • FIG. 1 and FIG. 2 are diagrams showing a configuration of a PN code generator in a conventional form.
  • the PN code generator 12 includes a shift register 11 and an exclusive OR operation circuit (EX-OR) 13.
  • the shift register 11 is an n-stage shift register.
  • the logical value of the final stage of the shift register 11 and the logical value of the intermediate stage are exclusive-ORed by an exclusive OR operation circuit (EX-OR) 13, and a PN code is generated while being input to the first stage.
  • EX-OR exclusive OR operation circuit
  • the PN code generator 23 includes a flash memory 23b, a write controller 23c for writing a code to the flash memory 23b, and a read controller 23d for reading the code. And a microprocessor that outputs the sign of the specified address A unit (MPU) 23a is provided, and a code having an arbitrary delay amount can be generated by generating an arbitrary code and designating a read address (see, for example, Patent Document 1).
  • Patent Document 1 Japanese Patent Laid-Open No. 7-86984
  • the chip rate for determining the clock frequency that is, the radar resolution
  • the distance resolution of the radar is about 0.5 m, which is about 10 times the distance resolution required by the short-range radar device (about several centimeters). For this reason, there is a problem that it is difficult to realize a high-resolution radar device using a conventional code generator.
  • an object of the present invention is to provide a code generation device that can generate a code at a high-speed chip rate using a conventional storage device. To do.
  • a code generator includes: (a) (al) clock signal generating means for generating a clock signal at a first frequency; and (a2) the clock signal Accordingly, a timing signal generating unit that generates a timing signal at a second frequency lower than the first frequency, (a3) a storage unit that stores a plurality of code strings that are seeds of a pseudo-noise code; a4) a code string selection means for selecting a code string to be read from among a plurality of code strings stored in the storage means according to the timing signal; and (a5) a code selected by the code string selection means.
  • a partial code string extraction means for extracting a code of a predetermined bit as a partial code string, and (a6) the partial code string extracted by the partial code string extraction means in accordance with the clock signal bit by bit Code output means for output That.
  • the storage means when the size of the partial code string is X bits and the size of the code string is at least 2X-1 bits, the storage means outputs to the partial code string extraction means
  • the bit width of the data bus on the receiving side may be at least 2X-1 bits.
  • the storage means stores the code string Even if the storage area is at least 2X—one bit continuous space!
  • the storage means is the code string selection means, X—1 bit data power of the selected code string X—sequentially stored in the X bit memory area that is continuous to the X bit of the currently selected code string!
  • the partial code string extraction unit reads (el) a first code string part of the code string selected by the code string selection unit, and reads the first code string part from the first code string part.
  • a first partial code string extraction unit for extracting a code of a predetermined bit;
  • a second code string part is read out from the code string selected by the code string selection means, and the second code string is read out
  • a second partial code string extraction unit for extracting a code of a predetermined bit from the part; and (e3) alternately selecting and selecting the first partial code string extraction unit and the second partial code string extraction unit.
  • a partial code string selection unit that outputs a code corresponding to a predetermined number of bits extracted as a partial code string.
  • the present invention is not limited to being implemented as a code generator, but controls a code generator.
  • encoding is performed using a clock signal that is faster than a timing signal that controls the output of a storage device that stores a plurality of code strings that are seeds of a pseudo-noise code according to a predetermined rule. Can be output.
  • a high-resolution radar device can be provided.
  • FIG. 1 is a first diagram showing a configuration of a PN code generator in a conventional form according to the present invention.
  • FIG. 2 is a second diagram showing a configuration of a PN code generator in a conventional form according to the present invention.
  • FIG. 3 is a diagram showing a configuration of a spectral spread radar apparatus including the code generation apparatus according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a configuration of a code generation apparatus according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a detailed configuration of the code generation apparatus according to the first embodiment of the present invention.
  • FIG. 6 is a diagram showing an example of a code table stored in the code table storage unit according to the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a modification of the code table stored in the code table storage unit in the first embodiment according to the present invention.
  • FIG. 8 shows the input / output of the partial code string extraction unit in the first embodiment according to the present invention.
  • Fig. 9 is a diagram showing an outline in the case where the same code is repeatedly generated in the code generating apparatus according to the first embodiment of the present invention.
  • FIG. 10 is a diagram showing an outline when a code delayed by 1 bit is generated in the code generation apparatus according to the first embodiment of the present invention.
  • FIG. 11 is a diagram showing an outline in the case of generating a code delayed by 5 bits by the code generating apparatus according to the first embodiment of the present invention.
  • FIG. 12 is a diagram showing a timing chart of the code generation apparatus according to the first embodiment of the present invention.
  • FIG. 13 is a diagram showing a configuration of a code generation apparatus according to the second embodiment of the present invention.
  • FIG. 14 is a diagram showing an outline in the case where the code generation apparatus according to the second embodiment of the present invention repeatedly generates the same code.
  • FIG. 15 is a diagram showing an outline when a code delayed by 1 bit is generated in the code generation apparatus according to the second embodiment of the present invention.
  • FIG. 16 is a diagram showing a configuration of a code generation apparatus according to the third embodiment of the present invention.
  • FIG. 17 is a diagram showing a detailed configuration of the code generation apparatus according to the third embodiment of the present invention.
  • FIG. 18 is a diagram showing a configuration of a spread spectrum radar apparatus including the code generation apparatus according to the fourth embodiment of the present invention.
  • VCO Voltage controlled oscillator
  • Embodiment 1 according to the present invention will be described below with reference to the drawings. [0026]
  • the code generation device according to the present embodiment includes the following features (a) to (d).
  • the storage function is a bit of the data bus on the side that is output to the partial code string extraction function.
  • the width is at least 2X—1 bit.
  • the storage function is that the storage area storing the code string is at least 2X-1 bits. It is a continuous space.
  • the storage function is the X— 1-bit data power Stored in the X—1-bit storage area that continues to the X bit of the currently selected code string.
  • FIG. 3 is a diagram illustrating a configuration of a spread spectrum radar apparatus including the code generation apparatus according to the present embodiment.
  • spread spectrum radar apparatus 100 spread-modulates a narrowband signal into a wideband signal using a pseudo-noise code for transmission.
  • a broadband signal obtained by spreading modulation is transmitted as a radar wave.
  • the reflected wave obtained by reflecting the transmitted radar wave to the object is received as a received signal.
  • the received signal is spread and demodulated into a correlation signal using a pseudo-noise code for reception. Based on the correlation signal obtained by spread demodulation, the presence / absence of an object, distance, and relative speed are calculated.
  • spread spectrum radar apparatus 100 uses pseudo-noise code for transmission.
  • a generator 101, a spread modulator 102, a signal source 103, a transmitting antenna 104, a receiving antenna 106, a receiving pseudo-noise code generating device 107, a spreading demodulator 108, a signal processing device 109 and the like are provided.
  • the transmission pseudo-noise code generating apparatus 101 generates a transmission pseudo-noise code and supplies the generated transmission pseudo-noise code to the spread modulator 102.
  • the transmission pseudo-noise code is a binary pseudo-noise code.
  • the transmission pseudo-noise code is an M-sequence code that is well known as a pseudo-noise code.
  • the spread modulator 102 performs spread spectrum modulation processing on the narrowband signal supplied from the signal source 103 using the transmission pseudo noise code supplied from the transmission pseudo noise code generator 101. Apply signal processing such as frequency conversion and amplification as necessary to convert it to a wideband signal.
  • the signal source 103 generates a narrowband signal and supplies the generated narrowband signal to the spread modulator 102.
  • Transmitting antenna 104 transmits a broadband signal obtained by conversion by spread modulator 102 as a radar wave.
  • the receiving antenna 106 receives a reflected wave obtained by reflecting a radar wave on an object as a received signal.
  • the reception pseudo-noise code generator 107 generates a reception pseudo-noise code and supplies the generated reception pseudo-noise code to the spread spectrum demodulator 108.
  • the reception pseudo-noise code is a pseudo-noise code obtained by delaying the transmission pseudo-noise code.
  • Spreading demodulator 108 performs processing such as low noise amplification and frequency conversion on the received signal received via receiving antenna 106 as necessary, and receives pseudo noise code generating apparatus 107. Is subjected to spread spectrum demodulation processing (correlation operation) using the reception pseudo-noise code supplied from, and converted into a correlation signal. The correlation signal obtained by the conversion is output to the signal processor 109.
  • the signal processing device 109 is based on the delay time of the reception pseudo-noise code relative to the transmission pseudo-noise code, the narrowband signal generated by the signal source 103, the correlation signal output from the spread demodulator 108, and the like. Calculate the presence / absence of an object, distance, relative speed, and the like. It should be noted that reception pseudo-noise code generation apparatus 107 has the same configuration as transmission pseudo-noise code generation apparatus 101, and only transmission pseudo-noise code generation apparatus 101 will be described. Reception pseudo-noise code generation apparatus 107 Description of is omitted. Hereinafter, the pseudo noise code generator 101 for transmission is abbreviated as a code generator 101.
  • FIG. 4 and FIG. 5 are diagrams showing the configuration of the code generator 101 in the present embodiment.
  • the code generator 101 includes an address control unit 110, a code table storage unit 120, a timing control unit 130, a partial code string extraction unit 140, a parallel Z-serial conversion unit 150, a clock generation unit 160, and the like. Is provided.
  • Address control section 110 selects a code string to be read from among a plurality of code strings stored in code table storage section 120 in accordance with the timing signal supplied from timing control section 130. To do. At this time, the address control unit 110 generates an address for identifying the code string to be read, and outputs the generated address to the code table storage unit 120.
  • the code string is a code for the data bus width output in parallel from the code table storage unit 120.
  • the address is individually assigned to a plurality of code strings stored in the code table storage unit 120, and is used for specifying a code string to be read from among the plurality of code strings. .
  • the code table storage unit 120 stores a code table in which a plurality of code strings that are seeds of pseudo-noise codes are registered. Based on the address output from the address control unit 110, the code sequence to be read is specified from the stored code table (a plurality of code sequences). According to the timing signal supplied from the timing control unit 130, the identified code string to be read is output.
  • the timing control unit 130 generates a timing signal at a second frequency lower than the first frequency in accordance with the clock signal supplied from the clock generation unit 160.
  • the generated timing signal is supplied to the address control unit 110 and the code table storage unit 120. Note that the timing control unit 130 may generate the timing signal at the first frequency.
  • Partial code string extraction section 140 extracts a code corresponding to a predetermined number of bits from the code string output from code table storage section 120, and outputs the extracted partial code string.
  • the partial code string extraction unit 140 performs bit shift.
  • a control circuit 141, a code selection circuit 142, and the like are provided.
  • the bit shift control circuit 141 outputs a control signal for shifting the code string by a predetermined bit.
  • the code selection circuit 142 shifts the code string in accordance with the control signal output from the bit shift control circuit 141.
  • the code for a predetermined bit obtained by shifting is output as a partial code string.
  • the parallel Z-serial converter 150 externally outputs the partial code sequence output from the partial code sequence extraction unit 140 one bit at a time according to the clock signal supplied from the clock generation unit 160. Output to.
  • the parallel Z-serial converter 150 includes a latch 151, a shift register 152, a reset signal generation circuit 153, and the like.
  • the latch 151 temporarily holds the partial code string output from the partial code string extraction unit 140, and temporarily holds it according to the clock signal supplied from the frequency divider 162 of the clock generation unit 160.
  • the partial code sequence is output.
  • the shift register 152 holds the partial code string output from the latch 151. According to the clock signal supplied from the clock generator 160, the held partial code string is output while being shifted by 1 bit. Further, the partial code string held in the shift register 152 is updated to the partial code string held in the latch 151 in accordance with the reset signal output from the reset signal generation circuit 153.
  • the reset signal generation circuit 153 generates a reset signal at a predetermined period according to the clock signal supplied from the clock generation unit 160.
  • the generated reset signal is output to the shift register 152.
  • partial code string output from the partial code string extraction unit 140 may be directly input to the shift register 152 by adjusting the timing at which the code string is output by the timing control unit 130.
  • the clock generation unit 160 generates a clock signal at the first frequency.
  • the generated clock signal is supplied to the parallel Z-serial converter 150 to drive the parallel Z-serial converter 150.
  • the clock generator 160 includes a voltage controlled oscillator (VCO) 161, a frequency divider 162, a phase comparator (PFD) 163, a loop filter (LPF). 164 etc. are provided.
  • VCO voltage controlled oscillator
  • PFD phase comparator
  • LPF loop filter
  • the code generator 101 uses an element in which the low-speed operation parts such as the address control unit 110, the code table storage unit 120, the timing control unit 130, the partial code string extraction unit 140, etc. are S-related materials. May be integrated.
  • high-speed partial force such as parallel / serial converter 150 and clock generator 160, can be integrated using GaAs-based materials, InP-based materials, SiGe-based materials, GaN-based materials that can operate at high speed. You may have been. As a result, further improvement in performance can be expected, and mounting on the same board becomes easy, so that low cost can be realized.
  • FIG. 6 is a diagram showing an example of a code table stored in code table storage section 120 in the present embodiment.
  • the width of the data bus on the output side of the partial code string extraction unit 140 is 8 bits.
  • An 8-bit partial code string is output from the partial code string extraction unit 140.
  • the code table 170 is composed of records in which code strings are registered for each of the addresses R1 to R16.
  • the code string is composed of the upper 8 bits basic part (CI to C8) and the lower 7 bits redundant part (C9 to C15)!
  • the redundant part is the same as the code string for the upper 7 bits of the basic part (C1 to C8) of the next address.
  • codes “1” to “15” are sequentially stored in C1 to C15.
  • codes “9” to “23” are sequentially stored in Cl to C15.
  • the width of the data bus on the output side of the partial code string extraction unit 140 is X (X is an integer of 1 or more). number. ) Bits, the code table storage unit 120 has a continuous storage area of at least 2X ⁇ 1 bits for each address. In each storage area, a 2X-1 bit code string is stored. Each code string consists of a basic part of upper X bits and a redundant part of lower X-1 bits. The redundant part is the same as the sign of the upper X—1 bit of the basic part of the next address
  • the code may be stored continuously in the portion after 2X-1 bits. In this case, data different from the code may be stored. In other words, data other than the code may be stored in the upper and lower bits of 2X-1 bits. Also, here, it is assumed that the sign is stored in order from the most significant bit C1 to the least significant bit C15, and the sign is stored in order from the least significant bit C15 to the most significant bit C1. Also good. That is, the code “1” is stored in R1: C15, the code “2” is stored in R1: C14, and the code “15” is finally stored in R1: C1.
  • a code with the order reversed such as “9”
  • R2: C15 a code with the order reversed
  • the code string is randomly stored in C1 to C15, and the output is performed after the calculation so that the code string input to the partial code string extraction unit 140 becomes a continuous code. As good as you can.
  • each storage area instead of storing a single type of code string may be to store a plurality of types of code sequences (e.g., see FIG. 7.) 0
  • each code sequence At least 2X—stored in a continuous storage area of 1 bit.
  • FIG. 7 is a diagram showing a modification of the code table stored in the code table storage unit 120 in the present embodiment.
  • the code table 180 is composed of records in which two types of code strings are stored for each of the addresses R1 to R16.
  • one of the two types of code strings is referred to as a first code string part, and the other is referred to as a second code string part.
  • the first code string part is composed of an upper 8-bit basic part (C1 to C8) and a lower 7-bit redundant part (C9 to C15).
  • the redundant part (C9 to C15) is the same as the code string for the upper 7 bits of the basic part (C1 to C8) of the next address.
  • the second code string is composed of the upper 8 bits of the basic part (C16 to C23) and the lower 7 bits of redundancy. Part (C24 ⁇ C30) and force are also composed.
  • the redundant part (C24 to C30) is the same as the code string for the upper 7 bits of the basic part (C16 to C23) of the next address.
  • FIG. 8 is a diagram showing input / output of the partial code string extraction unit 140 in the present embodiment.
  • the address control unit 110 outputs to the code table storage unit 120 the address at which the code string to be read is specified.
  • the code table storage unit 120 outputs a code string (C1 to C15) specified by the address.
  • partial code string extraction section 140 shifts the code string (C1 to C15) output from code table storage section 120 by 5 bits.
  • the 8-bit code (C6 to C13) from the most significant bit is output as a partial code string.
  • the bit shift control circuit 141 outputs a control signal for shifting by 5 bits to the code selection circuit 142.
  • the code selection circuit 142 shifts the code string output from the code table storage unit 120 by 5 bits according to the control signal output from the bit shift control circuit 141.
  • the code table 180 shown in Fig. 7 is used instead of the code table 170, the code for 8 bits of another type of code string can be easily obtained by simply increasing the bit amount to be shifted. You can choose. As a result, the code pattern can be changed quickly at the time of interference.
  • FIG. 9, FIG. 10, and FIG. 11 show the partial code string output from the partial code string extraction unit 140 and the code output in series one by one from the parallel Z-serial conversion unit 150 in the present embodiment. It is a figure which shows the outline
  • the code string (R n: Cl to C15) for address Rn (n is an integer from 1 to 16) m is shifted from the most significant bit to m (m is an integer from 0 to 7).
  • the code for the upper 8 bits starting from the selected bit is the partial code string (Rn: Cl + m to C8 + m).
  • the partial code string extraction unit 140 converts the upper 8-bit codes to be read out of the code string (Rl: C1 to C15) output from the code table storage unit 120 into the partial code string (R1: C1 to C8). ) Is output.
  • the parallel Z-serial conversion unit 150 outputs the partial code sequence (Rl: C1 to C8) output from the partial code sequence extraction unit 140 bit by bit. At this time, the code “1” to the code “8” are sequentially output one by one in order.
  • the partial code string extraction unit 140 applies the same to the code string (R16: C1 to C15) output from the code table storage unit 120 to the code string (R16: C1 to C15). Execute the process.
  • the parallel Z-serial conversion unit 150 performs the same processing from the partial code sequence (R2: C1 to C8) output from the partial code sequence extraction unit 140 to the partial code sequence (R16: C1 to C8). Execute the process.
  • the parallel Z-serial conversion unit 150 sequentially outputs the code “121” to the code “127” with respect to the partial code string (R16: C1 to C8). Then, return to the first code and output the code "1". In this way, when using M-sequence codes, a 1-bit vacancy is created, so the codes are output with a shift of one. Therefore, next, the partial code string extraction unit 140 needs to output a partial code string (R1: C2 to C9) starting from the code “2”.
  • the partial code string extraction unit 140 shifts the code for the upper 8 bits to be read out of the code string (Rl: C1 to C15) output from the code table storage unit 120 to the lower 1 bit. .
  • the code for the upper 8 bits shifted 1 bit lower is output as a partial code string (Rl: C2 to C9).
  • the parallel Z-serial conversion unit 150 outputs the partial code sequence (R1: C2 to C9) output from the partial code sequence extraction unit 140 bit by bit. At this time, the codes “2” to “9” are output in series one by one in order.
  • the parallel Z-serial conversion unit 150 performs the same processing from the partial code sequence (R2: C2 to C9) output from the partial code sequence extraction unit 140 to the partial code sequence (R16: C2 to C9). Perform the process.
  • the partial code string extraction unit 140 shifts the code for the upper 8 bits to be read from the code string (Rl: C1 to C15) output from the code table storage unit 120 to the lower 2 bits. To do.
  • the code for the upper 8 bits shifted 2 bits lower is output as a partial code string (Rl: C3 to C10).
  • the parallel Z-serial conversion unit 150 is replaced with the partial code string extraction unit 140.
  • the partial code string (R1: C3 to C10) output from is output bit by bit. At this time, the code “3” to the code “10” are output in series one by one in order.
  • the parallel Z-serial conversion unit 150 performs the same processing from the partial code sequence (R2: C3 to C10) output from the partial code sequence extraction unit 140 to the partial code sequence (R16: C3 to C10). Execute the process.
  • the partial code string extraction unit 140 each time the partial code string extraction unit 140 executes a process on the code string at the addresses R1 to R16, the partial code string extraction unit 140 outputs the code string (Rn: Cl to C15) output from the code table storage unit 120. The upper 8 bits of the code to be read are shifted one bit at a time and output. Finally, the partial code string extraction unit 140 outputs the partial code string (R15: C8 to C15) from the partial code string (R1: C8 to C15) and outputs the first partial code string ( Return to R1: C1-C8).
  • the partial code string extraction unit 140 performs the following process every time the code string of the addresses R1 to R16 is processed.
  • the partial code string extraction unit 140 shifts the code for the upper 8 bits to be read out of the code string to the lower bit by bit, instead of the code string output from the code table storage unit 120 (Rn: C 1 to In C15), the upper 8 bits of the code to be read are output without shifting. In this way, a code delayed by 1 bit can be generated and used for correlation operation of the extra-spread spread method.
  • the partial code string extraction unit 140 performs the following process every time the code string at the addresses R1 to R16 is processed.
  • the partial code string extraction unit 140 converts the code of the upper 8 bits to be read from the code strings (Rn: Cl to C15) of the addresses R1 to R16 into the partial code string (Rn: Cl to C8). ) Is output.
  • the partial code string extraction unit 140 shifts the code for the upper 8 bits to be read from the code string (R16: C1 to C15) of the address R16 to the lower 3 bits.
  • the upper 8-bit code shifted to the lower 3 bits is output as a partial code string (R16: C4 to 11).
  • a 5-bit delay is output.
  • the code “1”, the code “124” to the code “127”, and the code “1” to the code “4” in the second period are output.
  • the partial code string extraction unit 140 shifts the upper 8-bit code string (Rn: Cl to C15) to be read out of the code string at the addresses R1 to R16 downward by 4 bits.
  • the code for the upper 8 bits shifted to the lower 4 bits is output as a partial code string (Rn: C5 to C12).
  • the partial code string extraction unit 140 again converts the upper 8 bits of the read target code out of the code strings (Rn: Cl to C15) of the addresses R1 to R16 into the partial code string (Rn: Output as C1-C8).
  • the codes “5” to “127” in the second period are output, the codes “1” to “5” corresponding to the 5-bit delay are output.
  • the partial code string extraction unit 140 executes the process on the code string at the addresses R1 to R16, Shift bits down as appropriate.
  • FIG. 12 is a diagram showing a timing chart of code generating apparatus 101 in the present embodiment.
  • the clock generation unit 160 supplies the clock signal to the parallel Z series conversion unit 150, the timing control unit 130, and the like.
  • the clock signal is a clock signal that drives the shift register 152 of the parallel Z-serial converter 150.
  • the clock signal outputs the 8-bit partial code sequence output in parallel from the code table storage unit 120 via the partial code sequence extraction unit 140 one bit at a time, so that the state of the code table storage unit 120 is changed. It is necessary to operate at 8 times the frequency of the timing signal to be controlled.
  • the code table storage unit 120 changes the address of the code string to be read during a clock signal for 8 clocks (hereinafter referred to as an address change operation).
  • the code sequence specified by the changed address is output in accordance with the reading period of the latch 151 (hereinafter referred to as a code output operation).
  • the address change operation and the code output operation are performed.
  • the clock frequency is It can be seen that it is 8 times the frequency of the imming signal.
  • the latch 151 updates the partial code string held in the latch 151 in accordance with the period of the code output operation of the code table storage unit 120 (hereinafter referred to as a read operation).
  • the partial code string output to the shift register 152 is held in accordance with the address change operation period of the code table storage unit 120 (hereinafter referred to as a holding operation).
  • reset signal generation circuit 153 outputs a reset signal to shift register 152 in accordance with the holding operation period of latch 151, and the partial code string held in shift register 152 Is changed to the partial code string held by latch 151.
  • the shift register 152 holds the held partial code string in the latch 151. Updating to a partial code string (hereinafter referred to as data update operation) o When reset signal “0” is input from reset signal generation circuit 153, it is output while shifting the held partial code string. (Hereinafter referred to as a data shift operation.) O As shown in the code output, the codes are sequentially output in accordance with the clock signal, and the updated data is output during the data update operation.
  • a code having a high chip rate can be generated. That is, the code stored in the code table storage unit 120 can be output only once for the 8-clock clock signal supplied from the clock generation unit 160. However, since an 8-bit code is input in parallel to the parallel Z-serial conversion unit 150, the parallel Z-serial conversion unit 150 outputs the partial code string one bit at a time, thereby achieving a high chip rate (timing signal). The code can be output 8 times faster).
  • code generator 101 in the present embodiment a plurality of code strings are stored in code table storage unit 120, and the code strings are stored in accordance with a predetermined rule. And a pseudo-noise code having an arbitrary delay amount can be generated. For this reason, a code generator that greatly increases the degree of freedom of correlation operation with high interference resistance is provided. Can be provided. Also, for codes other than M-sequence codes, by using a code string in the same way, it is possible to reduce the address control operation and achieve high reading efficiency.
  • code table storage unit 120 and the parallel Z-serial conversion unit 150 operating at a high-speed clock frequency code strings output in parallel from the code table storage unit 120 are serially connected one by one. Since codes can be output at high speed, a high-resolution spread spectrum radar apparatus can be provided.
  • the clock signal controlled by the force timing control unit 130 directly input from the frequency divider 162 may be used as the operation clock of the latch 151.
  • the clock generation unit 160 may be configured by only a stable voltage controlled oscillator (VCO) 161 and a frequency divider 162.
  • the code string originally stored at the address R1 may be stored at the address R4 or the like.
  • the code string may be stored randomly within the address stored in reverse order. In this case, it goes without saying that the operations required for address control and code ordering are necessary.
  • data different from the code string and empty bits may exist before and after the code string or between different types of code strings.
  • the second code string part may be stored at an address different from the address where the first code string part is stored.
  • the plurality of code strings stored in the code table storage unit 120 may be stored at arbitrary addresses, and a code may be output by designating a desired address. However, in order to read efficiently, it is preferable to store a plurality of code strings like the code table storage unit 120 in the present embodiment.
  • the code generation device has the characteristics shown in (e) below.
  • the partial code string extraction function reads the first code string part of the code string selected by the (el) code string selection function, and the first code string partial force is a code corresponding to a predetermined bit.
  • the first partial code string extraction function for extracting the code string, and (e2) the second code string part of the code string selected by the code string selection function is read, and a code for a predetermined bit is read from the second code string part.
  • the second partial code string extraction function for extracting the first partial code string extraction function and (e3) the first partial code string extraction function and the second partial code string extraction function are alternately selected, and a predetermined bit extracted by the selected one is selected.
  • a partial code sequence selection function for outputting the code of minutes as a partial code sequence.
  • FIG. 13 is a diagram showing a configuration of the code generation apparatus according to the present embodiment.
  • the code generator 201 differs from the code generator 101 in the first embodiment shown in FIG. 4 in the following points.
  • the code generator 201 outputs two types of code sequences simultaneously from the code table storage unit 220, and alternately selects and outputs them from the partial code sequence selection unit 250.
  • the At this time, partial code string selection section 250 outputs two types of partial code strings alternately at a frequency twice that of the timing signal.
  • the code table 270 is stored in the code table storage unit 220. It is assumed that the code table 270 stores a 23-bit code string (C1 to C23) for each address R1 to R16. In the code table 270, the addresses R1 to R16 and bits C1 to C15 are set as the area 271. Addresses R1 to R16 and bits C9 to C23 are area 272. In other words, if the data bus width on the output side of the partial code string selector 250 is Y (Y is an integer equal to or greater than 1), each address of addresses R1 to R16 is composed of 3Y-1 bits of data. The Y bit is the basic part, and the upper Y + 1 and subsequent bits are the redundant part.
  • the basic part corresponds to the upper Y bits and the redundant partial force SY + 1 to 2Y-1 bits.
  • region 272 exists after the Y + 1 bit of the redundant part, the basic part is from the upper Y + 1 to 2 bits, and the redundant part is from 2Y + 1 to 3 bits—1 bit.
  • 8 is adopted as ⁇ will be explained.
  • the address control unit 210 selects bits C1 to C23 of the address R1.
  • the partial code string extraction unit 240a includes the first partial code string (bits C1 to C15 of the address R1) among the code strings (bits C1 to C23 of the address R1) selected by the address control unit 210. ) And extract the 8-bit code from the first partial code string (bits C1 to C15 of address R1).
  • the partial code string extraction unit 240b reads the second partial code string (bits C9 to C23 of the address R1) out of the code string (bits C1 to C23 of the address R1) selected by the address control unit 210.
  • the second partial code string (bits C9 to C23 of address R1) also extracts a code for 8 bits. Then, the partial code string selection unit 250 alternately selects the partial code string extraction unit 240a and the partial code string extraction unit 240b, and outputs a code corresponding to a predetermined bit extracted by the selected one as a partial code string.
  • the description of the partial code string extraction units 240a and 240b is omitted because they are the same as those of the partial code string extraction unit 140 in the first embodiment, except that the respective bit shift control circuits cooperate with each other. In cooperation, it may be tuned or untuned. Further, the shift amount may be the same or different.
  • the partial code string extraction unit 240a includes a partial code in the first partial code string (bits C1 to C15 of the address R1). A sequence (bits C1 to C8 of address R1) is selected and output to partial code sequence selector 250. Also, the partial code string extraction unit 240b selects a partial code string (bits C9 to C16 of the address R1) from the second partial code string (bits C9 to C23 of the address R1) and selects the partial code string selection unit. Output to 250. The partial code string selection unit 250 then generates a partial code at the rising edge of the timing signal (time t).
  • the sequence (bits C1 to C8 of address R1) is output to parallel Z-serial converter 150.
  • the partial code string (bits C9 to C16 at address R1) is output to the parallel Z to serial converter 150.
  • the partial code string extraction unit 240a includes the partial code string (address) of the code string (bits C1 to C15 of the address R1). R1 bit C 2 to C9) are selected and output to the partial code string selector 250. Also, the partial code string extraction unit 240b selects a partial code string (bits C10 to C17 of the address R1) from the code string (bits C9 to C23 of the address R1), and sends it to the partial code string selection unit 250. Output. The partial code string selection unit 250 then generates a partial code string (address R1) at the rising edge of the timing signal (time t).
  • Bits C2 to C9) are output to parallel Z-serial converter 150.
  • the partial code string (bits C10 to C17 at address R1) is converted into a parallel Z-serial converter 150.
  • the address control unit 210 skips one address and selects bits Cl to C23 of the address R3.
  • the partial code string extraction unit 240a, the partial code string extraction unit 240b, and the partial code string selection unit 250 perform the same processing.
  • the code generator 201 can continue to supply the partial code string to the parallel Z-serial converter 150 without a break.
  • the code generator 101 may not be able to catch up with the supply of the partial code string to the parallel Z-serial converter 150. This is because, if the amount of calculation of the code table storage unit 120, the partial code string extraction unit 140, etc. is large, these become low speed operations. On the other hand, the code generator 201 prepares continuous partial code strings and outputs them alternately. For this reason, the code table storage unit 220, the partial code string extraction unit 240a, the partial code string extraction unit 240b, and the like operate at half the frequency compared to the code table storage unit 120, the partial code string extraction unit 140, and the like. Can do.
  • the partial code string selection unit 250 since the partial code string selection unit 250 only selects which one to output, it operates at a higher speed than the code table storage unit 220, the partial code string extraction unit 240a, the partial code string extraction unit 240b, and the like. Can do. As a result, the code generator 201 can continue to supply the partial code string to the parallel Z-serial conversion unit 150 without a break.
  • the code generation device has the following characteristics (f).
  • the code generator includes (fl) a code generation function for generating a pseudo-noise code, and (f2) a code retention function for retaining the code generated by the code generation function for 2X—1 bit.
  • F3 At first, when a 2X-1 bit code is held by the code hold function, it is held by the code hold function. 2X—The 1-bit code is stored in the specified storage location of the storage function. From now on, when a new X-bit code is stored by the code storage function, it is newly stored by the code storage function and V 2X—A write control function that stores a 1-bit code in a new storage destination of the storage function.
  • FIG. 16 is a diagram showing a configuration of the code generation apparatus according to the present embodiment.
  • the code generation device 301 newly includes a clock signal supply unit 310, a write control unit 320, a code generation unit 330, and a code string holding unit 340.
  • a clock signal is supplied from the clock signal supply unit 310 to each of the write control unit 320, the code generation unit 330, and the code string holding unit 340.
  • FIG. 17 is a diagram showing a detailed configuration of the code generation device according to the present embodiment.
  • the code generator 301 assumes that a control signal for generating a code that is a seed of a pseudo-noise code is also input to the write control unit 320 via an input terminal (not shown). To do.
  • the clock signal supplied from the clock signal supply unit 310 the write control unit 320, the code generation unit 330, and the code string holding unit 340 operate as follows.
  • the write control unit 320 causes the code generation unit 330 to generate a code.
  • the code generation unit 330 generates a code using the shift register 331 and the exclusive OR operation circuit (EX—OR) 332 according to the clock signal supplied from the clock signal supply unit 310. Is output.
  • EX—OR exclusive OR operation circuit
  • a PN code generator using the shift register shown in FIG. 1 is shown as the code generation unit 330.
  • the shift register 331 is a seven-stage shift register.
  • the code string holding unit 340 converts the code output from the code generation unit 330 into a shift register 341 until the code string has a predetermined size. Hold temporarily. At this time, the code output from the code generation unit 330 is first held in the rightmost stage of the shift register 341. And according to the clock signal Each time a code is sequentially output from the code generator 330, the code is sequentially shifted to the left adjacent stage.
  • the shift register 341 is a 15-stage shift register.
  • the write control unit 320 writes the write signal And the write address are output to the code table storage unit 120.
  • the code string having a predetermined size, which is held in the code string holding unit 340 is stored at the destination specified by the write address.
  • the write control unit 320 waits for 15 codes to be held in the shift register 341 over 15 clocks. Then, when 15 codes are held in the shift register 341, the write signal and the write address are output to the code table storage unit 120. At this time, if address R1 is designated as the write address, the code string from code 1 to code 15 is stored in C1 to C15 of address R1.
  • the write control unit 320 waits for 8 new codes to be held in the shift register 341 over 8 clocks.
  • 8 new codes are held in the shift register 341, a write signal and a write address are output.
  • address R2 is designated as the write address, code strings from code 9 to code 23 are stored in C1 to C15 of address R2.
  • the write controller 320 writes the write signal and the write address when 8 new codes are held in the shift register 341 until the code string is stored in C1 to C15 of the address R16. And repeatedly outputting. This makes it easy to rewrite or add a code and reduce the cost when changing the code. In addition, the code can be rewritten or added while the code generator is mounted on the radar device.
  • the content of the code table stored in the code table storage unit 120 may be changed, or another code may be registered in the code table. Further, an input terminal to which a code string is transferred from the outside may be provided. As a result, for example, by providing a circuit that communicates with an external device by wire or wireless at the end of the input terminal, it becomes easy to rewrite or add a code string and reduce the cost when changing the code. Can do. Furthermore, the code string can be rewritten or added while the code generator is mounted on the radar device. [0123] It should be noted that the code generator 301 is a programmable 'logic' device such as an FPGA (Field Programmable Gate Array) that can change the circuit configuration and change the tap position according to the specification requirements.
  • FPGA Field Programmable Gate Array
  • a plurality of code sequences that are seeds of the pseudo noise code may be added to the code table in the order described in the present embodiment, or a plurality of code tables may be added to the code table storage unit 120.
  • the code table to be used may be switched according to circumstances.
  • the spread spectrum radar apparatus has the same configuration as that of the code generation apparatus according to the first embodiment (g) (gl), and a pseudo-noise code for transmission that generates a pseudo-noise code for transmission.
  • Generating function (g2) carrier wave generating function for generating carrier wave, (g3) data signal generating function for generating predetermined data force data signal, and (g4) data signal generating function for data signal generating function A modulation function that modulates the modulated signal using the carrier wave generated by the generation function, and (g5) a transmission pseudo-noise code generation function that generates the modulated signal obtained by the modulation function.
  • a spread modulation function that spreads and modulates a wideband signal using a noise code (g6) a transmission function that transmits a broadband signal obtained by spread modulation using the spread modulation function as a radar wave; and (g7) implementation Code generator in Form 1 A reception pseudo-noise code generation function that generates a reception pseudo-noise code, and (g8) a reception function that receives a reflected wave obtained by reflecting a radar wave on an object as a reception signal; (G9) A spread demodulation function that spreads and demodulates the received signal received by the receive function into a correlation signal using the receive pseudo noise code generated by the receive pseudo noise code generation function, and (glO) spread demodulation Demodulation function that demodulates the correlation signal obtained by the spread demodulation using the function to the data signal using the carrier wave generated by the carrier wave generation function, and the data signal obtained by demodulation by the (gl l) demodulation function Signal processing function.
  • the transmission pseudo-noise code generation device and the reception pseudo-noise code generation device of the spread spectrum radar apparatus in the present embodiment are the same as the code generation device 101 in the first embodiment. It is said that it is the structure of. However, the form of implementation Instead of being the same configuration as the code generator 101 in the state 1, it may be the same as the code generator 201 in the second embodiment, or the same as the code generator 301 in the third embodiment It may be configured as follows.
  • FIG. 18 is a diagram showing a configuration of a spread spectrum radar apparatus provided with the code generation apparatus according to the present embodiment.
  • spread spectrum radar apparatus 400 differs from spread spectrum radar apparatus 100 in the first embodiment shown in FIG. 3 in the following points.
  • the spread spectrum radar apparatus 400 newly includes a carrier wave supply source 401, a modulator 402, a data signal supply source 403, and a demodulator 408.
  • Carrier wave supply source 401 generates a carrier wave and supplies the generated carrier wave to modulator 402 and demodulator 408.
  • the modulator 402 modulates the data signal supplied from the data signal supply source 403 using the carrier wave supplied from the carrier wave supply source 401.
  • the modulated signal obtained by the modulation is output to the spread modulator 102.
  • Data signal supply source 403 stores predetermined data, generates a data signal from the stored data, and supplies the generated data signal to modulator 402.
  • Demodulator 408 demodulates the correlation signal output from spreading demodulator 108 using the carrier wave supplied from carrier wave supply source 401.
  • the data signal obtained by demodulation is output to the signal processor 109.
  • spread modulator 102 spreads the modulated signal output from modulator 402 using the transmission pseudo-noise code supplied from transmission pseudo-noise code generator 101. Modulate.
  • Transmitting antenna 104 transmits, as a radar wave, a wideband signal obtained by performing spread modulation by spread modulator 102.
  • the receiving antenna 106 receives a reflected wave obtained by reflecting a radar wave on an object as a received signal.
  • Spreading demodulator 108 spreads and demodulates the received signal received by receiving antenna 106 using the receiving pseudo noise code supplied from receiving pseudo noise code generator 107.
  • the correlation signal obtained by the spread demodulation is output to the demodulator 408.
  • signal processing device 109 determines whether there is an obstacle. Calculate distance, relative speed, and send / receive data to / from the same type of radar equipment.
  • the spread spectrum radar apparatus 400 may be used as a data communication apparatus instead of being used as a radar apparatus.
  • the present invention uses the IJ as a code generator provided in a radar apparatus using a spread spectrum method, particularly as a code generator provided in a short-range radar apparatus that requires high resolution. be able to.

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Abstract

　符号発生装置は、第１の周波数でクロック信号を生成するクロック生成部（１６０）と、クロック信号に従って、第１の周波数よりも低い第２の周波数でタイミング信号を生成するタイミング制御部（１３０）と、擬似雑音符号の種となる複数の符号列を記憶する符号テーブル記憶部（１２０）と、タイミング信号に従って、複数の符号列の中から、読み出し対象の符号列を選択するアドレス制御部（１１０）と、読み出し対象の符号列のうち、所定ビット分の符号を部分符号列として抽出する部分符号列抽出部（１４０）と、クロック信号に従って、部分符号列を１ビットずつ出力する並列／直列変換部（１５０）とを備える。

Description

明 細 書
符号発生装置
技術分野
[0001] 本発明は、スペクトル拡散方式を用いたレーダ装置において使用される符号発生 装置などに関し、特に、高速なチップレートで符号を発生させることができる符号発 生装置などに関する。
背景技術
[0002] 近年、自動車に搭載されるレーダ装置 (以下、車載レーダ装置と呼称する。 )に関 する技術開発が活発化している。その一例として、直接拡散 (Direct Sequence S pread Spectrum)方式を利用したレーダ装置（以下、 DS— SS方式のレーダ装置 と呼称する。）等が提案されている。
[0003] DS— SS方式のレーダ装置は、具体的には、送信側では、拡散符号を使用して、 狭帯域信号を広帯域信号に変調 (拡散)し、変調して得られた広帯域信号をレーダ 波として送信する。受信側では、送信したレーダ波が対象物に反射されて得られた 反射波を受信信号として受信し、拡散符号を使用して、受信した受信信号を元の狭 帯域信号に復調 (逆拡散)する。このとき、狭帯域信号を広帯域信号に変調するとき に送信側で使用した拡散符号と同一の拡散符号が、符号のビット幅、またはビット幅 以下でずらしながら、受信側で生成される。生成された拡散符号と、受信信号との間 で、その都度、相関操作 (逆拡散）が行われる。少しずつずらしながら、レーダ波を送 信してから、送信したレーダ波が対象物に反射されて得られた反射波を受信するま での伝搬時間に相当する変位量までずらしたときに、狭帯域信号が得られる。この相 関操作は、スキャン範囲に相当する変位量まで行い、繰返し行われる。ここで、この 一回の変位量、つまり、拡散符号のビット幅が、このレーダ装置における距離分解能 を決定する。そして、ビット幅の狭い符号ほど、すなわち、高速なチップレートの符号 ほど、高分解能なレーダ装置とされる。
[0004] また、車載レーダ装置は、衝突回避などの安全性向上、後退発車支援に代表され る運転利便性向上、オートクルーズなどの運転容易性向上などを目的とし、先行車 両、後方障害物などの検出に利用される。このような目的において、自車以外の車両 に搭載された同種のレーダ装置が発する電磁波による干渉など、不要電波の影響を 抑える必要がある。
[0005] このため、 DS— SS方式のレーダ装置で使用される拡散符号として、他車に搭載さ れた同種装置力 のレーダ波との干渉を回避できる相互相関特性の優れた符号、か つ自車から送信されるレーダ波との干渉を回避できる自己相関特性の優れた符号が 望まれる。また、 DS— SS方式のレーダ装置は、他車に搭載された同じ拡散符号を 用いるレーダ装置力 干渉を受けた場合は、任意の拡散符号に変更できる機能を備 えていることが望ましい。
[0006] カロえて、受信側で逆拡散処理を行うときに、レーダ波の伝搬時間に相当する遅延を 拡散符号に与え相関をとる必要があるため、任意の遅延量 (遅延時間）を発生させる ことができる符号発生装置が必要である。さらに、このレーダ装置を近距離用レーダ として適用する場合には、数センチメートルの距離分解能が必要であり、高速なチッ プレートで符号を発生させることが必要となる。
[0007] そこで、一般に、拡散符号として、送受信双方で共通の規則を持った擬似雑音 (Ps eudo Noise)符号（以下、 PN符号と呼称する。）が用いられている。その代表的な 符号として M系列符号や Gold系列符号がある。
[0008] 図 1、図 2は、従来の形態における PN符号発生器の構成を示す図である。図 1に 示されるように、 PN符号発生器 12は、シフトレジスタ 11と、排他的論理和演算回路（ EX-OR) 13とを備える。ここでは、一例として、シフトレジスタ 11は、 n段のシフトレ ジスタとする。そして、シフトレジスタ 11の最終段の論理値と途中段の論理値とを排他 的論理和演算回路 (EX— OR) 13で排他的論理和をとり、初段に入力させながら PN 符号を発生させる。ただし、シフトレジスタ 11を有する PN符号発生器 12は、途中段 の論理値を取り出すタップ位置の変更が難しぐ要求に応じて PN符号を変更するこ とが困難である。
[0009] これに対して、図 2に示されるように、 PN符号発生器 23は、フラッシュメモリ 23bと、 フラッシュメモリ 23bに符号を書き込むためのライトコントローラ 23cと、符号を読み出 すリードコントローラ 23dと、指定されたアドレスの符号を出力するマイクロプロセッサ ユニット (MPU) 23aとを備え、任意符号の発生および読出しアドレスを指定すること により、任意の遅延量を有する符号を発生させることができる（例えば、特許文献 1参 照。）。
特許文献 1：特開平 7— 86984号公報
発明の開示
発明が解決しょうとする課題
[0010] しかしながら、上記従来方式の PN符号発生器 (以下、符号発生装置とも呼称する 。；)においては、符号を記憶させる記憶装置のクロック周波数に従い符号が出力され る。このため、従来の記憶装置を用いた符号発生装置では、そのクロック周波数、つ まりレーダ分解能を決定するチップレートが、数百 MHz程度となる。例えば、レーダ 装置において、チップレートが 300MHzの場合、レーダの距離分解能は 0. 5m程度 となり、近距離用レーダ装置で要求される距離分解能 (数センチメートル程度)の約 1 0倍となる。このため、従来の符号発生装置を用いて高分解能レーダ装置を実現する ことが困難という問題がある。
[0011] そこで、本発明は、上記問題に鑑みてなされたものであり、従来の記憶装置を用い て、高速なチップレートで符号を発生させることができる符号発生装置を提供すること を目的とする。
課題を解決するための手段
[0012] 上記の目的を達成するため、本発明に係わる符号発生装置は、 (a) (al)第 1の周 波数でクロック信号を生成するクロック信号生成手段と、 (a2)前記クロック信号に従つ て、前記第 1の周波数よりも低い第 2の周波数でタイミング信号を生成するタイミング 信号生成手段と、 (a3)擬似雑音符号の種となる複数の符号列を記憶する記憶手段 と、（a4)前記タイミング信号に従って、前記記憶手段に記憶されている複数の符号 列の中から、読み出し対象の符号列を選択する符号列選択手段と、（a5)前記符号 列選択手段で選択された符号列のうち、所定ビット分の符号を部分符号列として抽 出する部分符号列抽出手段と、（a6)前記クロック信号に従って、前記部分符号列抽 出手段で抽出された部分符号列を 1ビットずつ出力する符号出力手段とを備える。
[0013] これによつて、タイミング信号よりも高速のクロック信号で符号を出力することができ 、高速なチップレートで符号を出力することができる。
[0014] さらに、（b)前記部分符号列のサイズを Xビットとし、前記符号列のサイズを少なくと も 2X— 1ビットとした場合において、前記記憶手段は、前記部分符号列抽出手段へ 出力される側のデータバスのビット幅が少なくとも 2X—1ビットであるとしてもよい。
[0015] または、（c)前記部分符号列のサイズを Xビットとし、前記符号列のサイズを少なくと も 2X— 1ビットとした場合において、前記記憶手段は、前記符号列が記憶されている 記憶領域が少なくとも 2X— 1ビットの連続空間であるとしてもよ!、。
[0016] または、（d)前記部分符号列のサイズを Xビットとし、前記符号列のサイズを少なくと も 2X— 1ビットとした場合において、前記記憶手段は、前記符号列選択手段で次に 選択される符号列の X— 1ビットのデータ力 現在選択中の前記符号列の Xビットに 連続する X— 1ビットの記憶領域に記憶されて 、るとしてもよ!/、。
[0017] これらによって、符号列力 部分符号列として抽出する部分をシフトすることができ 、適宜シフトすることで、任意の遅延符号を容易に生成することができる。
[0018] または、（e)前記部分符号列抽出手段は、（el)前記符号列選択手段で選択された 符号列のうち、第 1の符号列部分を読み出し、前記第 1の符号列部分から所定ビット 分の符号を抽出する第 1の部分符号列抽出部と、 (e2)前記符号列選択手段で選択 された符号列のうち、第 2の符号列部分を読み出し、前記第 2の符号列部分から所定 ビット分の符号を抽出する第 2の部分符号列抽出部と、 (e3)前記第 1の部分符号列 抽出部と前記第 2の部分符号列抽出部とを交互に選択し、選択した方で抽出された 所定ビット分の符号を前記部分符号列として出力する部分符号列選択部とを備える としてちよい。
[0019] これによつて、連続する部分符号列を用意して交互に出力するため、部分符号列 を抽出する機能力^つである場合などと比べれば、半分の周波数で動作することがで きる。さらに、部分符号列選択部は、どちらを出力するかを選択するだけであるので、 記憶手段、第 1の部分符号列抽出部、第 2の部分符号列抽出部などと比較して高速 動作ができる。結果、符号発生装置は、符号出力手段に切れ目なく部分符号列を供 給し続けることができる。
[0020] なお、本発明は、符号発生装置として実現されるだけではなぐ符号発生装置を制 御する符号発生方法、符号発生装置を送信用擬似雑音符号発生装置および受信 用擬似雑音符号発生装置の 、ずれかに備えるレーダ装置、符号発生装置を擬似雑 音符号発生装置として備えるスぺ外ル拡散装置等として実現されるとしてもよい。 発明の効果
[0021] 本発明によれば、擬似雑音符号の種となる複数の符号列を所定の規則に従って記 憶している記憶装置の出力を制御するタイミング信号よりも高速なクロック信号を使用 して符号を出力することができる。これによつて、高分解能なレーダ装置を提供するこ とがでさる。
[0022] また、所定の順番で記憶装置力 出力された符号列の中から部分符号列として抽 出する部分を適宜シフトすることで、任意の符号かつ任意の遅延量を有する擬似雑 音符号を発生させることができる。これによつて、耐干渉性が高ぐ相関操作の自由 度を格段に増加することができる。
図面の簡単な説明
[0023] [図 1]図 1は、本発明に係わる従来の形態における PN符号発生器の構成を示す第 1 の図である。
[図 2]図 2は、本発明に係わる従来の形態における PN符号発生器の構成を示す第 2 の図である。
[図 3]図 3は、本発明に係わる実施の形態 1における符号発生装置を備えるスぺタト ル拡散型レーダ装置の構成を示す図である。
[図 4]図 4は、本発明に係わる実施の形態 1における符号発生装置の構成を示す図 である。
[図 5]図 5は、本発明に係わる実施の形態 1における符号発生装置の詳細な構成を 示す図である。
[図 6]図 6は、本発明に係わる実施の形態 1における符号テーブル記憶部で記憶され て 、る符号テーブルの一例を示す図である。
[図 7]図 7は、本発明に係わる実施の形態 1における符号テーブル記憶部で記憶され て 、る符号テーブルの変形例を示す図である。
[図 8]図 8は、本発明に係わる実施の形態 1における部分符号列抽出部の入出力を 示す図である。
[図 9]図 9は、本発明に係わる実施の形態 1における符号発生装置において繰返し同 符号を発生させる場合の概要を示す図である。
[図 10]図 10は、本発明に係わる実施の形態 1における符号発生装置において 1ビッ ト遅延した符号を発生させる場合の概要を示す図である。
[図 11]図 11は、本発明に係わる実施の形態 1における符号発生装置にぉ 、て 5ビッ ト遅延した符号を発生させる場合の概要を示す図である。
[図 12]図 12は、本発明に係わる実施の形態 1における符号発生装置のタイミングチ ヤートを示す図である。
[図 13]図 13は、本発明に係わる実施の形態 2における符号発生装置の構成を示す 図である。
[図 14]図 14は、本発明に係わる実施の形態 2における符号発生装置において繰返 し同符号を発生させる場合の概要を示す図である。
[図 15]図 15は、本発明に係わる実施の形態 2における符号発生装置において 1ビッ ト遅延した符号を発生させる場合の概要を示す図である。
[図 16]図 16は、本発明に係わる実施の形態 3における符号発生装置の構成を示す 図である。
[図 17]図 17は、本発明に係わる実施の形態 3における符号発生装置の詳細な構成 を示す図である。
[図 18]図 18は、本発明に係わる実施の形態 4における符号発生装置を備えるスぺク トル拡散型レーダ装置の構成を示す図である。
符号の説明
11 シフトレジスタ
12 PN符号発生器
13 排他的論理和演算回路 (EX— OR)
21 1次変調器
22 拡散変調器
23, 25 PN符号発生器 a, 25a マイクロプロセッサユニット（MPU)b, 25b フラッシュメモリ
c, 25c ライトコントローラ
d, 25d リードコン卜ローラ
拡散復調器
バンドパスフィルタ
2次変調器
0 スペクトル拡散型レーダ装置
1 送信用擬似雑音符号発生装置
2 拡散変調器
3 信号源
4 送信用アンテナ
5 先行車輛、障害物等の物体
6 受信用アンテナ
7 受信用擬似雑音符号発生装置
8 拡散復調器
9 信号処理装置
0 アドレス制御部
0 符号テーブル記憶部
0 タイミング制御部
0 部分符号列抽出部
1 ビットシフト制御回路
2 符号選択回路
0 並列 Z直列変換部
1 ラッチ
2 シフトレジスタ
3 リセット信号発生回路
0 クロック生成咅 ^ 161 電圧制御発振器 (VCO)
162 分周器
163 位相比較器 (PFD)
164 ループ.フィルタ（LPF)
170, 180 符号テーブル
201 符号発生装置
210 アドレス制御部
220 符号テーブル記憶部
230 タイミング制御部
240a, 240b 部分符号列抽出部
250 部分符号列選択部
270 符号テーブル
271, 272 符号テーブルの領域
301 符号発生装置
310 クロック信号供給部
320 書き込み制御部
330 符号生成部
331, 341 シフトレジスタ
332 排他的論理和演算回路 (EX— OR)
340 符号列保持部
400 スペクトル拡散型レーダ装置
401 搬送波供給源
402 変調器
403 データ信号供給源
408 周 ¾^
発明を実施するための最良の形態
(実施の形態 1)
以下、本発明に係わる実施の形態 1について図面を参照しながら説明する。 [0026] 本実施の形態における符号発生装置は、下記 (a)〜 (d)に示される特徴を備える。
[0027] (a) (al)第 1の周波数でクロック信号を生成するクロック信号生成機能と、（a2)クロ ック信号に従って、第 1の周波数よりも低い第 2の周波数でタイミング信号を生成する タイミング信号生成機能と、 (a3)擬似雑音符号の種となる複数の符号列を記憶する 記憶機能と、（a4)タイミング信号に従って、記憶機能に記憶されている複数の符号 列の中から、読み出し対象の符号列を選択する符号列選択機能と、（a5)符号列選 択機能で選択された符号列のうち、所定ビット分の符号を部分符号列として抽出する 部分符号列抽出機能と、（a6)クロック信号に従って、部分符号列抽出機能で抽出さ れた部分符号列を 1ビットずつ出力する符号出力機能とを備える。
[0028] (b)部分符号列のサイズを Xビットとし、符号列のサイズを少なくとも 2X— 1ビットとし た場合において、記憶機能は、部分符号列抽出機能へ出力される側のデータバス のビット幅が少なくとも 2X— 1ビットである。
[0029] (c)部分符号列のサイズを Xビットとし、符号列のサイズを少なくとも 2X— 1ビットとし た場合において、記憶機能は、符号列が記憶されている記憶領域が少なくとも 2X— 1ビットの連続空間である。
[0030] (d)部分符号列のサイズを Xビットとし、符号列のサイズを少なくとも 2X— 1ビットとし た場合において、記憶機能は、符号列選択機能で次に選択される符号列の X—1ビ ットのデータ力 現在選択中の符号列の Xビットに連続する X— 1ビットの記憶領域に 記憶されている。
[0031] 以上の点を踏まえて本実施の形態における符号発生装置について説明する。
[0032] 図 3は、本実施の形態における符号発生装置を備えるスペクトル拡散型レーダ装置 の構成を示す図である。図 3に示されるように、スペクトル拡散型レーダ装置 100は、 送信用擬似雑音符号を使用して狭帯域信号を広帯域信号に拡散変調する。拡散変 調して得られた広帯域信号をレーダ波として送信する。送信したレーダ波が物体に 反射されて得られた反射波を受信信号として受信する。受信用擬似雑音符号を使用 して受信信号を相関信号に拡散復調する。拡散復調して得られた相関信号に基づ いて、物体の有無、距離、相対速度を算出する。
[0033] ここでは、一例として、スペクトル拡散型レーダ装置 100は、送信用擬似雑音符号 発生装置 101、拡散変調器 102、信号源 103、送信用アンテナ 104、受信用アンテ ナ 106、受信用擬似雑音符号発生装置 107、拡散復調器 108、信号処理装置 109 などを備える。
[0034] 送信用擬似雑音符号発生装置 101は、送信用擬似雑音符号を生成し、生成した 送信用擬似雑音符号を拡散変調器 102に供給する。ここで、送信用擬似雑音符号 は、 2値の擬似雑音符号である。ここでは、一例として、送信用擬似雑音符号は、擬 似雑音符号としてよく知られて 、る M系列符号とする。
[0035] 拡散変調器 102は、信号源 103から供給される狭帯域信号に対して、送信用擬似 雑音符号発生装置 101から供給される送信用擬似雑音符号を使用してスペクトル拡 散変調処理を施し、必要に応じて周波数変換や増幅などの信号処理を施し、広帯域 信号に変換する。
[0036] 信号源 103は、狭帯域信号を生成し、生成した狭帯域信号を拡散変調器 102に供 給する。
[0037] 送信用アンテナ 104は、拡散変調器 102で変換されて得られた広帯域信号をレー ダ波として送信する。
[0038] 受信用アンテナ 106は、レーダ波が物体に反射されて得られた反射波を受信信号 として受信する。
[0039] 受信用擬似雑音符号発生装置 107は、受信用擬似雑音符号を生成し、生成した 受信用擬似雑音符号を拡散復調器 108に供給する。ここで、受信用擬似雑音符号 は、送信用擬似雑音符号を時間遅延させた擬似雑音符号である。
[0040] 拡散復調器 108は、受信用アンテナ 106を介して受信された受信信号に対して、 必要に応じて低雑音増幅や周波数変換などの処理を施し、受信用擬似雑音符号発 生装置 107から供給される受信用擬似雑音符号を使用してスペクトル拡散復調処理 (相関操作)を施し、相関信号に変換する。変換して得られた相関信号を、信号処理 装置 109へ出力する。
[0041] 信号処理装置 109は、送信用擬似雑音符号に対する受信用擬似雑音符号の遅延 時間、信号源 103で生成される狭帯域信号、拡散復調器 108から出力される相関信 号などに基づいて、物体の有無、距離、相対速度などを算出する。 [0042] なお、受信用擬似雑音符号発生装置 107は、送信用擬似雑音符号発生装置 101 と同一の構成により、送信用擬似雑音符号発生装置 101についてのみ説明し、受信 用擬似雑音符号発生装置 107については説明を省略する。以下、送信用擬似雑音 符号発生装置 101を符号発生装置 101と略称する。
[0043] 図 4、図 5は、本実施の形態における符号発生装置 101の構成を示す図である。図 4に示されるように、符号発生装置 101は、アドレス制御部 110、符号テーブル記憶 部 120、タイミング制御部 130、部分符号列抽出部 140、並列 Z直列変換部 150、ク ロック生成部 160などを備える。
[0044] アドレス制御部 110は、タイミング制御部 130から供給されるタイミング信号に従つ て、符号テーブル記憶部 120で記憶されている複数の符号列の中から、読み出し対 象の符号列を選択する。このとき、アドレス制御部 110は、読み出し対象の符号列が 特定されるアドレスを生成し、生成したアドレスを符号テーブル記憶部 120へ出力す る。ここで、符号列とは、符号テーブル記憶部 120から並列で出力されるデータバス 幅分の符号である。アドレスとは、符号テーブル記憶部 120で記憶されている複数の 符号列に対して、個別に割り当てられており、複数の符号列の中から、読み出し対象 の符号列が特定されるものを 、う。
[0045] 符号テーブル記憶部 120は、擬似雑音符号の種となる複数の符号列が登録されて V、る符号テーブルを記憶して 、る。記憶して 、る符号テーブル (複数の符号列）の中 から、アドレス制御部 110から出力されたアドレスに基づいて、読み出し対象の符号 列を特定する。タイミング制御部 130から供給されるタイミング信号に従って、特定し た読み出し対象の符号列を出力する。
[0046] タイミング制御部 130は、クロック生成部 160から供給されるクロック信号に従って、 第 1の周波数よりも低い第 2の周波数でタイミング信号を生成する。生成したタイミン グ信号をアドレス制御部 110と符号テーブル記憶部 120とに供給する。なお、タイミン グ制御部 130は、第 1の周波数でタイミング信号を生成するとしてもよい。
[0047] 部分符号列抽出部 140は、符号テーブル記憶部 120から出力された符号列のうち 、所定ビット分の符号を部分符号列として抽出し、抽出した部分符号列を出力する。 ここでは、一例として、図 5に示されるように、部分符号列抽出部 140は、ビットシフト 制御回路 141、符号選択回路 142などを備える。
[0048] ビットシフト制御回路 141は、符号列を所定のビット分シフトさせる制御信号を出力 する。
[0049] 符号選択回路 142は、ビットシフト制御回路 141から出力された制御信号に従って 、符号列をシフトする。シフトして得られた所定ビット分の符号を部分符号列として出 力する。
[0050] 図 4に戻り、並列 Z直列変換部 150は、クロック生成部 160力ら供給されるクロック 信号に従って、部分符号列抽出部 140から出力された部分符号列を 1ビットずつ直 列で外部へ出力する。ここでは、一例として、図 5に示されるように、並列 Z直列変換 部 150は、ラッチ 151、シフトレジスタ 152、リセット信号発生回路 153などを備える。
[0051] ラッチ 151は、部分符号列抽出部 140から出力された部分符号列を一時的に保持 し、クロック生成部 160の分周器 162から供給されるクロック信号に従って、一時的に 保持している部分符号列を出力する。
[0052] シフトレジスタ 152は、ラッチ 151から出力された部分符号列を保持する。クロック生 成部 160から供給されるクロック信号に従って、保持している部分符号列を 1ビットず つシフトさせながら出力する。また、リセット信号発生回路 153から出力されたリセット 信号に従って、シフトレジスタ 152で保持されている部分符号列を、ラッチ 151で保 持されている部分符号列に更新する。
[0053] リセット信号発生回路 153は、クロック生成部 160から供給されるクロック信号に従つ て、所定の周期でリセット信号を生成する。生成したリセット信号をシフトレジスタ 152 へ出力する。
[0054] なお、符号列の出力するタイミングをタイミング制御部 130で調整することにより、部 分符号列抽出部 140から出力される部分符号列をシフトレジスタ 152に直接入力す るとしてちよい。
[0055] 図 4に戻り、クロック生成部 160は、第 1の周波数でクロック信号を生成する。生成し たクロック信号を並列 Z直列変換部 150に供給して並列 Z直列変換部 150を駆動 する。ここでは、一例として、図 5に示されるように、クロック生成部 160は、電圧制御 発振器 (VCO) 161、分周器 162、位相比較器 (PFD) 163、ループ'フィルタ (LPF) 164などを備える。
[0056] なお、符号発生装置 101は、アドレス制御部 110、符号テーブル記憶部 120、タイ ミング制御部 130、部分符号列抽出部 140などのような低速動作部分が、 S係材料 の素子を用いて集積ィ匕されているとしてもよい。また、並列/直列変換部 150、クロッ ク生成部 160などのような高速動作部分力 高速動作可能な GaAs系材料や InP系 材料、または、 SiGe系材料、 GaN系材料などを用いて集積ィ匕されているとしてもよい 。これによつて、更なる性能の向上が期待でき、同一基板上への実装が容易となるた め低価格ィ匕が実現可能となる。
[0057] 続 、て、符号テーブル記憶部 120で記憶されて 、る符号テーブル (複数の符号列 )について説明する。
[0058] 図 6は、本実施の形態における符号テーブル記憶部 120で記憶されている符号テ 一ブルの一例を示す図である。図 6に示されるように、ここでは、一例として、 M系列 の符号の周期を 127 (2n—l :n= 7)とする。部分符号列抽出部 140の出力側のデー タバスの幅を 8ビットとする。 8ビットの部分符号列を部分符号列抽出部 140から出力 するとする。この場合において、符号テーブル 170は、アドレス R1〜R16のアドレス ごとに、符号列が登録されているレコードから構成されている。符号列は、上位 8ビッ トの基本部分 (CI〜C8)と下位 7ビットの冗長部分 (C9〜C15)とから構成されて!、る 。冗長部分は、次のアドレスの基本部分 (C1〜C8)の上位 7ビット分の符号列と同じ である。
[0059] ここでは、実際の符号（2値データ）の代わりに、各符号に対応付けられた 1〜127 までの重複しな 、番号で示されて 、る。
[0060] 例えば、アドレス R1の記憶領域には、符号" 1"〜符号" 15"が順番に C1〜C15に 記憶されている。アドレス R2の記憶領域には、符号" 9"〜符号" 23"が順番に Cl〜 C15に記憶されている。ここで、擬似雑音符号として M系列の符号 (符号周期：27— 1 = 127)を使用するため、アドレス R16の記憶領域の基本部分には、 1ビットの空き ができる。そこで、空きができるビット部分から、符号" 1"から順番に再度記憶されて いる。
[0061] すなわち、部分符号列抽出部 140の出力側のデータバスの幅を X(Xは 1以上の整 数。）ビットとすると、符号テーブル記憶部 120は、アドレスごとに、少なくとも 2X— 1ビ ットの連続する記憶領域を有する。各記憶領域に、 2X— 1ビットの符号列が記憶され る。各符号列は、上位 Xビットの基本部分と下位 X—1ビットの冗長部分とから構成さ れる。冗長部分は、次のアドレスの基本部分の上位 X—1ビット分の符号と同じである
[0062] なお、 M系列の符号の代わりに、 Gold系列の符号を使用した場合でも、同様に、 空きができるため、同様に空きを埋める。また、 2X—1ビット以降の部分に連続して符 号を記憶するとしてもよい。この場合において、符号とは異なるデータを記憶するとし てもよい。すなわち、 2X—1ビットの上位ビットや下位ビットに符号以外のデータを記 憶するとしてもよい。また、ここでは、最上位ビットの C1から最下位ビットの C15へ向 力つて順番に符号を記憶させた力 最下位ビットの C15から最上位ビットの C1へ向 力つて順番に符号を記憶させるとしてもよい。すなわち、 R1 : C15に符号" 1"を格納 し、 R1 : C14に符号" 2"を格納し、最終的に R1 : C1に符号" 15"を格納する。以降は 、 R2 : C15に符号" 9"というように順番を逆転させた符号を記憶させるとしてもよい。さ らに、図 6に示されるように、符号列を C1〜C15内にランダムに記憶され、部分符号 列抽出部 140に入力する符号列が連続した符号となるように演算を施してから出力 されるとしてちよい。
[0063] なお、各記憶領域に、 1種類の符号列を記憶させる代わりに、複数種類の符号列を 記憶させるとしてもよい（例えば、図 7参照。 )0この場合において、各符号列は、少な くとも 2X— 1ビットの連続する記憶領域に記憶される。
[0064] 図 7は、本実施の形態における符号テーブル記憶部 120で記憶されている符号テ 一ブルの変形例を示す図である。図 7に示されるように、変形例として、符号テープ ル 180は、アドレス R1〜R16のアドレスごとに、 2種類の符号列が記憶されているレコ ードから構成されている。以下、 2種類の符号列のうち、一方を第 1符号列部分とし、 他方を第 2符号列部分と呼称する。第 1符号列部分は、上位 8ビットの基本部分 (C1 〜C8)と下位 7ビットの冗長部分 (C9〜C15)とから構成されて 、る。冗長部分 (C9 〜C15)は、次のアドレスの基本部分 (C1〜C8)の上位 7ビット分の符号列と同じで ある。第 2符号列部分は、上位 8ビットの基本部分 (C16〜C23)と下位 7ビットの冗長 部分 (C24〜C30)と力も構成されている。冗長部分 (C24〜C30)は、次のアドレス の基本部分 (C16〜C23)の上位 7ビット分の符号列と同じである。
[0065] 続いて、本実施の形態における部分符号列抽出部 140の入出力について説明す る。
[0066] 図 8は、本実施の形態における部分符号列抽出部 140の入出力を示す図である。
図 8に示されるように、ここでは、一例として、部分符号列抽出部 140で 5ビット分シフ トした場合について説明する。
[0067] まず、アドレス制御部 110は、読み出し対象の符号列が特定されるアドレスを符号 テーブル記憶部 120へ出力する。符号テーブル記憶部 120は、アドレス制御部 110 力もアドレスが出力されると、そのアドレスによって特定される符号列（C1〜C15)を 出力する。
[0068] これに伴い、部分符号列抽出部 140は、符号テーブル記憶部 120から出力された 符号列（C1〜C15)を 5ビット分シフトする。最上位ビットから 8ビット分の符号 (C6〜 C 13)を部分符号列として出力する。このとき、ビットシフト制御回路 141は、 5ビット分 シフトさせる制御信号を符号選択回路 142へ出力する。符号選択回路 142は、ビット シフト制御回路 141から出力された制御信号に従って、符号テーブル記憶部 120か ら出力された符号列を 5ビット分シフトする。
[0069] なお、符号テーブル 170の代わりに、図 7に示される符号テーブル 180を使用する 場合は、シフトするビット量を増やすだけで、容易に、別種の符号列の 8ビット分の符 号を選択することができる。これによつて、干渉時などに、すばやく符号パターンを変 更することができる。
[0070] 図 9、図 10、図 11は、本実施の形態における部分符号列抽出部 140から出力され る部分符号列と、並列 Z直列変換部 150から 1つずつ直列で出力される符号との概 要を示す図である。以下、アドレス Rn (nは 1から 16までの整数。）に対する符号列 (R n: Cl〜C15)のうち、最上位ビットから m (mは 0から 7までの整数。）ビット下位にシフ トしたビットから始まる上位 8ビット分の符号を部分符号列 (Rn: Cl +m〜C8+m)と する。
[0071] ここでは、一例として、図 9に示されるように、繰返し同符号を発生させる場合につ いて説明する。先ず、部分符号列抽出部 140は、符号テーブル記憶部 120から出力 された符号列 (Rl : C1〜C15)のうち読み出し対象の上位 8ビット分の符号を部分符 号列 (R1 : C1〜C8)として出力する。これに伴い、並列 Z直列変換部 150は、部分 符号列抽出部 140から出力された部分符号列 (Rl : C1〜C8)を 1ビットずつ出力す る。このとき、符号 "1 "から符号" 8"まで順番に 1つずつ直列で出力する。
[0072] そして、部分符号列抽出部 140は、符号テーブル記憶部 120から出力される符号 列 (R2： C 1〜C 15)から符号列 (R16： C 1〜C 15)に対しても同様の処理を実行する 。これに伴い、並列 Z直列変換部 150は、部分符号列抽出部 140から出力される部 分符号列 (R2： C1〜C8)から部分符号列 (R16： C1〜C8)に対しても同様の処理を 実行する。
[0073] ただし、並列 Z直列変換部 150は、部分符号列 (R16 : C1〜C8)に対して、符号" 121"から符号" 127"まで順番に出力する。そして、 1番目の符号に戻り、符号" 1"を 出力する。このように M系列の符号を利用するにあたって、 1ビットの空きができるた め、一つずれて符号が出力される。このため、次に、部分符号列抽出部 140は、符 号" 2"から始まる部分符号列 (R1： C2〜C9)を出力する必要がある。
[0074] そこで、部分符号列抽出部 140は、符号テーブル記憶部 120から出力された符号 列 (Rl : C1〜C15)のうち読み出し対象の上位 8ビット分の符号を 1ビット下位にシフ トする。 1ビット下位にシフトした上位 8ビット分の符号を部分符号列 (Rl : C2〜C9)と して出力する。これに伴い、並列 Z直列変換部 150は、部分符号列抽出部 140から 出力された部分符号列 (R1 : C2〜C9)を 1ビットずつ出力する。このとき、符号" 2"か ら符号" 9"まで順番に 1つずつ直列で出力する。
[0075] そして、並列 Z直列変換部 150は、部分符号列抽出部 140から出力される部分符 号列 (R2： C2〜C9)から部分符号列 (R16： C2〜C9)に対しても同様の処理を実行 する。
[0076] 同様に、部分符号列抽出部 140は、符号テーブル記憶部 120から出力された符号 列 (Rl : C1〜C15)のうち読み出し対象の上位 8ビット分の符号を 2ビット下位にシフ トする。 2ビット下位にシフトした上位 8ビット分の符号を部分符号列 (Rl : C3〜C10) として出力する。これに伴い、並列 Z直列変換部 150は、部分符号列抽出部 140か ら出力された部分符号列 (R1 : C3〜C10)を 1ビットずつ出力する。このとき、符号" 3 "から符号" 10"まで順番に 1つずつ直列で出力する。
[0077] そして、並列 Z直列変換部 150は、部分符号列抽出部 140から出力される部分符 号列 (R2： C3〜C10)から部分符号列 (R16： C3〜C10)に対しても同様の処理を 実行する。
[0078] 以下、部分符号列抽出部 140は、アドレス R1〜R16の符号列に対して処理を実行 するごとに、符号テーブル記憶部 120から出力される符号列 (Rn: Cl〜C15)のうち 読み出し対象の上位 8ビット分の符号を 1ビットずつ下位にシフトして出力する。最終 的に 7ビット下位にシフトし、部分符号列抽出部 140は、部分符号列 (R1 : C8〜C15 )から部分符号列 (R15： C8〜C15)を出力して、最初の部分符号列 (R1： C1〜C8) に戻る。
[0079] 次に、図 10に示されるように、 1ビット遅延した符号を発生させる場合について説明 する。この場合において、部分符号列抽出部 140は、アドレス R1〜R16の符号列に 対して処理を実行するごとに、次のようにする。部分符号列抽出部 140は、符号列の うち読み出し対象の上位 8ビット分の符号を 1ビットずつ下位にシフトする代わりに、符 号テーブル記憶部 120から出力される符号列 (Rn： C 1〜C 15)のうち読み出し対象 の上位 8ビット分の符号をシフトせずに出力する。こうすることにより、 1ビット遅延した 符号を発生させることができ、スぺ外ル拡散方式の相関操作などに使用することが できる。
[0080] また、図 11に示されるように、 5ビット遅延した符号を発生させるとする。この場合に おいて、部分符号列抽出部 140は、アドレス R1〜R16の符号列に対して処理を実 行するごとに、次のようにする。
[0081] まず、部分符号列抽出部 140は、アドレス R1〜R16の符号列（Rn: Cl〜C15)のう ち読み出した対象の上位 8ビット分の符号を部分符号列 (Rn: Cl〜C8)として出力 する。次に、部分符号列抽出部 140は、アドレス R16の符号列 (R16 : C1〜C15)の うち読み出し対象の上位 8ビット分の符号を 3ビット下位にシフトする。 3ビット下位に シフトした上位 8ビット分の符号を部分符号列 (R16 : C4〜11)として出力する。これ によって、 1周期目の符号" 1"から符号" 127"までが出力された後に、 5ビット遅延分 の符号" 1"と符号" 124"から符号" 127"までと、 2周期目の符号" 1"から符号" 4"ま でとが出力される。
[0082] その後、部分符号列抽出部 140は、アドレス R1〜R16の符号列の読み出し対象の 上位 8ビットの符号列（Rn: Cl〜C15)を 4ビットずつ下位にシフトする。 4ビット下位 にシフトした上位 8ビット分の符号を部分符号列 (Rn: C5〜C12)として出力する。以 下、はじめに戻って、再度、部分符号列抽出部 140は、アドレス R1〜R16の符号列（ Rn: Cl〜C15)のうち読み出した対象の上位 8ビット分の符号を部分符号列 (Rn： C 1〜C8)として出力する。これによつて、 2周期目の符号" 5"から符号" 127"までが出 力された後に、 5ビット遅延分の符号" 1"から符号" 5"までが出力される。
[0083] 以下、同様にして、任意のビット遅延した符号を発生させる場合にぉ 、て、部分符 号列抽出部 140は、アドレス R1〜R16の符号列に対して処理を実行するごとに、適 宜、ビットを下位にシフトさせる。
[0084] 続いて、本実施の形態における符号発生装置 101のタイミングチャートについて説 明する。
[0085] 図 12は、本実施の形態における符号発生装置 101のタイミングチャートを示す図 である。図 12、図 5に示されるように、クロック生成部 160は、クロック信号を並列 Z直 列変換部 150、タイミング制御部 130などに供給する。ここで、クロック信号は、並列 Z直列変換部 150のシフトレジスタ 152を駆動するクロック信号である。なお、クロック 信号は、符号テーブル記憶部 120から部分符号列抽出部 140を介して並列で出力 される 8ビットの部分符号列を 1ビットずつ直列で出力するため、符号テーブル記憶 部 120の状態を制御するタイミング信号の周波数の 8倍で動作させる必要がある。
[0086] 符号テーブル記憶部 120は、符号テーブル記憶部 120の動作に示されるように、 8 クロック分のクロック信号の間に、読み出し対象の符号列のアドレスを変更し (以下、 アドレス変更動作と呼称する。）、ラッチ 151の読込み期間に合わせて、変更後のアド レスによって特定される符号列を出力する（以下、符号出力動作と呼称する。 ) o以降 、アドレス変更動作と符号出力動作とを交互に繰り返し、アドレス R1〜R16の符号列 を出力する。ここで、タイミング制御部 130から出力されるタイミング信号の" 0"の期間 にアドレスの変更を行い、 " の期間に符号出力を行うとすると、クロック周波数は、タ イミング信号の周波数の 8倍であることが分かる。
[0087] ラッチ 151は、ラッチ動作に示されるように、符号テーブル記憶部 120の符号出力 動作の期間に合わせて、ラッチ 151で保持されている部分符号列を更新し (以下、読 込動作と呼称する。）、符号テーブル記憶部 120のアドレス変更動作の期間に合わ せて、シフトレジスタ 152へ出力される部分符号列を保持する（以下、保持動作と呼 称する。）。
[0088] リセット信号発生回路 153は、リセット信号に示されるように、ラッチ 151の保持動作 の期間に合わせて、リセット信号をシフトレジスタ 152へ出力し、シフトレジスタ 152で 保持されている部分符号列をラッチ 151で保持されている部分符号列に変更させる
[0089] シフトレジスタ 152は、シフトレジスタ動作に示されるように、リセット信号" 1"がリセッ ト信号発生回路 153から入力されると、保持している部分符号列をラッチ 151で保持 されている部分符号列に更新する（以下、データ更新動作と呼称する。 )oリセット信 号" 0"がリセット信号発生回路 153から入力されると、保持している部分符号列をシフ トさせながら出力する（以下、データシフト動作と呼称する。 )oそして、符号出力に示 されるように、クロック信号に従って、符号を順番に出力し、データ更新動作のときに 、更新したデータを出力する。
[0090] このように、図 12に示されるタイミングチャートに従って、各構成要素のタイミングを 制御することによって、高速なチップレートを有する符号を発生させることができる。 つまり、符号テーブル記憶部 120で記憶されている符号は、クロック生成部 160から 供給される 8クロックのクロック信号に対して、一度しか出力することができない。しか し、並列に 8ビットの符号を並列 Z直列変換部 150へ入力するため、並列 Z直列変 換部 150で部分符号列を 1ビットずつ直列で出力することにより、高速なチップレート (タイミング信号の 8倍の速さ）で符号を出力することができる。
[0091] 以上、本実施の形態における符号発生装置 101によれば、符号テーブル記憶部 1 20に複数の符号列を記憶し、所定の規則に従って符号列が記憶されていることによ り、任意の符号かつ任意の遅延量を有する擬似雑音符号を発生させることができる。 このため、耐干渉性が高ぐ相関操作の自由度を格段に増加させた符号発生装置を 提供することができる。また、 M系列符号以外の符号についても、同様に符号列を使 用することにより、アドレス制御の演算を軽減でき、高い読み出し効率を実現すること ができる。
[0092] また、符号テーブル記憶部 120と高速なクロック周波数で動作する並列 Z直列変 換部 150とを用いて、符号テーブル記憶部 120から並列で出力される符号列を、 1つ ずつ直列で高速に符号を出力することができるため、高分解能なスペクトル拡散方 式のレーダ装置を提供することができる。
[0093] なお、図 5では、ラッチ 151の動作クロックは、分周器 162から直接入力している力 タイミング制御部 130により制御されたクロック信号を用いてもよい。また、クロック生 成部 160は、安定な電圧制御発振器 (VCO) 161と分周器 162のみで構成するとし てもよい。
[0094] なお、図 6に示されるように、符号列は、アドレス毎に順番に並んでいなくともよい。
例えば、アドレス R1に本来なら記憶される符号列がアドレス R4などに記憶されて 、る としてもよい。さらに、符号列を逆順で格納してもよぐアドレス内でランダムに格納し ても良い。この場合において、アドレス制御や符号順序を整えるために要する演算が 必要となるのは言うまでもない。
[0095] なお、符号列の前後、または別種類の符号列との間に、符号列とは異なるデータや 空ビットが存在してもよい。また、 2種類の符号列を記憶するにあたって、第 1符号列 部分を記憶したアドレスとは別のアドレスに第 2符号列部分を記憶するとしてもよい。
[0096] なお、符号テーブル記憶部 120に記憶させる複数の符号列は、任意のアドレスに 記憶し、所望のアドレスを指定して符号を出力するとしてもよい。しかし、効率良く読 み出すため、本実施の形態における符号テーブル記憶部 120のように複数の符号 列を記憶する方が好ましい。
[0097] なお、符号テーブル記憶部 120の符号出力動作をシフトレジスタ 152のデータ更 新動作に合わせるように、符号テーブル記憶部 120の動作をタイミング制御部 130で 調整することにより、並列 Z直列変換部 150のラッチ 151を省略することも可能である 。しかし、符号の出力エラーを低減させることができるため、本実施の形態のようにラ ツチ 151を有する方が好ましい。 [0098] (実施の形態 2)
以下、本発明に係わる実施の形態 2について図面を参照しながら説明する。
[0099] 本実施の形態における符号発生装置は、下記 (e)に示される特徴を備える。
[0100] (e)部分符号列抽出機能は、（el)符号列選択機能で選択された符号列のうち、第 1の符号列部分を読み出し、第 1の符号列部分力 所定ビット分の符号を抽出する第 1の部分符号列抽出機能と、（e2)符号列選択機能で選択された符号列のうち、第 2 の符号列部分を読み出し、第 2の符号列部分から所定ビット分の符号を抽出する第 2 の部分符号列抽出機能と、（e3)第 1の部分符号列抽出機能と第 2の部分符号列抽 出機能とを交互に選択し、選択した方で抽出された所定ビット分の符号を部分符号 列として出力する部分符号列選択機能とを備える。
[0101] 以上の点を踏まえて本実施の形態における符号発生装置について説明する。なお 、実施の形態 1における構成要素と同一の構成要素については、同一の参照符号を 付して説明を省略する。
[0102] 図 13は、本実施の形態における符号発生装置の構成を示す図である。図 13に示 されるように、符号発生装置 201は、図 4に示される実施の形態 1における符号発生 装置 101と比べて、次の点が異なる。符号発生装置 201は、タイミング制御部 230か ら供給されるタイミング信号に従って、 2種類の符号列が符号テーブル記憶部 220か ら同時に出力され、部分符号列選択部 250で交互に選択されて出力される。このとき 、部分符号列選択部 250は、タイミング信号の 2倍の周波数で交互に 2種類の部分 符号列を出力する。
[0103] 具体的には、符号テーブル 270が符号テーブル記憶部 220に記憶されているとす る。符号テーブル 270は、アドレス R1〜R16のアドレスごとに、 23ビットの符号列（C 1〜C23)が記憶されているとする。符号テーブル 270のうち、アドレス R1〜R16、ビ ット C1〜C15を領域 271とする。アドレス R1〜R16、ビット C9〜C23を領域 272とす る。つまり、部分符号列選択部 250の出力側のデータバス幅を Y(Yは 1以上の整数 。）とすると、アドレス R1〜R16の各アドレスは、 3Y—1ビットのデータで構成され、上 位 Yビットが基本部分、上位 Y+ 1ビット以降が冗長部分となる。また、領域 271は、 基本部分が上位 Yビット、冗長部分力 SY+ 1ビットから 2Y— 1ビットに対応する。領域 272は、冗長部分の Y+ lビット以降に存在し、基本部分が上位 Y+ 1から 2Υビット、 冗長部分が 2Y+ 1から 3Υ— 1ビットまでとなる。ここでは、 Υとして 8を採用した場合 について説明する。
[0104] この場合において、先ず、アドレス制御部 210は、アドレス R1のビット C1〜C23を 選択する。これに伴い、部分符号列抽出部 240aは、アドレス制御部 210で選択され た符号列（アドレス R1のビット C1〜C23)のうち、第 1の部分符号列（アドレス R1のビ ット C1〜C15)を読み出し、第 1の部分符号列（アドレス R1のビット C1〜C15)から 8 ビット分の符号を抽出する。また、部分符号列抽出部 240bは、アドレス制御部 210で 選択された符号列（アドレス R1のビット C1〜C23)のうち、第 2の部分符号列（ァドレ ス R1のビット C9〜C23)を読み出し、第 2の部分符号列（アドレス R1のビット C9〜C 23)力も 8ビット分の符号を抽出する。そして、部分符号列選択部 250は、部分符号 列抽出部 240aと部分符号列抽出部 240bとを交互に選択し、選択した方で抽出され た所定ビット分の符号を部分符号列として出力する。なお、部分符号列抽出部 240a , 240bは、それぞれのビットシフト制御回路で互いに連携する以外は、実施の形態 1 における部分符号列抽出部 140と同一の構成要素により説明を省略する。また、連 携するにあたって、同調するとしてもよいし、非同調するとしてもよい。さらに、シフト量 が同じであってもよいし、異なるとしてもよい。
[0105] 例えば、シフト量" 0"の場合では、図 14に示されるように、部分符号列抽出部 240a は、第 1の部分符号列（アドレス R1のビット C1〜C15)のうち、部分符号列（アドレス R 1のビット C1〜C8)を選択して部分符号列選択部 250へ出力する。また、部分符号 列抽出部 240bは、第 2の部分符号列（アドレス R1のビット C9〜C23)のうち、部分符 号列（アドレス R1のビット C9〜C16)を選択して部分符号列選択部 250へ出力する。 そして、部分符号列選択部 250は、タイミング信号の立ち上がり（時間 t )で、部分符
1
号列（アドレス R1のビット C1〜C8)を並列 Z直列変換部 150へ出力する。タイミング 信号の立ち下がり（時間 t 2 )で、部分符号列（アドレス R1のビット C9〜C16)を並列 Z 直列変換部 150へ出力する。
[0106] 同様に、シフト量" 1"の場合では、図 15に示されるように、部分符号列抽出部 240a は、符号列（アドレス R1のビット C1〜C15)のうち、部分符号列（アドレス R1のビット C 2〜C9)を選択して部分符号列選択部 250へ出力する。また、部分符号列抽出部 2 40bは、符号列（アドレス R1のビット C9〜C23)のうち、部分符号列（アドレス R1のビ ット C10〜C17)を選択して部分符号列選択部 250へ出力する。そして、部分符号列 選択部 250は、タイミング信号の立ち上がり（時間 t )で、部分符号列（アドレス R1の
1
ビット C2〜C9)を並列 Z直列変換部 150へ出力する。タイミング信号の立ち下がり（ 時間 t )で、部分符号列（アドレス R1のビット C10〜C17)を並列 Z直列変換部 150
2
へ出力する。
[0107] そして、アドレス制御部 210は、アドレスを一つ飛ばして、アドレス R3のビット Cl〜 C23を選択する。部分符号列抽出部 240a、部分符号列抽出部 240b、部分符号列 選択部 250は、同様の処理を実行する。
[0108] これによつて、符号発生装置 201は、並列 Z直列変換部 150に切れ目なく部分符 号列を供給し続けることができる。
[0109] 例えば、符号発生装置 101は、並列 Z直列変換部 150に対する部分符号列の供 給が追いつかない場合がある。これは、符号テーブル記憶部 120、部分符号列抽出 部 140などの演算量が多いと、これらが低速動作になるためである。これに対して、 符号発生装置 201は、連続する部分符号列を用意して交互に出力する。このため、 符号テーブル記憶部 220、部分符号列抽出部 240a、部分符号列抽出部 240bなど は、符号テーブル記憶部 120、部分符号列抽出部 140などと比べれば、半分の周波 数で動作することができる。さらに、部分符号列選択部 250は、どちらを出力するかを 選択するだけであるので、符号テーブル記憶部 220、部分符号列抽出部 240a、部 分符号列抽出部 240bなどと比較して高速動作ができる。結果、符号発生装置 201 は、並列 Z直列変換部 150に切れ目なく部分符号列を供給し続けることができる。
[0110] (実施の形態 3)
以下、本発明に係わる実施の形態 3について図面を参照しながら説明する。
[0111] 本実施の形態における符号発生装置は、下記 (f)に示される特徴を備える。
[0112] (f)符号発生装置は、（fl)擬似雑音符号を生成する符号生成機能と、（f2)符号生 成機能で生成された符号を、 2X— 1ビット分、保持する符号保持機能と、（f3)はじめ は、符号保持機能で 2X—1ビットの符号が保持されると、符号保持機能で保持され ている 2X— 1ビットの符号を記憶機能の所定の記憶先に記憶させ、次からは、符号 保持機能で Xビットの新たな符号が保持されると、符号保持機能で新たに保持されて V、る 2X— 1ビットの符号を記憶機能の新たな記憶先に記憶させる書き込み制御機能 とを備える。
[0113] 以上の点を踏まえて本実施の形態における符号発生装置について説明する。なお 、実施の形態 1における構成要素と同一の構成要素については、同一の参照符号を 付して説明を省略する。
[0114] 図 16は、本実施の形態における符号発生装置の構成を示す図である。図 16に示 されるように、符号発生装置 301は、新たに、クロック信号供給部 310、書き込み制御 部 320、符号生成部 330、符号列保持部 340を備える。クロック信号供給部 310から 、書き込み制御部 320、符号生成部 330、および符号列保持部 340のそれぞれにク ロック信号が供給される。
[0115] 図 17は、本実施の形態における符号発生装置の詳細な構成を示す図である。図 1 7に示されるように、符号発生装置 301は、擬似雑音符号の種となる符号を生成させ る制御信号が、外部力も入力端子 (不図示)を介して書き込み制御部 320に入力した とする。この場合において、クロック信号供給部 310から供給されるクロック信号に従 つて、書き込み制御部 320、符号生成部 330、および符号列保持部 340が次のよう に動作する。
[0116] 書き込み制御部 320は、符号生成部 330に符号を生成させる。これに伴い、符号 生成部 330は、クロック信号供給部 310から供給されるクロック信号に従って、シフト レジスタ 331と排他的論理和演算回路 (EX— OR) 332とを使用して符号を生成し、 生成した符号を出力する。ここでは、符号生成部 330として、図 1に示されるシフトレ ジスタを用いた PN符号発生器を示し、一例として、シフトレジスタ 331は、 7段のシフ トレジスタとする。
[0117] 符号列保持部 340は、クロック信号供給部 310から供給されるクロック信号に従つ て、符号生成部 330から出力された符号を、所定のサイズの符号列になるまで、シフ トレジスタ 341で一時的に保持する。このとき、符号生成部 330から出力された符号 は、シフトレジスタ 341の右端の段に先ず保持される。そして、クロック信号に従って 符号生成部 330から符号が順次出力される度に、左隣の段へ順次シフトする。ここで は、一例として、シフトレジスタ 341は、 15段のシフトレジスタとする。
[0118] そして、書き込み制御部 320は、クロック信号供給部 310力 供給されるクロック信 号に従って、符号列保持部 340で保持されている符号が所定のサイズの符号列にな ると、書き込み信号と書き込みアドレスとを符号テーブル記憶部 120へ出力する。こ れによって、符号列保持部 340で保持されて 、る所定のサイズの符号列が書き込み アドレスで指定された先に記憶される。
[0119] 具体的には、先ず、書き込み制御部 320は、 15クロックをかけて 15個の符号がシフ トレジスタ 341に保持されるのを待つ。そして、 15個の符号がシフトレジスタ 341に保 持された時点で、書き込み信号と書き込みアドレスとを符号テーブル記憶部 120へ 出力する。このとき、書き込みアドレスとしてアドレス R1を指定すると、符号 1から符号 15までの符号列がアドレス R1の C1〜C15に記憶される。
[0120] 次に、書き込み制御部 320は、 8クロックをかけて 8個の新たな符号がシフトレジスタ 341に保持されるのを待つ。 8個の新たな符号がシフトレジスタ 341に保持された時 点で、書き込み信号と書き込みアドレスとを出力する。このとき、書き込みアドレスとし てアドレス R2を指定すると、符号 9から符号 23までの符号列がアドレス R2の C1〜C 15に記憶される。
[0121] 以下、書き込み制御部 320は、アドレス R16の C1〜C15に符号列が記憶されるま で、 8個の新たな符号がシフトレジスタ 341に保持された時点で、書き込み信号と書き 込みアドレスとを出力することを繰り返す。これによつて、符号の書き換えや追加など が容易となり、符号変更時のコストを低減することができる。また、符号発生装置をレ ーダ装置に実装した状態で符号の書き換えや追加を行うことができる。
[0122] なお、符号テーブル記憶部 120で記憶されている符号テーブルの内容を変更した り、別の符号を符号テーブルに登録したりするとしてもよい。また、外部から符号列が 転送される入力端子を備えるとしてもよい。これによつて、例えば、有線や無線などで 外部装置と通信を行う回路を入力端子の先に設けることで、符号列の書き換えや追 加などが容易となり、符号変更時のコストを低減することができる。さらに、符号発生 装置をレーダ装置に実装した状態で符号列の書き換えや追加を行うことができる。 [0123] なお、符号発生装置 301は、仕様要求に応じて回路構成を変更したり、タップ位置 を変更したりすることができる FPGA (Field Programmable Gate Array)などのようなプ ログラマブル'ロジック 'デバイスによって実現されるとしてもよい。さらに、擬似雑音符 号の種となる複数の符号列を本実施の形態に記載した順序で符号テーブルに追カロ するとしてもよいし、あら力じめ符号テーブル記憶部 120に複数の符号テーブルを記 憶させておき、場合に応じて、使用する符号テーブルを切り替えるとしてもよい。
[0124] (実施の形態 4)
以下、本発明に係わる実施の形態 4について図面を参照しながら説明する。
[0125] 本実施の形態におけるスペクトル拡散型レーダ装置は、（g) (gl)実施の形態 1に おける符号発生装置と同一の構成であって送信用擬似雑音符号を発生させる送信 用擬似雑音符号発生機能と、（g2)搬送波を生成する搬送波生成機能と、（g3)所定 のデータ力 データ信号を生成するデータ信号生成機能と、（g4)データ信号生成 機能で生成されたデータ信号を、搬送波生成機能で生成された搬送波を使用して 変調信号に変調する変調機能と、 (g5)変調機能で変調されて得られた変調信号を 、送信用擬似雑音符号発生機能で発生させた送信用擬似雑音符号を使用して広帯 域信号に拡散変調する拡散変調機能と、 (g6)拡散変調機能で拡散変調されて得ら れた広帯域信号をレーダ波として送信する送信機能と、 (g7)実施の形態 1における 符号発生装置と同一の構成であって受信用擬似雑音符号を発生させる受信用擬似 雑音符号発生機能と、 (g8)レーダ波が物体に反射されて得られた反射波を受信信 号として受信する受信機能と、（g9)受信機能で受信された受信信号を、受信用擬似 雑音符号発生機能で発生させた受信用擬似雑音符号を使用して相関信号に拡散 復調する拡散復調機能と、 (glO)拡散復調機能で拡散復調されて得られた相関信 号を、搬送波生成機能で生成された搬送波を使用してデータ信号に復調する復調 機能と、 (gl l)復調機能で復調されて得られたデータ信号を処理する信号処理機能 とを備える。
[0126] なお、ここでは、一例として、本実施の形態におけるスペクトル拡散型レーダ装置の 送信用擬似雑音符号発生装置および受信用擬似雑音符号発生装置として、実施の 形態 1における符号発生装置 101と同一の構成であるとしている。しかし、実施の形 態 1における符号発生装置 101と同一の構成であるとする代わりに、実施の形態 2に おける符号発生装置 201と同一の構成であるとしてもよいし、実施の形態 3における 符号発生装置 301と同一の構成であるとしてもよい。
[0127] 以上の点を踏まえて本実施の形態におけるスペクトル拡散型レーダ装置について 説明する。なお、実施の形態 1における構成要素と同一の構成要素については、同 一の参照符号を付して説明を省略する。
[0128] 図 18は、本実施の形態における符号発生装置を備えるスペクトル拡散型レーダ装 置の構成を示す図である。図 18に示されるように、スペクトル拡散型レーダ装置 400 は、図 3に示される実施の形態 1におけるスペクトル拡散型レーダ装置 100と比べて 、次の点が異なる。スペクトル拡散型レーダ装置 400は、新たに、搬送波供給源 401 、変調器 402、データ信号供給源 403、復調器 408を備える。
[0129] 搬送波供給源 401は、搬送波を生成し、生成した搬送波を変調器 402と復調器 40 8とに供給する。
[0130] 変調器 402は、データ信号供給源 403から供給されるデータ信号を、搬送波供給 源 401から供給される搬送波を使用して変調する。変調して得られた変調信号を拡 散変調器 102へ出力する。
[0131] データ信号供給源 403は、所定のデータを記憶し、記憶しているデータからデータ 信号を生成し、生成したデータ信号を変調器 402に供給する。
[0132] 復調器 408は、拡散復調器 108から出力された相関信号を、搬送波供給源 401か ら供給される搬送波を使用して復調する。復調して得られたデータ信号を信号処理 装置 109へ出力する。
[0133] なお、この場合において、拡散変調器 102は、変調器 402から出力された変調信 号を、送信用擬似雑音符号発生装置 101から供給される送信用擬似雑音符号を使 用して拡散変調する。
[0134] 送信用アンテナ 104は、拡散変調器 102で拡散変調されて得られた広帯域信号を レーダ波として送信する。
[0135] 受信用アンテナ 106は、レーダ波が物体に反射されて得られた反射波を受信信号 として受信する。 [0136] 拡散復調器 108は、受信用アンテナ 106で受信された受信信号を、受信用擬似雑 音符号発生装置 107から供給される受信用擬似雑音符号を使用して拡散復調する 。拡散復調して得られた相関信号を復調器 408へ出力する。
[0137] 信号処理装置 109は、復調器 408から出力されたデータ信号と、送信用擬似雑音 符号発生装置 101に対する受信用擬似雑音符号発生装置 107の遅延時間となどに 基づいて、障害物の有無、距離、相対速度を算出したり、同種のレーダ装置との間で 、データを送受信したりする。
[0138] なお、本実施の形態におけるスペクトル拡散型レーダ装置 400を、レーダ装置とし て使用するのではなぐ単に、データ通信装置として使用するとしてもよい。
産業上の利用可能性
[0139] 本発明は、スペクトル拡散方式を利用したレーダ装置などに備わる符号発生装置 などとして、特に、高分解能を必要とする近距離用レーダ装置などに備わる符号発生 装置などとして、禾 IJ用することができる。

Claims

請求の範囲
[1] 第 1の周波数でクロック信号を生成するクロック信号生成手段と、
前記クロック信号に従って、前記第 1の周波数よりも低い第 2の周波数でタイミング 信号を生成するタイミング信号生成手段と、
擬似雑音符号の種となる複数の符号列を記憶する記憶手段と、
前記タイミング信号に従って、前記記憶手段に記憶されて!、る複数の符号列の中 から、読み出し対象の符号列を選択する符号列選択手段と、
前記符号列選択手段で選択された符号列のうち、所定ビット分の符号を部分符号 列として抽出する部分符号列抽出手段と、
前記クロック信号に従って、前記部分符号列抽出手段で抽出された部分符号列を 1ビットずつ出力する符号出力手段と
を備えることを特徴とする符号発生装置。
[2] 前記部分符号列のサイズを Xビットとし、前記符号列のサイズを少なくとも 2X— 1ビ ットとした場合において、
前記記憶手段は、前記部分符号列抽出手段へ出力される側のデータバスのビット 幅が少なくとも 2X— 1ビットである
ことを特徴とする請求項 1に記載の符号発生装置。
[3] 前記部分符号列のサイズを Xビットとし、前記符号列のサイズを少なくとも 2X— 1ビ ットとした場合において、
前記記憶手段は、前記符号列が記憶されている記憶領域が少なくとも 2X— 1ビット の連続空間である
ことを特徴とする請求項 1に記載の符号発生装置。
[4] 前記部分符号列のサイズを Xビットとし、前記符号列のサイズを少なくとも 2X—1ビ ットとした場合において、
前記記憶手段は、前記符号列選択手段で次に選択される符号列の X— 1ビットの データが、現在選択中の前記符号列の Xビットに連続する X— 1ビットの記憶領域に 記憶されている
ことを特徴とする請求項 1に記載の符号発生装置。
[5] 前記部分符号列抽出手段は、
前記符号列選択手段で選択された符号列のうち、第 1の符号列部分を読み出し、 前記第 1の符号列部分力 所定ビット分の符号を抽出する第 1の部分符号列抽出部 と、
前記符号列選択手段で選択された符号列のうち、第 2の符号列部分を読み出し、 前記第 2の符号列部分力 所定ビット分の符号を抽出する第 2の部分符号列抽出部 と、
前記第 1の部分符号列抽出部と前記第 2の部分符号列抽出部とを交互に選択し、 選択した方で抽出された所定ビット分の符号を前記部分符号列として出力する部分 符号列選択部と
を備えることを特徴とする請求項 1に記載の符号発生装置。
[6] 前記符号発生装置は、
擬似雑音符号を生成する符号生成手段と、
前記符号生成手段で生成された符号を、 2X— 1ビット分、保持する符号保持手段 と、
はじめは、前記符号保持手段で 2X—1ビットの符号が保持されると、前記符号保持 手段で保持されて 、る 2X— 1ビットの符号を前記記憶手段の所定の記憶先に記憶さ せ、次からは、前記符号保持手段で Xビットの新たな符号が保持されると、前記符号 保持手段で新たに保持されて!、る 2X— 1ビットの符号を前記記憶手段の新たな記憶 先に記憶させる書き込み制御手段と
を備えることを特徴とする請求項 1に記載の符号発生装置。
[7] 請求項 1に記載の符号発生装置と同一の構成であって送信用擬似雑音符号を発 生させる送信用擬似雑音符号発生手段と、
搬送波を生成する搬送波生成手段と、
所定のデータからデータ信号を生成するデータ信号生成手段と、
前記データ信号生成手段で生成されたデータ信号を、前記搬送波生成手段で生 成された搬送波を使用して変調信号に変調する変調手段と、
前記変調手段で変調されて得られた変調信号を、前記送信用擬似雑音符号発生 手段で発生させた送信用擬似雑音符号を使用して広帯域信号に拡散変調する拡散 変調手段と、
前記拡散変調手段で拡散変調されて得られた広帯域信号をレーダ波として送信す る送信手段と、
請求項 1に記載の符号発生装置と同一の構成であって受信用擬似雑音符号を発 生させる受信用擬似雑音符号発生手段と、
前記レーダ波が物体に反射されて得られた反射波を受信信号として受信する受信 手段と、
前記受信手段で受信された受信信号を、前記受信用擬似雑音符号発生手段で発 生させた受信用擬似雑音符号を使用して相関信号に拡散復調する拡散復調手段と 前記拡散復調手段で拡散復調されて得られた相関信号を、前記搬送波生成手段 で生成された搬送波を使用してデータ信号に復調する復調手段と、
前記復調手段で復調されて得られたデータ信号を処理する信号処理手段と を備えることを特徴とするスペクトル拡散型レーダ装置。
[8] 請求項 1に記載の符号発生装置を送信用擬似雑音符号発生装置および受信用擬 似雑音符号発生装置のいずれかとして備えることを特徴とするレーダ装置。
[9] 請求項 1に記載の符号発生装置を擬似雑音符号発生装置として備えることを特徴 とするスペクトル拡散装置。
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