JP4994239B2 - 符号発生装置 - Google Patents

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Description

本発明は、スペクトル拡散方式を用いたレーダ装置において使用される符号発生装置などに関し、特に、高速なチップレートで符号を発生させることができる符号発生装置などに関する。
近年、自動車に搭載されるレーダ装置（以下、車載レーダ装置と呼称する。）に関する技術開発が活発化している。その一例として、直接拡散（Ｄｉｒｅｃｔ Ｓｅｑｕｅｎｃｅ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ）方式を利用したレーダ装置（以下、ＤＳ−ＳＳ方式のレーダ装置と呼称する。）等が提案されている。
ＤＳ−ＳＳ方式のレーダ装置は、具体的には、送信側では、拡散符号を使用して、狭帯域信号を広帯域信号に変調（拡散）し、変調して得られた広帯域信号をレーダ波として送信する。受信側では、送信したレーダ波が対象物に反射されて得られた反射波を受信信号として受信し、拡散符号を使用して、受信した受信信号を元の狭帯域信号に復調（逆拡散）する。このとき、狭帯域信号を広帯域信号に変調するときに送信側で使用した拡散符号と同一の拡散符号が、符号のビット幅、またはビット幅以下でずらしながら、受信側で生成される。生成された拡散符号と、受信信号との間で、その都度、相関操作（逆拡散）が行われる。少しずつずらしながら、レーダ波を送信してから、送信したレーダ波が対象物に反射されて得られた反射波を受信するまでの伝搬時間に相当する変位量までずらしたときに、狭帯域信号が得られる。この相関操作は、スキャン範囲に相当する変位量まで行い、繰返し行われる。ここで、この一回の変位量、つまり、拡散符号のビット幅が、このレーダ装置における距離分解能を決定する。そして、ビット幅の狭い符号ほど、すなわち、高速なチップレートの符号ほど、高分解能なレーダ装置とされる。
また、車載レーダ装置は、衝突回避などの安全性向上、後退発車支援に代表される運転利便性向上、オートクルーズなどの運転容易性向上などを目的とし、先行車両、後方障害物などの検出に利用される。このような目的において、自車以外の車両に搭載された同種のレーダ装置が発する電磁波による干渉など、不要電波の影響を抑える必要がある。
このため、ＤＳ−ＳＳ方式のレーダ装置で使用される拡散符号として、他車に搭載された同種装置からのレーダ波との干渉を回避できる相互相関特性の優れた符号、かつ自車から送信されるレーダ波との干渉を回避できる自己相関特性の優れた符号が望まれる。また、ＤＳ−ＳＳ方式のレーダ装置は、他車に搭載された同じ拡散符号を用いるレーダ装置から干渉を受けた場合は、任意の拡散符号に変更できる機能を備えていることが望ましい。
加えて、受信側で逆拡散処理を行うときに、レーダ波の伝搬時間に相当する遅延を拡散符号に与え相関をとる必要があるため、任意の遅延量（遅延時間）を発生させることができる符号発生装置が必要である。さらに、このレーダ装置を近距離用レーダとして適用する場合には、数センチメートルの距離分解能が必要であり、高速なチップレートで符号を発生させることが必要となる。
そこで、一般に、拡散符号として、送受信双方で共通の規則を持った擬似雑音（Ｐｓｅｕｄｏ Ｎｏｉｓｅ）符号（以下、ＰＮ符号と呼称する。）が用いられている。その代表的な符号としてＭ系列符号やＧｏｌｄ系列符号がある。
図１、図２は、従来の形態におけるＰＮ符号発生器の構成を示す図である。図１に示されるように、ＰＮ符号発生器１２は、シフトレジスタ１１と、排他的論理和演算回路（ＥＸ−ＯＲ）１３とを備える。ここでは、一例として、シフトレジスタ１１は、ｎ段のシフトレジスタとする。そして、シフトレジスタ１１の最終段の論理値と途中段の論理値とを排他的論理和演算回路（ＥＸ−ＯＲ）１３で排他的論理和をとり、初段に入力させながらＰＮ符号を発生させる。ただし、シフトレジスタ１１を有するＰＮ符号発生器１２は、途中段の論理値を取り出すタップ位置の変更が難しく、要求に応じてＰＮ符号を変更することが困難である。
これに対して、図２に示されるように、ＰＮ符号発生器２３は、フラッシュメモリ２３ｂと、フラッシュメモリ２３ｂに符号を書き込むためのライトコントローラ２３ｃと、符号を読み出すリードコントローラ２３ｄと、指定されたアドレスの符号を出力するマイクロプロセッサユニット（ＭＰＵ）２３ａとを備え、任意符号の発生および読出しアドレスを指定することにより、任意の遅延量を有する符号を発生させることができる（例えば、特許文献１参照。）。
特開平７−８６９８４号公報
しかしながら、上記従来方式のＰＮ符号発生器（以下、符号発生装置とも呼称する。）においては、符号を記憶させる記憶装置のクロック周波数に従い符号が出力される。このため、従来の記憶装置を用いた符号発生装置では、そのクロック周波数、つまりレーダ分解能を決定するチップレートが、数百ＭＨｚ程度となる。例えば、レーダ装置において、チップレートが３００ＭＨｚの場合、レーダの距離分解能は０．５ｍ程度となり、近距離用レーダ装置で要求される距離分解能（数センチメートル程度）の約１０倍となる。このため、従来の符号発生装置を用いて高分解能レーダ装置を実現することが困難という問題がある。
そこで、本発明は、上記問題に鑑みてなされたものであり、従来の記憶装置を用いて、高速なチップレートで符号を発生させることができる符号発生装置を提供することを目的とする。
上記の目的を達成するため、本発明に係わる符号発生装置は、（ａ）（ａ１）第１の周波数でクロック信号を生成するクロック信号生成手段と、（ａ２）前記クロック信号に従って、前記第１の周波数よりも低い第２の周波数でタイミング信号を生成するタイミング信号生成手段と、（ａ３）擬似雑音符号の種となる複数の符号列を記憶する記憶手段と、（ａ４）前記タイミング信号に従って、前記記憶手段に記憶されている複数の符号列の中から、読み出し対象の符号列を選択する符号列選択手段と、（ａ５）前記符号列選択手段で選択された符号列のうち、所定ビット分の符号を部分符号列として抽出する部分符号列抽出手段と、（ａ６）前記クロック信号に従って、前記部分符号列抽出手段で抽出された部分符号列を１ビットずつ出力する符号出力手段とを備える。
これによって、タイミング信号よりも高速のクロック信号で符号を出力することができ、高速なチップレートで符号を出力することができる。
さらに、（ｂ）前記部分符号列のサイズをＸビットとし、前記符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、前記記憶手段は、前記部分符号列抽出手段へ出力される側のデータバスのビット幅が少なくとも２Ｘ−１ビットであるとしてもよい。
または、（ｃ）前記部分符号列のサイズをＸビットとし、前記符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、前記記憶手段は、前記符号列が記憶されている記憶領域が少なくとも２Ｘ−１ビットの連続空間であるとしてもよい。
または、（ｄ）前記部分符号列のサイズをＸビットとし、前記符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、前記記憶手段は、前記符号列選択手段で次に選択される符号列のＸ−１ビットのデータが、現在選択中の前記符号列のＸビットに連続するＸ−１ビットの記憶領域に記憶されているとしてもよい。
これらによって、符号列から部分符号列として抽出する部分をシフトすることができ、適宜シフトすることで、任意の遅延符号を容易に生成することができる。
または、（ｅ）前記部分符号列抽出手段は、（ｅ１）前記符号列選択手段で選択された符号列のうち、第１の符号列部分を読み出し、前記第１の符号列部分から所定ビット分の符号を抽出する第１の部分符号列抽出部と、（ｅ２）前記符号列選択手段で選択された符号列のうち、第２の符号列部分を読み出し、前記第２の符号列部分から所定ビット分の符号を抽出する第２の部分符号列抽出部と、（ｅ３）前記第１の部分符号列抽出部と前記第２の部分符号列抽出部とを交互に選択し、選択した方で抽出された所定ビット分の符号を前記部分符号列として出力する部分符号列選択部とを備えるとしてもよい。
これによって、連続する部分符号列を用意して交互に出力するため、部分符号列を抽出する機能が１つである場合などと比べれば、半分の周波数で動作することができる。さらに、部分符号列選択部は、どちらを出力するかを選択するだけであるので、記憶手段、第１の部分符号列抽出部、第２の部分符号列抽出部などと比較して高速動作ができる。結果、符号発生装置は、符号出力手段に切れ目なく部分符号列を供給し続けることができる。
なお、本発明は、符号発生装置として実現されるだけではなく、符号発生装置を制御する符号発生方法、符号発生装置を送信用擬似雑音符号発生装置および受信用擬似雑音符号発生装置のいずれかに備えるレーダ装置、符号発生装置を擬似雑音符号発生装置として備えるスペクトル拡散装置等として実現されるとしてもよい。
本発明によれば、擬似雑音符号の種となる複数の符号列を所定の規則に従って記憶している記憶装置の出力を制御するタイミング信号よりも高速なクロック信号を使用して符号を出力することができる。これによって、高分解能なレーダ装置を提供することができる。
また、所定の順番で記憶装置から出力された符号列の中から部分符号列として抽出する部分を適宜シフトすることで、任意の符号かつ任意の遅延量を有する擬似雑音符号を発生させることができる。これによって、耐干渉性が高く、相関操作の自由度を格段に増加することができる。
（実施の形態１）
以下、本発明に係わる実施の形態１について図面を参照しながら説明する。
本実施の形態における符号発生装置は、下記（ａ）〜（ｄ）に示される特徴を備える。
（ａ）（ａ１）第１の周波数でクロック信号を生成するクロック信号生成機能と、（ａ２）クロック信号に従って、第１の周波数よりも低い第２の周波数でタイミング信号を生成するタイミング信号生成機能と、（ａ３）擬似雑音符号の種となる複数の符号列を記憶する記憶機能と、（ａ４）タイミング信号に従って、記憶機能に記憶されている複数の符号列の中から、読み出し対象の符号列を選択する符号列選択機能と、（ａ５）符号列選択機能で選択された符号列のうち、所定ビット分の符号を部分符号列として抽出する部分符号列抽出機能と、（ａ６）クロック信号に従って、部分符号列抽出機能で抽出された部分符号列を１ビットずつ出力する符号出力機能とを備える。
（ｂ）部分符号列のサイズをＸビットとし、符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、記憶機能は、部分符号列抽出機能へ出力される側のデータバスのビット幅が少なくとも２Ｘ−１ビットである。
（ｃ）部分符号列のサイズをＸビットとし、符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、記憶機能は、符号列が記憶されている記憶領域が少なくとも２Ｘ−１ビットの連続空間である。
（ｄ）部分符号列のサイズをＸビットとし、符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、記憶機能は、符号列選択機能で次に選択される符号列のＸ−１ビットのデータが、現在選択中の符号列のＸビットに連続するＸ−１ビットの記憶領域に記憶されている。
以上の点を踏まえて本実施の形態における符号発生装置について説明する。
図３は、本実施の形態における符号発生装置を備えるスペクトル拡散型レーダ装置の構成を示す図である。図３に示されるように、スペクトル拡散型レーダ装置１００は、送信用擬似雑音符号を使用して狭帯域信号を広帯域信号に拡散変調する。拡散変調して得られた広帯域信号をレーダ波として送信する。送信したレーダ波が物体に反射されて得られた反射波を受信信号として受信する。受信用擬似雑音符号を使用して受信信号を相関信号に拡散復調する。拡散復調して得られた相関信号に基づいて、物体の有無、距離、相対速度を算出する。
ここでは、一例として、スペクトル拡散型レーダ装置１００は、送信用擬似雑音符号発生装置１０１、拡散変調器１０２、信号源１０３、送信用アンテナ１０４、受信用アンテナ１０６、受信用擬似雑音符号発生装置１０７、拡散復調器１０８、信号処理装置１０９などを備える。
送信用擬似雑音符号発生装置１０１は、送信用擬似雑音符号を生成し、生成した送信用擬似雑音符号を拡散変調器１０２に供給する。ここで、送信用擬似雑音符号は、２値の擬似雑音符号である。ここでは、一例として、送信用擬似雑音符号は、擬似雑音符号としてよく知られているＭ系列符号とする。
拡散変調器１０２は、信号源１０３から供給される狭帯域信号に対して、送信用擬似雑音符号発生装置１０１から供給される送信用擬似雑音符号を使用してスペクトル拡散変調処理を施し、必要に応じて周波数変換や増幅などの信号処理を施し、広帯域信号に変換する。
信号源１０３は、狭帯域信号を生成し、生成した狭帯域信号を拡散変調器１０２に供給する。
送信用アンテナ１０４は、拡散変調器１０２で変換されて得られた広帯域信号をレーダ波として送信する。
受信用アンテナ１０６は、レーダ波が物体に反射されて得られた反射波を受信信号として受信する。
受信用擬似雑音符号発生装置１０７は、受信用擬似雑音符号を生成し、生成した受信用擬似雑音符号を拡散復調器１０８に供給する。ここで、受信用擬似雑音符号は、送信用擬似雑音符号を時間遅延させた擬似雑音符号である。
拡散復調器１０８は、受信用アンテナ１０６を介して受信された受信信号に対して、必要に応じて低雑音増幅や周波数変換などの処理を施し、受信用擬似雑音符号発生装置１０７から供給される受信用擬似雑音符号を使用してスペクトル拡散復調処理（相関操作）を施し、相関信号に変換する。変換して得られた相関信号を、信号処理装置１０９へ出力する。
信号処理装置１０９は、送信用擬似雑音符号に対する受信用擬似雑音符号の遅延時間、信号源１０３で生成される狭帯域信号、拡散復調器１０８から出力される相関信号などに基づいて、物体の有無、距離、相対速度などを算出する。
なお、受信用擬似雑音符号発生装置１０７は、送信用擬似雑音符号発生装置１０１と同一の構成により、送信用擬似雑音符号発生装置１０１についてのみ説明し、受信用擬似雑音符号発生装置１０７については説明を省略する。以下、送信用擬似雑音符号発生装置１０１を符号発生装置１０１と略称する。
図４、図５は、本実施の形態における符号発生装置１０１の構成を示す図である。図４に示されるように、符号発生装置１０１は、アドレス制御部１１０、符号テーブル記憶部１２０、タイミング制御部１３０、部分符号列抽出部１４０、並列／直列変換部１５０、クロック生成部１６０などを備える。
アドレス制御部１１０は、タイミング制御部１３０から供給されるタイミング信号に従って、符号テーブル記憶部１２０で記憶されている複数の符号列の中から、読み出し対象の符号列を選択する。このとき、アドレス制御部１１０は、読み出し対象の符号列が特定されるアドレスを生成し、生成したアドレスを符号テーブル記憶部１２０へ出力する。ここで、符号列とは、符号テーブル記憶部１２０から並列で出力されるデータバス幅分の符号である。アドレスとは、符号テーブル記憶部１２０で記憶されている複数の符号列に対して、個別に割り当てられており、複数の符号列の中から、読み出し対象の符号列が特定されるものをいう。
符号テーブル記憶部１２０は、擬似雑音符号の種となる複数の符号列が登録されている符号テーブルを記憶している。記憶している符号テーブル（複数の符号列）の中から、アドレス制御部１１０から出力されたアドレスに基づいて、読み出し対象の符号列を特定する。タイミング制御部１３０から供給されるタイミング信号に従って、特定した読み出し対象の符号列を出力する。
タイミング制御部１３０は、クロック生成部１６０から供給されるクロック信号に従って、第１の周波数よりも低い第２の周波数でタイミング信号を生成する。生成したタイミング信号をアドレス制御部１１０と符号テーブル記憶部１２０とに供給する。なお、タイミング制御部１３０は、第１の周波数でタイミング信号を生成するとしてもよい。
部分符号列抽出部１４０は、符号テーブル記憶部１２０から出力された符号列のうち、所定ビット分の符号を部分符号列として抽出し、抽出した部分符号列を出力する。ここでは、一例として、図５に示されるように、部分符号列抽出部１４０は、ビットシフト制御回路１４１、符号選択回路１４２などを備える。
ビットシフト制御回路１４１は、符号列を所定のビット分シフトさせる制御信号を出力する。
符号選択回路１４２は、ビットシフト制御回路１４１から出力された制御信号に従って、符号列をシフトする。シフトして得られた所定ビット分の符号を部分符号列として出力する。
図４に戻り、並列／直列変換部１５０は、クロック生成部１６０から供給されるクロック信号に従って、部分符号列抽出部１４０から出力された部分符号列を１ビットずつ直列で外部へ出力する。ここでは、一例として、図５に示されるように、並列／直列変換部１５０は、ラッチ１５１、シフトレジスタ１５２、リセット信号発生回路１５３などを備える。
ラッチ１５１は、部分符号列抽出部１４０から出力された部分符号列を一時的に保持し、クロック生成部１６０の分周器１６２から供給されるクロック信号に従って、一時的に保持している部分符号列を出力する。
シフトレジスタ１５２は、ラッチ１５１から出力された部分符号列を保持する。クロック生成部１６０から供給されるクロック信号に従って、保持している部分符号列を１ビットずつシフトさせながら出力する。また、リセット信号発生回路１５３から出力されたリセット信号に従って、シフトレジスタ１５２で保持されている部分符号列を、ラッチ１５１で保持されている部分符号列に更新する。
リセット信号発生回路１５３は、クロック生成部１６０から供給されるクロック信号に従って、所定の周期でリセット信号を生成する。生成したリセット信号をシフトレジスタ１５２へ出力する。
なお、符号列の出力するタイミングをタイミング制御部１３０で調整することにより、部分符号列抽出部１４０から出力される部分符号列をシフトレジスタ１５２に直接入力するとしてもよい。
図４に戻り、クロック生成部１６０は、第１の周波数でクロック信号を生成する。生成したクロック信号を並列／直列変換部１５０に供給して並列／直列変換部１５０を駆動する。ここでは、一例として、図５に示されるように、クロック生成部１６０は、電圧制御発振器（ＶＣＯ）１６１、分周器１６２、位相比較器（ＰＦＤ）１６３、ループ・フィルタ（ＬＰＦ）１６４などを備える。
なお、符号発生装置１０１は、アドレス制御部１１０、符号テーブル記憶部１２０、タイミング制御部１３０、部分符号列抽出部１４０などのような低速動作部分が、Ｓｉ系材料の素子を用いて集積化されているとしてもよい。また、並列／直列変換部１５０、クロック生成部１６０などのような高速動作部分が、高速動作可能なＧａＡｓ系材料やＩｎＰ系材料、または、ＳｉＧｅ系材料、ＧａＮ系材料などを用いて集積化されているとしてもよい。これによって、更なる性能の向上が期待でき、同一基板上への実装が容易となるため低価格化が実現可能となる。
続いて、符号テーブル記憶部１２０で記憶されている符号テーブル（複数の符号列）について説明する。
図６は、本実施の形態における符号テーブル記憶部１２０で記憶されている符号テーブルの一例を示す図である。図６に示されるように、ここでは、一例として、Ｍ系列の符号の周期を１２７（２n−１：ｎ＝７）とする。部分符号列抽出部１４０の出力側のデータバスの幅を８ビットとする。８ビットの部分符号列を部分符号列抽出部１４０から出力するとする。この場合において、符号テーブル１７０は、アドレスＲ１〜Ｒ１６のアドレスごとに、符号列が登録されているレコードから構成されている。符号列は、上位８ビットの基本部分（Ｃ１〜Ｃ８）と下位７ビットの冗長部分（Ｃ９〜Ｃ１５）とから構成されている。冗長部分は、次のアドレスの基本部分（Ｃ１〜Ｃ８）の上位７ビット分の符号列と同じである。
ここでは、実際の符号（２値データ）の代わりに、各符号に対応付けられた１〜１２７までの重複しない番号で示されている。
例えば、アドレスＲ１の記憶領域には、符号“１”〜符号“１５”が順番にＣ１〜Ｃ１５に記憶されている。アドレスＲ２の記憶領域には、符号“９”〜符号“２３”が順番にＣ１〜Ｃ１５に記憶されている。ここで、擬似雑音符号としてＭ系列の符号（符号周期：２7−１＝１２７）を使用するため、アドレスＲ１６の記憶領域の基本部分には、１ビットの空きができる。そこで、空きができるビット部分から、符号“１”から順番に再度記憶されている。
すなわち、部分符号列抽出部１４０の出力側のデータバスの幅をＸ（Ｘは１以上の整数。）ビットとすると、符号テーブル記憶部１２０は、アドレスごとに、少なくとも２Ｘ−１ビットの連続する記憶領域を有する。各記憶領域に、２Ｘ−１ビットの符号列が記憶される。各符号列は、上位Ｘビットの基本部分と下位Ｘ−１ビットの冗長部分とから構成される。冗長部分は、次のアドレスの基本部分の上位Ｘ−１ビット分の符号と同じである。
なお、Ｍ系列の符号の代わりに、Ｇｏｌｄ系列の符号を使用した場合でも、同様に、空きができるため、同様に空きを埋める。また、２Ｘ−１ビット以降の部分に連続して符号を記憶するとしてもよい。この場合において、符号とは異なるデータを記憶するとしてもよい。すなわち、２Ｘ−１ビットの上位ビットや下位ビットに符号以外のデータを記憶するとしてもよい。また、ここでは、最上位ビットのＣ１から最下位ビットのＣ１５へ向かって順番に符号を記憶させたが、最下位ビットのＣ１５から最上位ビットのＣ１へ向かって順番に符号を記憶させるとしてもよい。すなわち、Ｒ１：Ｃ１５に符号“１”を格納し、Ｒ１：Ｃ１４に符号“２”を格納し、最終的にＲ１：Ｃ１に符号“１５”を格納する。以降は、Ｒ２：Ｃ１５に符号“９”というように順番を逆転させた符号を記憶させるとしてもよい。さらに、図６に示されるように、符号列をＣ１〜Ｃ１５内にランダムに記憶され、部分符号列抽出部１４０に入力する符号列が連続した符号となるように演算を施してから出力されるとしてもよい。
なお、各記憶領域に、１種類の符号列を記憶させる代わりに、複数種類の符号列を記憶させるとしてもよい（例えば、図７参照。）。この場合において、各符号列は、少なくとも２Ｘ−１ビットの連続する記憶領域に記憶される。
図７は、本実施の形態における符号テーブル記憶部１２０で記憶されている符号テーブルの変形例を示す図である。図７に示されるように、変形例として、符号テーブル１８０は、アドレスＲ１〜Ｒ１６のアドレスごとに、２種類の符号列が記憶されているレコードから構成されている。以下、２種類の符号列のうち、一方を第１符号列部分とし、他方を第２符号列部分と呼称する。第１符号列部分は、上位８ビットの基本部分（Ｃ１〜Ｃ８）と下位７ビットの冗長部分（Ｃ９〜Ｃ１５）とから構成されている。冗長部分（Ｃ９〜Ｃ１５）は、次のアドレスの基本部分（Ｃ１〜Ｃ８）の上位７ビット分の符号列と同じである。第２符号列部分は、上位８ビットの基本部分（Ｃ１６〜Ｃ２３）と下位７ビットの冗長部分（Ｃ２４〜Ｃ３０）とから構成されている。冗長部分（Ｃ２４〜Ｃ３０）は、次のアドレスの基本部分（Ｃ１６〜Ｃ２３）の上位７ビット分の符号列と同じである。
続いて、本実施の形態における部分符号列抽出部１４０の入出力について説明する。
図８は、本実施の形態における部分符号列抽出部１４０の入出力を示す図である。図８に示されるように、ここでは、一例として、部分符号列抽出部１４０で５ビット分シフトした場合について説明する。
まず、アドレス制御部１１０は、読み出し対象の符号列が特定されるアドレスを符号テーブル記憶部１２０へ出力する。符号テーブル記憶部１２０は、アドレス制御部１１０からアドレスが出力されると、そのアドレスによって特定される符号列（Ｃ１〜Ｃ１５）を出力する。
これに伴い、部分符号列抽出部１４０は、符号テーブル記憶部１２０から出力された符号列（Ｃ１〜Ｃ１５）を５ビット分シフトする。最上位ビットから８ビット分の符号（Ｃ６〜Ｃ１３）を部分符号列として出力する。このとき、ビットシフト制御回路１４１は、５ビット分シフトさせる制御信号を符号選択回路１４２へ出力する。符号選択回路１４２は、ビットシフト制御回路１４１から出力された制御信号に従って、符号テーブル記憶部１２０から出力された符号列を５ビット分シフトする。
なお、符号テーブル１７０の代わりに、図７に示される符号テーブル１８０を使用する場合は、シフトするビット量を増やすだけで、容易に、別種の符号列の８ビット分の符号を選択することができる。これによって、干渉時などに、すばやく符号パターンを変更することができる。
図９、図１０、図１１は、本実施の形態における部分符号列抽出部１４０から出力される部分符号列と、並列／直列変換部１５０から１つずつ直列で出力される符号との概要を示す図である。以下、アドレスＲｎ（ｎは１から１６までの整数。）に対する符号列（Ｒｎ：Ｃ１〜Ｃ１５）のうち、最上位ビットからｍ（ｍは０から７までの整数。）ビット下位にシフトしたビットから始まる上位８ビット分の符号を部分符号列（Ｒｎ：Ｃ１＋ｍ〜Ｃ８＋ｍ）とする。
ここでは、一例として、図９に示されるように、繰返し同符号を発生させる場合について説明する。先ず、部分符号列抽出部１４０は、符号テーブル記憶部１２０から出力された符号列（Ｒ１：Ｃ１〜Ｃ１５）のうち読み出し対象の上位８ビット分の符号を部分符号列（Ｒ１：Ｃ１〜Ｃ８）として出力する。これに伴い、並列／直列変換部１５０は、部分符号列抽出部１４０から出力された部分符号列（Ｒ１：Ｃ１〜Ｃ８）を１ビットずつ出力する。このとき、符号“１”から符号“８”まで順番に１つずつ直列で出力する。
そして、部分符号列抽出部１４０は、符号テーブル記憶部１２０から出力される符号列（Ｒ２：Ｃ１〜Ｃ１５）から符号列（Ｒ１６：Ｃ１〜Ｃ１５）に対しても同様の処理を実行する。これに伴い、並列／直列変換部１５０は、部分符号列抽出部１４０から出力される部分符号列（Ｒ２：Ｃ１〜Ｃ８）から部分符号列（Ｒ１６：Ｃ１〜Ｃ８）に対しても同様の処理を実行する。
ただし、並列／直列変換部１５０は、部分符号列（Ｒ１６：Ｃ１〜Ｃ８）に対して、符号“１２１”から符号“１２７”まで順番に出力する。そして、１番目の符号に戻り、符号“１”を出力する。このようにＭ系列の符号を利用するにあたって、１ビットの空きができるため、一つずれて符号が出力される。このため、次に、部分符号列抽出部１４０は、符号“２”から始まる部分符号列（Ｒ１：Ｃ２〜Ｃ９）を出力する必要がある。
そこで、部分符号列抽出部１４０は、符号テーブル記憶部１２０から出力された符号列（Ｒ１：Ｃ１〜Ｃ１５）のうち読み出し対象の上位８ビット分の符号を１ビット下位にシフトする。１ビット下位にシフトした上位８ビット分の符号を部分符号列（Ｒ１：Ｃ２〜Ｃ９）として出力する。これに伴い、並列／直列変換部１５０は、部分符号列抽出部１４０から出力された部分符号列（Ｒ１：Ｃ２〜Ｃ９）を１ビットずつ出力する。このとき、符号“２”から符号“９”まで順番に１つずつ直列で出力する。
そして、並列／直列変換部１５０は、部分符号列抽出部１４０から出力される部分符号列（Ｒ２：Ｃ２〜Ｃ９）から部分符号列（Ｒ１６：Ｃ２〜Ｃ９）に対しても同様の処理を実行する。
同様に、部分符号列抽出部１４０は、符号テーブル記憶部１２０から出力された符号列（Ｒ１：Ｃ１〜Ｃ１５）のうち読み出し対象の上位８ビット分の符号を２ビット下位にシフトする。２ビット下位にシフトした上位８ビット分の符号を部分符号列（Ｒ１：Ｃ３〜Ｃ１０）として出力する。これに伴い、並列／直列変換部１５０は、部分符号列抽出部１４０から出力された部分符号列（Ｒ１：Ｃ３〜Ｃ１０）を１ビットずつ出力する。このとき、符号“３”から符号“１０”まで順番に１つずつ直列で出力する。
そして、並列／直列変換部１５０は、部分符号列抽出部１４０から出力される部分符号列（Ｒ２：Ｃ３〜Ｃ１０）から部分符号列（Ｒ１６：Ｃ３〜Ｃ１０）に対しても同様の処理を実行する。
以下、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列に対して処理を実行するごとに、符号テーブル記憶部１２０から出力される符号列（Ｒｎ：Ｃ１〜Ｃ１５）のうち読み出し対象の上位８ビット分の符号を１ビットずつ下位にシフトして出力する。最終的に７ビット下位にシフトし、部分符号列抽出部１４０は、部分符号列（Ｒ１：Ｃ８〜Ｃ１５）から部分符号列（Ｒ１５：Ｃ８〜Ｃ１５）を出力して、最初の部分符号列（Ｒ１：Ｃ１〜Ｃ８）に戻る。
次に、図１０に示されるように、１ビット遅延した符号を発生させる場合について説明する。この場合において、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列に対して処理を実行するごとに、次のようにする。部分符号列抽出部１４０は、符号列のうち読み出し対象の上位８ビット分の符号を１ビットずつ下位にシフトする代わりに、符号テーブル記憶部１２０から出力される符号列（Ｒｎ：Ｃ１〜Ｃ１５）のうち読み出し対象の上位８ビット分の符号をシフトせずに出力する。こうすることにより、１ビット遅延した符号を発生させることができ、スペクトル拡散方式の相関操作などに使用することができる。
また、図１１に示されるように、５ビット遅延した符号を発生させるとする。この場合において、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列に対して処理を実行するごとに、次のようにする。
まず、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列（Ｒｎ：Ｃ１〜Ｃ１５）のうち読み出した対象の上位８ビット分の符号を部分符号列（Ｒｎ：Ｃ１〜Ｃ８）として出力する。次に、部分符号列抽出部１４０は、アドレスＲ１６の符号列（Ｒ１６：Ｃ１〜Ｃ１５）のうち読み出し対象の上位８ビット分の符号を３ビット下位にシフトする。３ビット下位にシフトした上位８ビット分の符号を部分符号列（Ｒ１６：Ｃ４〜１１）として出力する。これによって、１周期目の符号“１”から符号“１２７”までが出力された後に、５ビット遅延分の符号“１”と符号“１２４”から符号“１２７”までと、２周期目の符号“１”から符号“４”までとが出力される。
その後、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列の読み出し対象の上位８ビットの符号列（Ｒｎ：Ｃ１〜Ｃ１５）を４ビットずつ下位にシフトする。４ビット下位にシフトした上位８ビット分の符号を部分符号列（Ｒｎ：Ｃ５〜Ｃ１２）として出力する。以下、はじめに戻って、再度、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列（Ｒｎ：Ｃ１〜Ｃ１５）のうち読み出した対象の上位８ビット分の符号を部分符号列（Ｒｎ：Ｃ１〜Ｃ８）として出力する。これによって、２周期目の符号“５”から符号“１２７”までが出力された後に、５ビット遅延分の符号“１”から符号“５”までが出力される。
以下、同様にして、任意のビット遅延した符号を発生させる場合において、部分符号列抽出部１４０は、アドレスＲ１〜Ｒ１６の符号列に対して処理を実行するごとに、適宜、ビットを下位にシフトさせる。
続いて、本実施の形態における符号発生装置１０１のタイミングチャートについて説明する。
図１２は、本実施の形態における符号発生装置１０１のタイミングチャートを示す図である。図１２、図５に示されるように、クロック生成部１６０は、クロック信号を並列／直列変換部１５０、タイミング制御部１３０などに供給する。ここで、クロック信号は、並列／直列変換部１５０のシフトレジスタ１５２を駆動するクロック信号である。なお、クロック信号は、符号テーブル記憶部１２０から部分符号列抽出部１４０を介して並列で出力される８ビットの部分符号列を１ビットずつ直列で出力するため、符号テーブル記憶部１２０の状態を制御するタイミング信号の周波数の８倍で動作させる必要がある。
符号テーブル記憶部１２０は、符号テーブル記憶部１２０の動作に示されるように、８クロック分のクロック信号の間に、読み出し対象の符号列のアドレスを変更し（以下、アドレス変更動作と呼称する。）、ラッチ１５１の読込み期間に合わせて、変更後のアドレスによって特定される符号列を出力する（以下、符号出力動作と呼称する。）。以降、アドレス変更動作と符号出力動作とを交互に繰り返し、アドレスＲ１〜Ｒ１６の符号列を出力する。ここで、タイミング制御部１３０から出力されるタイミング信号の“０”の期間にアドレスの変更を行い、“１”の期間に符号出力を行うとすると、クロック周波数は、タイミング信号の周波数の８倍であることが分かる。
ラッチ１５１は、ラッチ動作に示されるように、符号テーブル記憶部１２０の符号出力動作の期間に合わせて、ラッチ１５１で保持されている部分符号列を更新し（以下、読込動作と呼称する。）、符号テーブル記憶部１２０のアドレス変更動作の期間に合わせて、シフトレジスタ１５２へ出力される部分符号列を保持する（以下、保持動作と呼称する。）。
リセット信号発生回路１５３は、リセット信号に示されるように、ラッチ１５１の保持動作の期間に合わせて、リセット信号をシフトレジスタ１５２へ出力し、シフトレジスタ１５２で保持されている部分符号列をラッチ１５１で保持されている部分符号列に変更させる。
シフトレジスタ１５２は、シフトレジスタ動作に示されるように、リセット信号“１”がリセット信号発生回路１５３から入力されると、保持している部分符号列をラッチ１５１で保持されている部分符号列に更新する（以下、データ更新動作と呼称する。）。リセット信号“０”がリセット信号発生回路１５３から入力されると、保持している部分符号列をシフトさせながら出力する（以下、データシフト動作と呼称する。）。そして、符号出力に示されるように、クロック信号に従って、符号を順番に出力し、データ更新動作のときに、更新したデータを出力する。
このように、図１２に示されるタイミングチャートに従って、各構成要素のタイミングを制御することによって、高速なチップレートを有する符号を発生させることができる。つまり、符号テーブル記憶部１２０で記憶されている符号は、クロック生成部１６０から供給される８クロックのクロック信号に対して、一度しか出力することができない。しかし、並列に８ビットの符号を並列／直列変換部１５０へ入力するため、並列／直列変換部１５０で部分符号列を１ビットずつ直列で出力することにより、高速なチップレート（タイミング信号の８倍の速さ）で符号を出力することができる。
以上、本実施の形態における符号発生装置１０１によれば、符号テーブル記憶部１２０に複数の符号列を記憶し、所定の規則に従って符号列が記憶されていることにより、任意の符号かつ任意の遅延量を有する擬似雑音符号を発生させることができる。このため、耐干渉性が高く、相関操作の自由度を格段に増加させた符号発生装置を提供することができる。また、Ｍ系列符号以外の符号についても、同様に符号列を使用することにより、アドレス制御の演算を軽減でき、高い読み出し効率を実現することができる。
また、符号テーブル記憶部１２０と高速なクロック周波数で動作する並列／直列変換部１５０とを用いて、符号テーブル記憶部１２０から並列で出力される符号列を、１つずつ直列で高速に符号を出力することができるため、高分解能なスペクトル拡散方式のレーダ装置を提供することができる。
なお、図５では、ラッチ１５１の動作クロックは、分周器１６２から直接入力しているが、タイミング制御部１３０により制御されたクロック信号を用いてもよい。また、クロック生成部１６０は、安定な電圧制御発振器（ＶＣＯ）１６１と分周器１６２のみで構成するとしてもよい。
なお、図６に示されるように、符号列は、アドレス毎に順番に並んでいなくともよい。例えば、アドレスＲ１に本来なら記憶される符号列がアドレスＲ４などに記憶されているとしてもよい。さらに、符号列を逆順で格納してもよく、アドレス内でランダムに格納しても良い。この場合において、アドレス制御や符号順序を整えるために要する演算が必要となるのは言うまでもない。
なお、符号列の前後、または別種類の符号列との間に、符号列とは異なるデータや空ビットが存在してもよい。また、２種類の符号列を記憶するにあたって、第１符号列部分を記憶したアドレスとは別のアドレスに第２符号列部分を記憶するとしてもよい。
なお、符号テーブル記憶部１２０に記憶させる複数の符号列は、任意のアドレスに記憶し、所望のアドレスを指定して符号を出力するとしてもよい。しかし、効率良く読み出すため、本実施の形態における符号テーブル記憶部１２０のように複数の符号列を記憶する方が好ましい。
なお、符号テーブル記憶部１２０の符号出力動作をシフトレジスタ１５２のデータ更新動作に合わせるように、符号テーブル記憶部１２０の動作をタイミング制御部１３０で調整することにより、並列／直列変換部１５０のラッチ１５１を省略することも可能である。しかし、符号の出力エラーを低減させることができるため、本実施の形態のようにラッチ１５１を有する方が好ましい。
（実施の形態２）
以下、本発明に係わる実施の形態２について図面を参照しながら説明する。
本実施の形態における符号発生装置は、下記（ｅ）に示される特徴を備える。
（ｅ）部分符号列抽出機能は、（ｅ１）符号列選択機能で選択された符号列のうち、第１の符号列部分を読み出し、第１の符号列部分から所定ビット分の符号を抽出する第１の部分符号列抽出機能と、（ｅ２）符号列選択機能で選択された符号列のうち、第２の符号列部分を読み出し、第２の符号列部分から所定ビット分の符号を抽出する第２の部分符号列抽出機能と、（ｅ３）第１の部分符号列抽出機能と第２の部分符号列抽出機能とを交互に選択し、選択した方で抽出された所定ビット分の符号を部分符号列として出力する部分符号列選択機能とを備える。
以上の点を踏まえて本実施の形態における符号発生装置について説明する。なお、実施の形態１における構成要素と同一の構成要素については、同一の参照符号を付して説明を省略する。
図１３は、本実施の形態における符号発生装置の構成を示す図である。図１３に示されるように、符号発生装置２０１は、図４に示される実施の形態１における符号発生装置１０１と比べて、次の点が異なる。符号発生装置２０１は、タイミング制御部２３０から供給されるタイミング信号に従って、２種類の符号列が符号テーブル記憶部２２０から同時に出力され、部分符号列選択部２５０で交互に選択されて出力される。このとき、部分符号列選択部２５０は、タイミング信号の２倍の周波数で交互に２種類の部分符号列を出力する。
具体的には、符号テーブル２７０が符号テーブル記憶部２２０に記憶されているとする。符号テーブル２７０は、アドレスＲ１〜Ｒ１６のアドレスごとに、２３ビットの符号列（Ｃ１〜Ｃ２３）が記憶されているとする。符号テーブル２７０のうち、アドレスＲ１〜Ｒ１６、ビットＣ１〜Ｃ１５を領域２７１とする。アドレスＲ１〜Ｒ１６、ビットＣ９〜Ｃ２３を領域２７２とする。つまり、部分符号列選択部２５０の出力側のデータバス幅をＹ（Ｙは１以上の整数。）とすると、アドレスＲ１〜Ｒ１６の各アドレスは、３Ｙ−１ビットのデータで構成され、上位Ｙビットが基本部分、上位Ｙ＋１ビット以降が冗長部分となる。また、領域２７１は、基本部分が上位Ｙビット、冗長部分がＹ＋１ビットから２Ｙ−１ビットに対応する。領域２７２は、冗長部分のＹ＋１ビット以降に存在し、基本部分が上位Ｙ＋１から２Ｙビット、冗長部分が２Ｙ＋１から３Ｙ−１ビットまでとなる。ここでは、Ｙとして８を採用した場合について説明する。
この場合において、先ず、アドレス制御部２１０は、アドレスＲ１のビットＣ１〜Ｃ２３を選択する。これに伴い、部分符号列抽出部２４０ａは、アドレス制御部２１０で選択された符号列（アドレスＲ１のビットＣ１〜Ｃ２３）のうち、第１の部分符号列（アドレスＲ１のビットＣ１〜Ｃ１５）を読み出し、第１の部分符号列（アドレスＲ１のビットＣ１〜Ｃ１５）から８ビット分の符号を抽出する。また、部分符号列抽出部２４０ｂは、アドレス制御部２１０で選択された符号列（アドレスＲ１のビットＣ１〜Ｃ２３）のうち、第２の部分符号列（アドレスＲ１のビットＣ９〜Ｃ２３）を読み出し、第２の部分符号列（アドレスＲ１のビットＣ９〜Ｃ２３）から８ビット分の符号を抽出する。そして、部分符号列選択部２５０は、部分符号列抽出部２４０ａと部分符号列抽出部２４０ｂとを交互に選択し、選択した方で抽出された所定ビット分の符号を部分符号列として出力する。なお、部分符号列抽出部２４０ａ，２４０ｂは、それぞれのビットシフト制御回路で互いに連携する以外は、実施の形態１における部分符号列抽出部１４０と同一の構成要素により説明を省略する。また、連携するにあたって、同調するとしてもよいし、非同調するとしてもよい。さらに、シフト量が同じであってもよいし、異なるとしてもよい。
例えば、シフト量“０”の場合では、図１４に示されるように、部分符号列抽出部２４０ａは、第１の部分符号列（アドレスＲ１のビットＣ１〜Ｃ１５）のうち、部分符号列（アドレスＲ１のビットＣ１〜Ｃ８）を選択して部分符号列選択部２５０へ出力する。また、部分符号列抽出部２４０ｂは、第２の部分符号列（アドレスＲ１のビットＣ９〜Ｃ２３）のうち、部分符号列（アドレスＲ１のビットＣ９〜Ｃ１６）を選択して部分符号列選択部２５０へ出力する。そして、部分符号列選択部２５０は、タイミング信号の立ち上がり（時間ｔ1）で、部分符号列（アドレスＲ１のビットＣ１〜Ｃ８）を並列／直列変換部１５０へ出力する。タイミング信号の立ち下がり（時間ｔ2）で、部分符号列（アドレスＲ１のビットＣ９〜Ｃ１６）を並列／直列変換部１５０へ出力する。
同様に、シフト量“１”の場合では、図１５に示されるように、部分符号列抽出部２４０ａは、符号列（アドレスＲ１のビットＣ１〜Ｃ１５）のうち、部分符号列（アドレスＲ１のビットＣ２〜Ｃ９）を選択して部分符号列選択部２５０へ出力する。また、部分符号列抽出部２４０ｂは、符号列（アドレスＲ１のビットＣ９〜Ｃ２３）のうち、部分符号列（アドレスＲ１のビットＣ１０〜Ｃ１７）を選択して部分符号列選択部２５０へ出力する。そして、部分符号列選択部２５０は、タイミング信号の立ち上がり（時間ｔ1）で、部分符号列（アドレスＲ１のビットＣ２〜Ｃ９）を並列／直列変換部１５０へ出力する。タイミング信号の立ち下がり（時間ｔ2）で、部分符号列（アドレスＲ１のビットＣ１０〜Ｃ１７）を並列／直列変換部１５０へ出力する。
そして、アドレス制御部２１０は、アドレスを一つ飛ばして、アドレスＲ３のビットＣ１〜Ｃ２３を選択する。部分符号列抽出部２４０ａ、部分符号列抽出部２４０ｂ、部分符号列選択部２５０は、同様の処理を実行する。
これによって、符号発生装置２０１は、並列／直列変換部１５０に切れ目なく部分符号列を供給し続けることができる。
例えば、符号発生装置１０１は、並列／直列変換部１５０に対する部分符号列の供給が追いつかない場合がある。これは、符号テーブル記憶部１２０、部分符号列抽出部１４０などの演算量が多いと、これらが低速動作になるためである。これに対して、符号発生装置２０１は、連続する部分符号列を用意して交互に出力する。このため、符号テーブル記憶部２２０、部分符号列抽出部２４０ａ、部分符号列抽出部２４０ｂなどは、符号テーブル記憶部１２０、部分符号列抽出部１４０などと比べれば、半分の周波数で動作することができる。さらに、部分符号列選択部２５０は、どちらを出力するかを選択するだけであるので、符号テーブル記憶部２２０、部分符号列抽出部２４０ａ、部分符号列抽出部２４０ｂなどと比較して高速動作ができる。結果、符号発生装置２０１は、並列／直列変換部１５０に切れ目なく部分符号列を供給し続けることができる。
（実施の形態３）
以下、本発明に係わる実施の形態３について図面を参照しながら説明する。
本実施の形態における符号発生装置は、下記（ｆ）に示される特徴を備える。
（ｆ）符号発生装置は、（ｆ１）擬似雑音符号を生成する符号生成機能と、（ｆ２）符号生成機能で生成された符号を、２Ｘ−１ビット分、保持する符号保持機能と、（ｆ３）はじめは、符号保持機能で２Ｘ−１ビットの符号が保持されると、符号保持機能で保持されている２Ｘ−１ビットの符号を記憶機能の所定の記憶先に記憶させ、次からは、符号保持機能でＸビットの新たな符号が保持されると、符号保持機能で新たに保持されている２Ｘ−１ビットの符号を記憶機能の新たな記憶先に記憶させる書き込み制御機能とを備える。
以上の点を踏まえて本実施の形態における符号発生装置について説明する。なお、実施の形態１における構成要素と同一の構成要素については、同一の参照符号を付して説明を省略する。
図１６は、本実施の形態における符号発生装置の構成を示す図である。図１６に示されるように、符号発生装置３０１は、新たに、クロック信号供給部３１０、書き込み制御部３２０、符号生成部３３０、符号列保持部３４０を備える。クロック信号供給部３１０から、書き込み制御部３２０、符号生成部３３０、および符号列保持部３４０のそれぞれにクロック信号が供給される。
図１７は、本実施の形態における符号発生装置の詳細な構成を示す図である。図１７に示されるように、符号発生装置３０１は、擬似雑音符号の種となる符号を生成させる制御信号が、外部から入力端子（不図示）を介して書き込み制御部３２０に入力したとする。この場合において、クロック信号供給部３１０から供給されるクロック信号に従って、書き込み制御部３２０、符号生成部３３０、および符号列保持部３４０が次のように動作する。
書き込み制御部３２０は、符号生成部３３０に符号を生成させる。これに伴い、符号生成部３３０は、クロック信号供給部３１０から供給されるクロック信号に従って、シフトレジスタ３３１と排他的論理和演算回路（ＥＸ−ＯＲ）３３２とを使用して符号を生成し、生成した符号を出力する。ここでは、符号生成部３３０として、図１に示されるシフトレジスタを用いたＰＮ符号発生器を示し、一例として、シフトレジスタ３３１は、７段のシフトレジスタとする。
符号列保持部３４０は、クロック信号供給部３１０から供給されるクロック信号に従って、符号生成部３３０から出力された符号を、所定のサイズの符号列になるまで、シフトレジスタ３４１で一時的に保持する。このとき、符号生成部３３０から出力された符号は、シフトレジスタ３４１の右端の段に先ず保持される。そして、クロック信号に従って符号生成部３３０から符号が順次出力される度に、左隣の段へ順次シフトする。ここでは、一例として、シフトレジスタ３４１は、１５段のシフトレジスタとする。
そして、書き込み制御部３２０は、クロック信号供給部３１０から供給されるクロック信号に従って、符号列保持部３４０で保持されている符号が所定のサイズの符号列になると、書き込み信号と書き込みアドレスとを符号テーブル記憶部１２０へ出力する。これによって、符号列保持部３４０で保持されている所定のサイズの符号列が書き込みアドレスで指定された先に記憶される。
具体的には、先ず、書き込み制御部３２０は、１５クロックをかけて１５個の符号がシフトレジスタ３４１に保持されるのを待つ。そして、１５個の符号がシフトレジスタ３４１に保持された時点で、書き込み信号と書き込みアドレスとを符号テーブル記憶部１２０へ出力する。このとき、書き込みアドレスとしてアドレスＲ１を指定すると、符号１から符号１５までの符号列がアドレスＲ１のＣ１〜Ｃ１５に記憶される。
次に、書き込み制御部３２０は、８クロックをかけて８個の新たな符号がシフトレジスタ３４１に保持されるのを待つ。８個の新たな符号がシフトレジスタ３４１に保持された時点で、書き込み信号と書き込みアドレスとを出力する。このとき、書き込みアドレスとしてアドレスＲ２を指定すると、符号９から符号２３までの符号列がアドレスＲ２のＣ１〜Ｃ１５に記憶される。
以下、書き込み制御部３２０は、アドレスＲ１６のＣ１〜Ｃ１５に符号列が記憶されるまで、８個の新たな符号がシフトレジスタ３４１に保持された時点で、書き込み信号と書き込みアドレスとを出力することを繰り返す。これによって、符号の書き換えや追加などが容易となり、符号変更時のコストを低減することができる。また、符号発生装置をレーダ装置に実装した状態で符号の書き換えや追加を行うことができる。
なお、符号テーブル記憶部１２０で記憶されている符号テーブルの内容を変更したり、別の符号を符号テーブルに登録したりするとしてもよい。また、外部から符号列が転送される入力端子を備えるとしてもよい。これによって、例えば、有線や無線などで外部装置と通信を行う回路を入力端子の先に設けることで、符号列の書き換えや追加などが容易となり、符号変更時のコストを低減することができる。さらに、符号発生装置をレーダ装置に実装した状態で符号列の書き換えや追加を行うことができる。
なお、符号発生装置３０１は、仕様要求に応じて回路構成を変更したり、タップ位置を変更したりすることができるＦＰＧＡ（Field Programmable Gate Array）などのようなプログラマブル・ロジック・デバイスによって実現されるとしてもよい。さらに、擬似雑音符号の種となる複数の符号列を本実施の形態に記載した順序で符号テーブルに追加するとしてもよいし、あらかじめ符号テーブル記憶部１２０に複数の符号テーブルを記憶させておき、場合に応じて、使用する符号テーブルを切り替えるとしてもよい。
（実施の形態４）
以下、本発明に係わる実施の形態４について図面を参照しながら説明する。
本実施の形態におけるスペクトル拡散型レーダ装置は、（ｇ）（ｇ１）実施の形態１における符号発生装置と同一の構成であって送信用擬似雑音符号を発生させる送信用擬似雑音符号発生機能と、（ｇ２）搬送波を生成する搬送波生成機能と、（ｇ３）所定のデータからデータ信号を生成するデータ信号生成機能と、（ｇ４）データ信号生成機能で生成されたデータ信号を、搬送波生成機能で生成された搬送波を使用して変調信号に変調する変調機能と、（ｇ５）変調機能で変調されて得られた変調信号を、送信用擬似雑音符号発生機能で発生させた送信用擬似雑音符号を使用して広帯域信号に拡散変調する拡散変調機能と、（ｇ６）拡散変調機能で拡散変調されて得られた広帯域信号をレーダ波として送信する送信機能と、（ｇ７）実施の形態１における符号発生装置と同一の構成であって受信用擬似雑音符号を発生させる受信用擬似雑音符号発生機能と、（ｇ８）レーダ波が物体に反射されて得られた反射波を受信信号として受信する受信機能と、（ｇ９）受信機能で受信された受信信号を、受信用擬似雑音符号発生機能で発生させた受信用擬似雑音符号を使用して相関信号に拡散復調する拡散復調機能と、（ｇ１０）拡散復調機能で拡散復調されて得られた相関信号を、搬送波生成機能で生成された搬送波を使用してデータ信号に復調する復調機能と、（ｇ１１）復調機能で復調されて得られたデータ信号を処理する信号処理機能とを備える。
なお、ここでは、一例として、本実施の形態におけるスペクトル拡散型レーダ装置の送信用擬似雑音符号発生装置および受信用擬似雑音符号発生装置として、実施の形態１における符号発生装置１０１と同一の構成であるとしている。しかし、実施の形態１における符号発生装置１０１と同一の構成であるとする代わりに、実施の形態２における符号発生装置２０１と同一の構成であるとしてもよいし、実施の形態３における符号発生装置３０１と同一の構成であるとしてもよい。
以上の点を踏まえて本実施の形態におけるスペクトル拡散型レーダ装置について説明する。なお、実施の形態１における構成要素と同一の構成要素については、同一の参照符号を付して説明を省略する。
図１８は、本実施の形態における符号発生装置を備えるスペクトル拡散型レーダ装置の構成を示す図である。図１８に示されるように、スペクトル拡散型レーダ装置４００は、図３に示される実施の形態１におけるスペクトル拡散型レーダ装置１００と比べて、次の点が異なる。スペクトル拡散型レーダ装置４００は、新たに、搬送波供給源４０１、変調器４０２、データ信号供給源４０３、復調器４０８を備える。
搬送波供給源４０１は、搬送波を生成し、生成した搬送波を変調器４０２と復調器４０８とに供給する。
変調器４０２は、データ信号供給源４０３から供給されるデータ信号を、搬送波供給源４０１から供給される搬送波を使用して変調する。変調して得られた変調信号を拡散変調器１０２へ出力する。
データ信号供給源４０３は、所定のデータを記憶し、記憶しているデータからデータ信号を生成し、生成したデータ信号を変調器４０２に供給する。
復調器４０８は、拡散復調器１０８から出力された相関信号を、搬送波供給源４０１から供給される搬送波を使用して復調する。復調して得られたデータ信号を信号処理装置１０９へ出力する。
なお、この場合において、拡散変調器１０２は、変調器４０２から出力された変調信号を、送信用擬似雑音符号発生装置１０１から供給される送信用擬似雑音符号を使用して拡散変調する。
送信用アンテナ１０４は、拡散変調器１０２で拡散変調されて得られた広帯域信号をレーダ波として送信する。
受信用アンテナ１０６は、レーダ波が物体に反射されて得られた反射波を受信信号として受信する。
拡散復調器１０８は、受信用アンテナ１０６で受信された受信信号を、受信用擬似雑音符号発生装置１０７から供給される受信用擬似雑音符号を使用して拡散復調する。拡散復調して得られた相関信号を復調器４０８へ出力する。
信号処理装置１０９は、復調器４０８から出力されたデータ信号と、送信用擬似雑音符号発生装置１０１に対する受信用擬似雑音符号発生装置１０７の遅延時間となどに基づいて、障害物の有無、距離、相対速度を算出したり、同種のレーダ装置との間で、データを送受信したりする。
なお、本実施の形態におけるスペクトル拡散型レーダ装置４００を、レーダ装置として使用するのではなく、単に、データ通信装置として使用するとしてもよい。
本発明は、スペクトル拡散方式を利用したレーダ装置などに備わる符号発生装置などとして、特に、高分解能を必要とする近距離用レーダ装置などに備わる符号発生装置などとして、利用することができる。
図１は、本発明に係わる従来の形態におけるＰＮ符号発生器の構成を示す第１の図である。 図２は、本発明に係わる従来の形態におけるＰＮ符号発生器の構成を示す第２の図である。 図３は、本発明に係わる実施の形態１における符号発生装置を備えるスペクトル拡散型レーダ装置の構成を示す図である。 図４は、本発明に係わる実施の形態１における符号発生装置の構成を示す図である。 図５は、本発明に係わる実施の形態１における符号発生装置の詳細な構成を示す図である。 図６は、本発明に係わる実施の形態１における符号テーブル記憶部で記憶されている符号テーブルの一例を示す図である。 図７は、本発明に係わる実施の形態１における符号テーブル記憶部で記憶されている符号テーブルの変形例を示す図である。 図８は、本発明に係わる実施の形態１における部分符号列抽出部の入出力を示す図である。 図９は、本発明に係わる実施の形態１における符号発生装置において繰返し同符号を発生させる場合の概要を示す図である。 図１０は、本発明に係わる実施の形態１における符号発生装置において１ビット遅延した符号を発生させる場合の概要を示す図である。 図１１は、本発明に係わる実施の形態１における符号発生装置において５ビット遅延した符号を発生させる場合の概要を示す図である。 図１２は、本発明に係わる実施の形態１における符号発生装置のタイミングチャートを示す図である。 図１３は、本発明に係わる実施の形態２における符号発生装置の構成を示す図である。 図１４は、本発明に係わる実施の形態２における符号発生装置において繰返し同符号を発生させる場合の概要を示す図である。 図１５は、本発明に係わる実施の形態２における符号発生装置において１ビット遅延した符号を発生させる場合の概要を示す図である。 図１６は、本発明に係わる実施の形態３における符号発生装置の構成を示す図である。 図１７は、本発明に係わる実施の形態３における符号発生装置の詳細な構成を示す図である。 図１８は、本発明に係わる実施の形態４における符号発生装置を備えるスペクトル拡散型レーダ装置の構成を示す図である。
符号の説明
１１ シフトレジスタ
１２ ＰＮ符号発生器
１３ 排他的論理和演算回路（ＥＸ−ＯＲ）
２１ １次変調器
２２ 拡散変調器
２３，２５ ＰＮ符号発生器
２３ａ，２５ａ マイクロプロセッサユニット（ＭＰＵ）
２３ｂ，２５ｂ フラッシュメモリ
２３ｃ，２５ｃ ライトコントローラ
２３ｄ，２５ｄ リードコントローラ
２４ 拡散復調器
２６ バンドパスフィルタ
２７ 2次変調器
１００ スペクトル拡散型レーダ装置
１０１ 送信用擬似雑音符号発生装置
１０２ 拡散変調器
１０３ 信号源
１０４ 送信用アンテナ
１０５ 先行車両、障害物等の物体
１０６ 受信用アンテナ
１０７ 受信用擬似雑音符号発生装置
１０８ 拡散復調器
１０９ 信号処理装置
１１０ アドレス制御部
１２０ 符号テーブル記憶部
１３０ タイミング制御部
１４０ 部分符号列抽出部
１４１ ビットシフト制御回路
１４２ 符号選択回路
１５０ 並列／直列変換部
１５１ ラッチ
１５２ シフトレジスタ
１５３ リセット信号発生回路
１６０ クロック生成部
１６１ 電圧制御発振器（ＶＣＯ）
１６２ 分周器
１６３ 位相比較器（ＰＦＤ）
１６４ ループ・フィルタ（ＬＰＦ）
１７０，１８０ 符号テーブル
２０１ 符号発生装置
２１０ アドレス制御部
２２０ 符号テーブル記憶部
２３０ タイミング制御部
２４０ａ，２４０ｂ 部分符号列抽出部
２５０ 部分符号列選択部
２７０ 符号テーブル
２７１，２７２ 符号テーブルの領域
３０１ 符号発生装置
３１０ クロック信号供給部
３２０ 書き込み制御部
３３０ 符号生成部
３３１，３４１ シフトレジスタ
３３２ 排他的論理和演算回路（ＥＸ−ＯＲ）
３４０ 符号列保持部
４００ スペクトル拡散型レーダ装置
４０１ 搬送波供給源
４０２ 変調器
４０３ データ信号供給源
４０８ 復調器

Claims (6)

  1. 第１の周波数でクロック信号を生成するクロック信号生成手段と、
    前記クロック信号に従って、前記第１の周波数よりも低い第２の周波数でタイミング信号を生成するタイミング信号生成手段と、
    擬似雑音符号の種となる複数の符号列を記憶する記憶手段と、
    前記タイミング信号に従って、前記記憶手段に記憶されている複数の符号列の中から、読み出し対象の符号列を選択する符号列選択手段と、
    前記符号列選択手段で選択された符号列のうち、所定ビット分の符号を部分符号列として抽出する部分符号列抽出手段と、
    前記クロック信号に従って、前記部分符号列抽出手段で抽出された部分符号列を１ビットずつ出力する符号出力手段と
    を備え、
    前記部分符号列のサイズをＸビットとし、前記符号列のサイズを少なくとも２Ｘ−１ビットとした場合において、
    前記記憶手段は、前記符号列選択手段で次に選択される符号列のＸ−１ビットのデータが、現在選択中の前記符号列のＸビットに連続するＸ−１ビットの記憶領域に記憶されている
    ことを特徴とする符号発生装置。
  2. 前記部分符号列抽出手段は、
    前記符号列選択手段で選択された符号列のうち、第１の符号列部分を読み出し、前記第１の符号列部分から所定ビット分の符号を抽出する第１の部分符号列抽出部と、
    前記符号列選択手段で選択された符号列のうち、第２の符号列部分を読み出し、前記第２の符号列部分から所定ビット分の符号を抽出する第２の部分符号列抽出部と、
    前記第１の部分符号列抽出部と前記第２の部分符号列抽出部とを交互に選択し、選択した方で抽出された所定ビット分の符号を前記部分符号列として出力する部分符号列選択部と
    を備えることを特徴とする請求項１に記載の符号発生装置。
  3. 前記符号発生装置は、
    擬似雑音符号を生成する符号生成手段と、
    前記符号生成手段で生成された符号を、２Ｘ−１ビット分、保持する符号保持手段と、
    はじめは、前記符号保持手段で２Ｘ−１ビットの符号が保持されると、前記符号保持手段で保持されている２Ｘ−１ビットの符号を前記記憶手段の所定の記憶先に記憶させ、次からは、前記符号保持手段でＸビットの新たな符号が保持されると、前記符号保持手段で新たに保持されている２Ｘ−１ビットの符号を前記記憶手段の新たな記憶先に記憶させる書き込み制御手段と
    を備えることを特徴とする請求項１に記載の符号発生装置。
  4. 請求項１に記載の符号発生装置と同一の構成であって送信用擬似雑音符号を発生させる送信用擬似雑音符号発生手段と、
    搬送波を生成する搬送波生成手段と、
    所定のデータからデータ信号を生成するデータ信号生成手段と、
    前記データ信号生成手段で生成されたデータ信号を、前記搬送波生成手段で生成された搬送波を使用して変調信号に変調する変調手段と、
    前記変調手段で変調されて得られた変調信号を、前記送信用擬似雑音符号発生手段で発生させた送信用擬似雑音符号を使用して広帯域信号に拡散変調する拡散変調手段と、
    前記拡散変調手段で拡散変調されて得られた広帯域信号をレーダ波として送信する送信手段と、
    請求項１に記載の符号発生装置と同一の構成であって受信用擬似雑音符号を発生させる受信用擬似雑音符号発生手段と、
    前記レーダ波が物体に反射されて得られた反射波を受信信号として受信する受信手段と、
    前記受信手段で受信された受信信号を、前記受信用擬似雑音符号発生手段で発生させた受信用擬似雑音符号を使用して相関信号に拡散復調する拡散復調手段と、
    前記拡散復調手段で拡散復調されて得られた相関信号を、前記搬送波生成手段で生成された搬送波を使用してデータ信号に復調する復調手段と、
    前記復調手段で復調されて得られたデータ信号を処理する信号処理手段と
    を備えることを特徴とするスペクトル拡散型レーダ装置。
  5. 請求項１に記載の符号発生装置を送信用擬似雑音符号発生装置および受信用擬似雑音符号発生装置のいずれかとして備えることを特徴とするレーダ装置。
  6. 請求項１に記載の符号発生装置を擬似雑音符号発生装置として備えることを特徴とするスペクトル拡散装置。
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