JP3914626B2 - Pn符号発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はPN(Pseudo Noise code)符号発生回路に関し、特にスペクトラム拡散方式の通信装置に用いられ、異なる2種以上のPN符号語を切替えて出力するPN符号発生回路に関する。
【0002】
【従来の技術】
この種のPN符号発生回路の一例が特開昭63−84220号公報に記載されている。このPN符号発生回路は2種のPN符号語を発生させるために共通のシフトレジスタと、夫々の符号語を発生させるための2つの加算器と、初期値設定回路を含んで構成されている。
【0003】
この回路の概略について説明する。図4は特開昭63−84220号公報記載のPN符号発生回路の構成図である。
【0004】
特開昭63−84220号公報記載のPN符号発生回路は、n段シフトレジスタ(nは3以上の整数)50と、加算器51,52と、セレクタ53と、初期値設定回路54と、PN符号周期検出回路55と、フリップフロップ(FF)56とからなる。
【0005】
この回路において、n段シフトレジスタ50のD1段の出力とDn段の出力が加算器52にて加算され、D3段の出力とDn段の出力が加算器51にて加算され、各々の加算器51,52の出力のいずれかがセレクタ53で選択される。
【0006】
そして、セレクタ53の出力はn段シフトレジスタ50のD1段に入力される。
【0007】
これにより、クロックがn段シフトレジスタ50に入力されるたびにDn段よりPN符号語が出力される。
【0008】
本回路では2種類のPN符号語を備えているため、そのいずれかをセレクタ53で選択する構成となっている。
【0009】
又、n段シフトレジスタ50のDn段から出力されるPN符号語よりPN符号周期をPN符号周期検出回路55で検出し、フリップフロップ56を介してセレクタ53に所定PN符号語を選択させる。
【0010】
そして、PN符号周期検出回路55でPN符号周期を検出したタイミングでn段シフトレジスタ50を初期値に設定するために初期値設定回路54を備えている。
【0011】
この初期値設定回路54は、PN符号語を切替える際、PN符号の位相を合わせるために設けられたものである。
【0012】
すなわち、n段シフトレジスタ50を共用し、かつn段シフトレジスタ50の最終段Dnのビットの並びに基づきPN符号語を切替える構成であるため、一方のPN符号語の初期データ(D1〜Dnの内容)が発生するタイミングと他方のPN符号語の初期データ(D1〜Dnの内容)が発生するタイミングとが必ずしも一致しない。これは、PN符号語の符号長(PN符号語の繰り返し周期を示す語長)が相互に異なることも一因となっている。
【0013】
このため、この初期値設定回路54が必要となるのである。
【0014】
【発明が解決しようとする課題】
このように、特開昭63−84220号公報記載のPN符号発生回路は初期値設定回路54が必要であり、このため回路規模が大きくなるという欠点があった。
【0015】
そこで本発明の目的は、初期値設定回路が不要なPN符号発生回路を提供することにある。
【0016】
【課題を解決するための手段】
前記課題を解決するために本発明は、nビット(nは3以上の整数)シフトレジスタと、そのレジスタの第1所定段及び第2所定段の出力値のいずれかを選択する選択手段と、この選択手段で選択された出力値と前記レジスタの最後段の出力値とを論理演算して前記レジスタの最前段に入力する演算手段とを含み、前記選択手段は前記演算手段から出力されるビット列が所定の並びになったときに選択を行い、前記第1及び第2所定段は前記最後段より出力されるPN符号の符号長が相互に等しくなるよう段が選択されることを特徴とする。
【0017】
本発明によれば、PN符号の符号長を相互に等しく設定するとともに、第1、第2所定段の出力と最後段の出力との論理演算結果のビット列が所定の並びになったときに所定符号語への切替えが行われる。
【0018】
この所定の並びとなったときにPN符号語の先頭のデータが夫々nビットシフトレジスタより出力され、かつ2つのPN符号語の符号長が相互に等しく設定されているため、2つのPN符号語の位相を一致させることができる。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図1は本発明に係るPN符号発生回路の第1の実施の形態の構成図である。なお、従来例(図4)と同様の構成部分には同一番号を付し、その説明を省略する。
【0020】
本発明に係るPN符号発生回路は、n段シフトレジスタ(nは3以上の整数)50と、セレクタ回路1と、EX・OR(排他的論理和)加算器2と、PN符号周期検出回路3と、フリップフロップ(FF)4とからなる。
【0021】
このPN符号発生回路が従来例と異なる点は、第1にEX・OR加算器2から出力されるビット列に基づきPN符号周期検出回路3によりPN符号語の選択タイミングが設定されることであり、第2に2つのPN符号語の符号長が等しく設定されることである。
【0022】
2つのPN符号語の符号長を等しくするには、n段シフトレジスタ50の段数n及び第1段、第2段を適当に選択すればよい。このとき、符号長として最大符号長2n −1が得られる。なぜ”−1“となるかについては後述する。
【0023】
例えば、段数n=7、第1段を最前段D1、第2段を最前段D1から2つ先のD3とすることにより2つのPN符号語の符号長を等しくすることができる。
【0024】
又、本発明ではPN符号語を切替えるタイミングをn段シフトレジスタ50の値が、PN符号発生回路が正論理で構成されている場合は、全て論理”1“になっている場合のタイミングに限定する。
【0025】
即ち、2つのPN符号語のn段シフトレジスタ50の初期設定値を共通の値”1“とするのである。
【0026】
これにより初期設定値の設定されるタイミングを一致させることができる。即ち、n段シフトレジスタ50を全て”1“に設定するとそれは一方のPN符号語の初期設定値になるとともに他方のPN符号語の初期設定値にもなるのである。
【0027】
なお、PN符号発生回路が負論理で構成されている場合は、全て論理”0“になっている場合のタイミングに切替えを限定する。
【0028】
又、PN符号発生回路の正論理及び負論理とは何かを説明すると、正論理のPN符号回路とは、n段シフトレジスタ50の値が全て”0“になることを禁止したPN符号発生回路をいう。
【0029】
全て”0“であるとn段シフトレジスタ50の内容はシフトしても常時”0“となり所望のPN符号が得られなくなるからである。このため、前述のように最大符号長は2n から”−1“した値に設定されている。
【0030】
一方、負論理のPN符号回路とは、n段シフトレジスタ50の値が全て”1“になることを禁止したPN符号発生回路をいう。全て”1“であるとn段シフトレジスタ50の内容はシフトしても常時”1“となりPN符号が得られなくなるからである。
【0031】
次に、第1の実施の形態の動作について説明する。なお、PN符号発生回路が正論理で動作している場合について説明する。なお、負論理については説明を省略するが正論理の場合と同様に説明できる。
【0032】
n段シフトレジスタ50はクロック入力に従い最前段D1に入力された2値データを順次D2〜Dnへシフトし、最後段DnよりPN符号を出力する。
【0033】
セレクタ回路1へはn段シフトレジスタ50の最前段D1のデータ11と第3段D3のデータ12とが入力されている。
【0034】
そして、セレクタ回路1がデータ11を選択する場合、EX・OR加算器2はこのデータ11とn段シフトレジスタ50の最後段Dnのデータ13とを排他的論理和演算する。
【0035】
即ち、EX・OR加算器2は入力が”1“と”0“の場合は”1“を出力し、両者ともに”1“の場合は”0“を出力する。
【0036】
そして、EX・OR加算器2で加算された結果がn段シフトレジスタ50の最前段D1に入力される。
【0037】
そして、クロックが入力されるたびにEX・OR加算器2でこの演算が行われ、その結果として最後段Dnより符号長2n −1のPN符号語が出力される。このPN符号語を(n,1)で表す。
【0038】
一方、セレクタ回路1がデータ12を選択する場合にn段シフトレジスタ50の最後段Dnから出力されるPN符号語を(n,3)で表す。この符号も符号長は2n −1である。
【0039】
いま、PN符号周期検出回路3はEX・OR加算器2の出力を監視しており、EX・OR加算器2よりnビット連続して”1“が出力されるとクロックの入力タイミングと同期してPN符号周期クロック14を出力する。
【0040】
一方、フリップフロップ4はPN符号周期クロック13が入力したタイミングでPN選択信号15をセレクタ回路1に選択信号15´として出力する。
【0041】
セレクタ回路1は選択信号15´に従い信号を選択する。
【0042】
いまセレクタ回路1でデータ11が選択されているものとする。このとき、n段シフトレジスタ50の最後段DnよりPN符号語(n,1)が出力されている。
【0043】
PN符号周期検出回路3はEX・OR加算器2よりnビット連続して”1“が出力されるとPN符号周期クロック14をフリップフロップ4へ出力する。
【0044】
このPN符号周期クロック14を受けたフリップフロップ4はPN選択信号15´をセレクタ回路1へ出力する。
【0045】
このPN選択信号15´を受けたセレクタ回路1は選択信号をデータ11からデータ12に切替える。
【0046】
このとき当然ながらnビットシフトレジスタには全ての段に”1“がセットされている。従って、DnからはPN符号語(n,3)が先頭のビットから順に出力される。
【0047】
そして、EX・OR加算器2よりnビット連続して”1“が再び出力され、これをPN符号周期検出回路3が検出すると、セレクタ回路1は選択信号をデータ12からデータ11に切替える。従って、DnからはPN符号語(n,1)が先頭のビットから順に出力される。
【0048】
このように、PN符号切替え時にPN符号語が先頭のビットから順に出力される構成であるため、PN符号語が途中のビットから出力され、このためPN符号長より短かいPN符号語が出力されるのを防止することができる。
【0049】
これにより、初期値設定回路が不要となる。
【0050】
又、PNの符号長を等しくすることにより、PN符号語が2種以上あった場合でも、EX・OR加算器2は1回路で構成することができ、この点でも従来よりも回路規模を小さくすることができる。
【0051】
次に、第2の実施の形態について説明する。図2は第2の実施の形態の構成図である。なお、図1と同様の構成部分には同一番号を付しその説明を省略する。
【0052】
第2の実施の形態はPN符号語を2つ追加し4種としたものである。この第2の実施の形態では、PN符号語を(n,1),(n,3)の他、(n,4),(n,6)を追加している。
【0053】
即ち、n段シフトレジスタ50の第1段D1のデータ11と、第3段D3のデータ12と、第4段D4のデータ16と、第6段D6のデータ17とがセレクタ回路31に入力される。
【0054】
一方、フリップフロップ34には2種類のPN選択信号21,22が入力される。このPN選択信号21,22にて2ビットの符号が形成され、合計4種の選択信号がフリップフロップ34に入力されることになる。
【0055】
この4種の選択信号はセレクタ回路1に入力される。
【0056】
セレクタ回路1からはこの選択信号に応じた信号をデータ11,12,16,17のうちから1つ選択してEX・OR加算器2へ出力する。
【0057】
EX・OR加算器2では入力されたデータ11,12,16,17のうちの1つのデータとn段シフトレジスタ50の最後段Dnのデータ13とが排他的論理和演算され、その結果が出力される。
【0058】
その結果はn段シフトレジスタ50の最前段Dnに入力される。そして、最後段DnよりPN符号語が出力される。
【0059】
このように、PN符号が2追加された結果、フリップフロップ34は1フリップフロップ分の増加、さらにn段シフトレジスタ50からセレクタ回路31に出力される信号が2つ追加されたことに伴うセレクタ回路31規模の増加は必要であるが、その他の回路は変更することなく4種のPN符号語の切替えを可能とすることができる。
【0060】
次に、第3の実施の形態について説明する。図3は第3の実施の形態の構成図である。
【0061】
第3の実施の形態はこのPN符号発生回路をスペクトラム拡散方式の送信機に用いたものである。
【0062】
図3を参照して、スペクトラム拡散方式の送信機は送信データがPSK(Phase Shift Keying)変調される1次変調器41と、第1及び第2の実施の形態で説明したPN符号発生回路42と、1次変調器41の出力とPN符号発生回路42の出力とを積算する積算器43と、送信用アンテナ44とを含んで構成されている。
【0063】
送信データは2値信号であり、この送信データ1ビット分を送信するに等しい時間に1周期分のPN符号が収まるようPN符号の符号長が設定されている。
【0064】
従って、送信データは1次変調器41でPSK変調された後、さらに積算器43にてPN符号発生回路41から出力されるPN符号と変調され、スペクトラム拡散波となって送信用アンテナ44より出力される。
【0065】
【発明の効果】
本発明によれば、nビット(nは3以上の整数)シフトレジスタと、そのレジスタの第1所定段及び第2所定段の出力値のいずれかを選択する選択手段と、この選択手段で選択された出力値と前記レジスタの最後段の出力値とを論理演算して前記レジスタの最前段に入力する演算手段とを含み、前記選択手段は前記演算手段から出力されるビット列が所定の並びになったときに選択を行い、前記第1及び第2所定段は前記最後段より出力されるPN符号の符号長が相互に等しくなるよう段が選択されるため、初期値設定回路が不要となる。これにより、回路規模を小さくすることができる。
【図面の簡単な説明】
【図1】本発明に係るPN符号発生回路の第1の実施の形態の構成図である。
【図2】同回路の第2の実施の形態の構成図である。
【図3】同回路の第3の実施の形態の構成図である。
【図4】特開昭63−84220号公報記載のPN符号発生回路の構成図である。
【符号の説明】
1,31 セレクタ回路
2 EX・OR加算器
3 PN符号周期検出回路
4,34 フリップフロップ
41 1次変調器
42 PN符号発生回路
43 積算器
50 n段シフトレジスタ
Claims (6)
- nビット(nは3以上の整数)シフトレジスタと、そのレジスタの第1所定段及び第2所定段の出力値のいずれかを選択する選択手段と、この選択手段で選択された出力値と前記レジスタの最後段の出力値とを論理演算して前記レジスタの最前段に入力する演算手段とを含み、前記選択手段は前記演算手段から出力されるビット列が所定の並びになったときに選択を行い、前記第1及び第2所定段は前記最後段より出力されるPN符号の符号長が相互に等しくなるよう段が選択されることを特徴とするPN符号発生回路。
- 前記演算手段は排他的論理和回路であることを特徴とする請求項1記載のPN符号発生回路。
- 前記排他的論理和回路は正論理で構成され、前記選択手段は前記演算手段から出力されるビットがnビット連続して”1“のとき選択を行うことを特徴とする請求項2記載のPN符号発生回路。
- 前記PN符号の符号長は2n −1であることを特徴とする請求項1〜3いずれかに記載のPN符号発生回路。
- 前記選択手段は前記レジスタの3段以上の出力値のいずれかを選択することを特徴とする請求項1〜4いずれかに記載のPN符号発生回路。
- スペクトラム拡散方式の送信機に用いられることを特徴とする請求項1〜4いずれかに記載のPN符号発生回路。
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