JP2001125483A - スクランブラ回路 - Google Patents
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Abstract
(57)【要約】
【課題】 関係式の多様化を実現することで、演算関数
の変更への対応、故障によるビットエラーの発生の修
正、疑似エラー発生機能を有する並列方式のスクランブ
ラ回路を提供する。 【解決手段】 ｎビット（ｎは２以上の整数）の入力信
号Ａが入力されるｎビットマトリクス演算回路１０と、
ｎビットマトリクス演算回路１０から出力されるｎビッ
トの信号が入力されてｎビットの出力信号Ｂを出力する
ｎビットレジスタ回路２０とを備える。ｎビットマトリ
クス演算回路１０には、ｎビットの入力信号Ａとｎビッ
トの出力信号の排他的論理和をとる排他的論理和ゲート
ＸＯＲｘと、ｎビットの出力信号の相互の排他的論理和
をとる排他的論理和ゲートＸＯＲｘの少なくとも一方を
含む制御回路１１が設けられる。制御回路１１は外部か
らのｍビット（ｍは２以上の整数）制御信号Ｃに基づい
て排他的論理和ゲートＸＯＲｘの入力が変更可能であ
り、これにより並列方式のスクランブラ回路での関係式
の多様化が実現可能となる。
の変更への対応、故障によるビットエラーの発生の修
正、疑似エラー発生機能を有する並列方式のスクランブ
ラ回路を提供する。 【解決手段】 ｎビット（ｎは２以上の整数）の入力信
号Ａが入力されるｎビットマトリクス演算回路１０と、
ｎビットマトリクス演算回路１０から出力されるｎビッ
トの信号が入力されてｎビットの出力信号Ｂを出力する
ｎビットレジスタ回路２０とを備える。ｎビットマトリ
クス演算回路１０には、ｎビットの入力信号Ａとｎビッ
トの出力信号の排他的論理和をとる排他的論理和ゲート
ＸＯＲｘと、ｎビットの出力信号の相互の排他的論理和
をとる排他的論理和ゲートＸＯＲｘの少なくとも一方を
含む制御回路１１が設けられる。制御回路１１は外部か
らのｍビット（ｍは２以上の整数）制御信号Ｃに基づい
て排他的論理和ゲートＸＯＲｘの入力が変更可能であ
り、これにより並列方式のスクランブラ回路での関係式
の多様化が実現可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はスクランブラ回路に
関し、特にスクランブラの関数を一意的なものでなく、
多様的な関数に対応するために用いることが可能なスク
ランブラ回路に関する。なお、本発明におけるスクラン
ブラ回路は、前記関数を利用することでデスクランブラ
回路として定義することも可能である。
関し、特にスクランブラの関数を一意的なものでなく、
多様的な関数に対応するために用いることが可能なスク
ランブラ回路に関する。なお、本発明におけるスクラン
ブラ回路は、前記関数を利用することでデスクランブラ
回路として定義することも可能である。
【０００２】
【従来の技術】従来、スクランブラ回路として、複数の
シフトレジスタを用いた疑似ランダム信号発生器として
構成されたものがあるが、この種の回路ではシフトレジ
スタの段数が少ないと生成多項式の判明が容易でありデ
ータの秘密性が低いものとなる。そのため、例えば、特
開平３−１７３２３８号公報では、ある時間間隔でスク
ランブル鍵により決定される生成多項式切り換え順序に
したがい、生成多項式を切り換えることで、少ない段数
のシフトレジスタでデータの秘密性を確保した技術が提
案されている。この技術では、縦列接続された複数のフ
リップフロップと、各フリップフロップ間に介挿される
ＸＯＲゲート（排他的論理和ゲート）と、最終段フリッ
プフロップの出力を選択して各ＸＯＲに入力するための
ＡＮＤゲートとを備えており、前記ＡＮＤゲートでの選
択を生成多項式切り換え順序制御器によって制御する構
成を採用している。
シフトレジスタを用いた疑似ランダム信号発生器として
構成されたものがあるが、この種の回路ではシフトレジ
スタの段数が少ないと生成多項式の判明が容易でありデ
ータの秘密性が低いものとなる。そのため、例えば、特
開平３−１７３２３８号公報では、ある時間間隔でスク
ランブル鍵により決定される生成多項式切り換え順序に
したがい、生成多項式を切り換えることで、少ない段数
のシフトレジスタでデータの秘密性を確保した技術が提
案されている。この技術では、縦列接続された複数のフ
リップフロップと、各フリップフロップ間に介挿される
ＸＯＲゲート（排他的論理和ゲート）と、最終段フリッ
プフロップの出力を選択して各ＸＯＲに入力するための
ＡＮＤゲートとを備えており、前記ＡＮＤゲートでの選
択を生成多項式切り換え順序制御器によって制御する構
成を採用している。
【０００３】このような従来技術はデータに対して１ビ
ットづつスクランブルをかける方式であるため、クロッ
ク周波数が高くなり、回路構成が複雑化するという問題
が生じる。これに対し、特開昭５６−１２１２０号公報
で提案されているＭ系列発生方法では、複数の入力側の
フリップフロップと出力側のフリップフロップとをクロ
ックパルスに対して並列接続するとともに、入力側のフ
リップフロップと出力側のフリップフロップとの間に複
数のＸＯＲゲートで構成される論理回路部を接続してＭ
系列を並列に発生させている。そのため、データに対し
て複数ビット単位でスクランブルをかけることができ、
クロック周波数を高くする必要がなく、回路構成を簡略
化する上で有利である。
ットづつスクランブルをかける方式であるため、クロッ
ク周波数が高くなり、回路構成が複雑化するという問題
が生じる。これに対し、特開昭５６−１２１２０号公報
で提案されているＭ系列発生方法では、複数の入力側の
フリップフロップと出力側のフリップフロップとをクロ
ックパルスに対して並列接続するとともに、入力側のフ
リップフロップと出力側のフリップフロップとの間に複
数のＸＯＲゲートで構成される論理回路部を接続してＭ
系列を並列に発生させている。そのため、データに対し
て複数ビット単位でスクランブルをかけることができ、
クロック周波数を高くする必要がなく、回路構成を簡略
化する上で有利である。
【０００４】
【発明が解決しようとする課題】しかしながら、後者の
公報に記載のＭ系列発生技術では、論理回路部を構成す
る複数のＸＯＲゲートは要求される関係式に対応して一
義的に回路設計が行われるものであるため、関係式を変
更する際には論理回路部の回路構成を変更する必要があ
り、１つのスクランブラ回路で多様な関係式のスクラン
ブルを実現することは困難である。この点、前者の公報
に記載の技術を適用することが考えられるが、前者の公
報に記載の技術は、直列配置されたシフトレジスタ間の
ＸＯＲの入力を生成多項式切り換え順序制御器によって
選択して帰還タップの位置を切り換える技術であるた
め、後者の公報の技術であるデータに対して並列にスク
ランブルをかける並列方式の技術にそのまま適用するこ
とはできない。したがって、前記各公報に記載の技術の
存在にかかわらず、並列方式のスクランブラ回路におい
て関係式の多様化を実現することは困難である。
公報に記載のＭ系列発生技術では、論理回路部を構成す
る複数のＸＯＲゲートは要求される関係式に対応して一
義的に回路設計が行われるものであるため、関係式を変
更する際には論理回路部の回路構成を変更する必要があ
り、１つのスクランブラ回路で多様な関係式のスクラン
ブルを実現することは困難である。この点、前者の公報
に記載の技術を適用することが考えられるが、前者の公
報に記載の技術は、直列配置されたシフトレジスタ間の
ＸＯＲの入力を生成多項式切り換え順序制御器によって
選択して帰還タップの位置を切り換える技術であるた
め、後者の公報の技術であるデータに対して並列にスク
ランブルをかける並列方式の技術にそのまま適用するこ
とはできない。したがって、前記各公報に記載の技術の
存在にかかわらず、並列方式のスクランブラ回路におい
て関係式の多様化を実現することは困難である。
【０００５】本発明の目的は、並列方式における関係式
の多様化を実現したスクランブラ回路を提供するもので
ある。
の多様化を実現したスクランブラ回路を提供するもので
ある。
【０００６】
【課題を解決するための手段】本発明のスクランブラ回
路は、ｎビット（ｎは２以上の整数）の入力信号が入力
されるｎビットマトリクス演算回路と、前記ｎビットマ
トリクス演算回路から出力されるｎビットの信号が入力
されてｎビットの出力信号を出力するｎビットレジスタ
回路とを備えており、前記ｎビットマトリクス演算回路
には、前記ｎビットの入力信号と前記ｎビットの出力信
号の排他的論理和をとるＸＯＲゲートと、前記ｎビット
の出力信号の相互の排他的論理和をとるＸＯＲゲートの
少なくとも一方を含む制御回路が設けられており、前記
制御回路は外部からのｍビット（ｍは２以上の整数）制
御信号に基づいて前記ＸＯＲゲートの入力を変更可能に
構成される。
路は、ｎビット（ｎは２以上の整数）の入力信号が入力
されるｎビットマトリクス演算回路と、前記ｎビットマ
トリクス演算回路から出力されるｎビットの信号が入力
されてｎビットの出力信号を出力するｎビットレジスタ
回路とを備えており、前記ｎビットマトリクス演算回路
には、前記ｎビットの入力信号と前記ｎビットの出力信
号の排他的論理和をとるＸＯＲゲートと、前記ｎビット
の出力信号の相互の排他的論理和をとるＸＯＲゲートの
少なくとも一方を含む制御回路が設けられており、前記
制御回路は外部からのｍビット（ｍは２以上の整数）制
御信号に基づいて前記ＸＯＲゲートの入力を変更可能に
構成される。
【０００７】ここで、前記ｎビットマトリクス演算回路
には、ｎビットの入力信号に対応するｎ個の入力側のＸ
ＯＲゲートと、ｎビットの出力信号に対応するｎ個の出
力側のＸＯＲゲートとが設けられており、前記入力側の
ＸＯＲゲートは、自身のビットの入力信号と自身のビッ
トの出力信号が入力され、前記出力側のＸＯＲゲート
は、自身のビットの入力信号または自身のビットの前記
入力側のＸＯＲゲートの出力と、他のビットの出力信号
のうちの選択された出力信号とが入力される構成とす
る。また、前記制御回路は、前記自身のビットの入力信
号と前記自身のビットの入力側のＸＯＲゲートの出力を
前記ｍビット制御信号に基づいて選択するセレクタと、
前記他のビットの出力信号を前記ｍビット制御信号に基
づいて選択するＡＮＤゲートとを備える構成とする。
には、ｎビットの入力信号に対応するｎ個の入力側のＸ
ＯＲゲートと、ｎビットの出力信号に対応するｎ個の出
力側のＸＯＲゲートとが設けられており、前記入力側の
ＸＯＲゲートは、自身のビットの入力信号と自身のビッ
トの出力信号が入力され、前記出力側のＸＯＲゲート
は、自身のビットの入力信号または自身のビットの前記
入力側のＸＯＲゲートの出力と、他のビットの出力信号
のうちの選択された出力信号とが入力される構成とす
る。また、前記制御回路は、前記自身のビットの入力信
号と前記自身のビットの入力側のＸＯＲゲートの出力を
前記ｍビット制御信号に基づいて選択するセレクタと、
前記他のビットの出力信号を前記ｍビット制御信号に基
づいて選択するＡＮＤゲートとを備える構成とする。
【０００８】本発明によれば、ｍビット制御信号により
ｎビットマトリクス演算回路に設けられている制御回路
内の、ｎビットの入力信号と前記ｎビットの出力信号の
排他的論理和をとるＸＯＲゲートと、ｎビットの出力信
号の相互の排他的論理和をとるＸＯＲゲートの少なくと
も一方の各ゲート入力を変更することで、並列方式のス
クランブラ回路での関係式の多様化が実現可能となる。
ｎビットマトリクス演算回路に設けられている制御回路
内の、ｎビットの入力信号と前記ｎビットの出力信号の
排他的論理和をとるＸＯＲゲートと、ｎビットの出力信
号の相互の排他的論理和をとるＸＯＲゲートの少なくと
も一方の各ゲート入力を変更することで、並列方式のス
クランブラ回路での関係式の多様化が実現可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のスクランブラ回路の
ブロック構成図である。図１に示すように、ｎビット
（ｎは２以上の整数）入力信号Ａ（ａ（ｎ：１））を並
列に入力するｎビットマトリクス演算回路１０と、前記
ｎビットマトリクス演算回路１０から出力されるｎビッ
ト信号を入力とするｎビットレジスタ回路２０とを備え
ており、前記ｎビットレジスタ回路２０からスクランブ
ル信号としてのｎビット出力信号Ｂ（ｂ（ｎ：１））を
並列に出力する。図２は前記ｎビットマトリクス演算回
路１０と前記ｎビットレジスタ回路２０の内部構成を模
式的に示す図であり、前記ｎビットマトリクス演算回路
１０内には後述するようにセレクタや複数の論理ゲート
で構成される制御回路１１と複数のＸＯＲゲート（排他
的論理和ゲート）で構成されるＸＯＲゲート回路１２が
設けられており、これらで前記ｎビット出力信号Ｂが帰
還されてｎビット入力信号Ａとｎビット出力信号Ｂの論
理を生成するとともに、図外の関係式設定手段からのｍ
ビット（ｍは２以上の整数）制御信号Ｃ（ｃ（ｍ：
１））が入力される。このｍビット制御信号Ｃにより前
記制御回路１１はセレクタや論理ゲートの設定を変更
し、前記入力信号Ａと出力信号Ｂの論理、あるいは出力
信号Ｂの相互論理を変更するように構成されている。ま
た、前記ｎビットレジスタ回路２０はｎ個のレジスタ、
例えばフリップフロップＦＦ１〜ＦＦｎで構成されてい
る。
参照して説明する。図１は本発明のスクランブラ回路の
ブロック構成図である。図１に示すように、ｎビット
（ｎは２以上の整数）入力信号Ａ（ａ（ｎ：１））を並
列に入力するｎビットマトリクス演算回路１０と、前記
ｎビットマトリクス演算回路１０から出力されるｎビッ
ト信号を入力とするｎビットレジスタ回路２０とを備え
ており、前記ｎビットレジスタ回路２０からスクランブ
ル信号としてのｎビット出力信号Ｂ（ｂ（ｎ：１））を
並列に出力する。図２は前記ｎビットマトリクス演算回
路１０と前記ｎビットレジスタ回路２０の内部構成を模
式的に示す図であり、前記ｎビットマトリクス演算回路
１０内には後述するようにセレクタや複数の論理ゲート
で構成される制御回路１１と複数のＸＯＲゲート（排他
的論理和ゲート）で構成されるＸＯＲゲート回路１２が
設けられており、これらで前記ｎビット出力信号Ｂが帰
還されてｎビット入力信号Ａとｎビット出力信号Ｂの論
理を生成するとともに、図外の関係式設定手段からのｍ
ビット（ｍは２以上の整数）制御信号Ｃ（ｃ（ｍ：
１））が入力される。このｍビット制御信号Ｃにより前
記制御回路１１はセレクタや論理ゲートの設定を変更
し、前記入力信号Ａと出力信号Ｂの論理、あるいは出力
信号Ｂの相互論理を変更するように構成されている。ま
た、前記ｎビットレジスタ回路２０はｎ個のレジスタ、
例えばフリップフロップＦＦ１〜ＦＦｎで構成されてい
る。
【００１０】図３は前記ｎビットマトリクス演算回路１
０と、前記ｎビットレジスタ回路２０の内部構成を示す
実施形態の回路図である。なお、この実施形態では説明
を簡易化するために、ｎ＝２、ｍ＝４の構成例を示して
いる。前記ｎビット（２ビット）レジスタ回路２０は、
ｎ個（２個）のフリップフロップＦＦ１，ＦＦ２で構成
されており、図外のクロック信号に同期して動作するよ
うに構成されている。また、前記ｎビット（２ビット）
マトリクス演算回路１０は、前記した制御回路１１と、
前記ＸＯＲゲート回路（排他的論理和ゲート回路）１２
とで構成されている。ここでは、ＸＯＲゲート回路１２
は、２つの各ビットに対して前記制御回路１１の入力側
と出力側にそれぞれ１つずつ設けられている。すなわ
ち、入力側のＸＯＲゲートＸＯＲ１１，ＸＯＲ１２は、
それぞれ各ビットの入力信号と、自身のビットの出力信
号を入力とし前記制御回路１１に出力する２入力ＸＯＲ
ゲートとして構成されている。また、出力側のＸＯＲゲ
ートＸＯＲ２１，ＸＯＲ２２は前記制御回路１１からの
２つの出力を入力とし、出力を前記２ビットレジスタ回
路２０の自身のビットのフリップフロップＦＦ１，ＦＦ
２に入力する２入力ＸＯＲゲートとして構成されてい
る。
０と、前記ｎビットレジスタ回路２０の内部構成を示す
実施形態の回路図である。なお、この実施形態では説明
を簡易化するために、ｎ＝２、ｍ＝４の構成例を示して
いる。前記ｎビット（２ビット）レジスタ回路２０は、
ｎ個（２個）のフリップフロップＦＦ１，ＦＦ２で構成
されており、図外のクロック信号に同期して動作するよ
うに構成されている。また、前記ｎビット（２ビット）
マトリクス演算回路１０は、前記した制御回路１１と、
前記ＸＯＲゲート回路（排他的論理和ゲート回路）１２
とで構成されている。ここでは、ＸＯＲゲート回路１２
は、２つの各ビットに対して前記制御回路１１の入力側
と出力側にそれぞれ１つずつ設けられている。すなわ
ち、入力側のＸＯＲゲートＸＯＲ１１，ＸＯＲ１２は、
それぞれ各ビットの入力信号と、自身のビットの出力信
号を入力とし前記制御回路１１に出力する２入力ＸＯＲ
ゲートとして構成されている。また、出力側のＸＯＲゲ
ートＸＯＲ２１，ＸＯＲ２２は前記制御回路１１からの
２つの出力を入力とし、出力を前記２ビットレジスタ回
路２０の自身のビットのフリップフロップＦＦ１，ＦＦ
２に入力する２入力ＸＯＲゲートとして構成されてい
る。
【００１１】また、前記制御回路１１は、各ビットに対
応して設けられたセレクタＳＥＬ１，ＳＥＬ２と、ＡＮ
ＤゲートＡＮＤ１，ＡＮＤ２とを備えている。前記セレ
クタＳＥＬ１，ＳＥＬ２は前記ｍビット（４ビット）制
御信号Ｃの各１つのビット信号ｃ（１），ｃ（２）によ
り前記入力側ＸＯＲゲートＸＯＲ１１，ＸＯＲ１２の出
力と、自身のビットの入力信号のいずれかを選択する構
成とされている。このセレクタＳＥＬ１，ＳＥＬ２にお
いて選択された信号は、前記制御回路１１の２つの出力
の一方として前記出力側ＸＯＲゲートＸＯＲ２１，ＸＯ
Ｒ２２の一方の入力に入力される。また、ＡＮＤゲート
ＡＮＤ１，ＡＮＤ２は、他のビットの出力信号を前記ｍ
ビット制御信号Ｃの他の各１つのビット信号ｃ（３），
ｃ（４）により前記制御回路１１の２つの出力の他方と
し前記出力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の他
方の入力に入力される構成とされている。
応して設けられたセレクタＳＥＬ１，ＳＥＬ２と、ＡＮ
ＤゲートＡＮＤ１，ＡＮＤ２とを備えている。前記セレ
クタＳＥＬ１，ＳＥＬ２は前記ｍビット（４ビット）制
御信号Ｃの各１つのビット信号ｃ（１），ｃ（２）によ
り前記入力側ＸＯＲゲートＸＯＲ１１，ＸＯＲ１２の出
力と、自身のビットの入力信号のいずれかを選択する構
成とされている。このセレクタＳＥＬ１，ＳＥＬ２にお
いて選択された信号は、前記制御回路１１の２つの出力
の一方として前記出力側ＸＯＲゲートＸＯＲ２１，ＸＯ
Ｒ２２の一方の入力に入力される。また、ＡＮＤゲート
ＡＮＤ１，ＡＮＤ２は、他のビットの出力信号を前記ｍ
ビット制御信号Ｃの他の各１つのビット信号ｃ（３），
ｃ（４）により前記制御回路１１の２つの出力の他方と
し前記出力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の他
方の入力に入力される構成とされている。
【００１２】なお、図３の構成例では、ｎ＝２の場合を
示しているため、制御回路１１内のＡＮＤゲートＡＮＤ
１，ＡＮＤ２は各ビットに１つだけ設けられているが、
ｎが３以上のときには、他のビットのそれぞれの出力信
号をｍビット制御信号に基づいて選択することが可能な
数だけのＡＮＤゲートが設けられることになる。すなわ
ち、各ビットについて、ｎ−１個のＡＮＤゲートが設け
られ、ｎ−１の出力信号が各ＡＮＤゲートに入力され、
ｍビット制御信号によって１つあるいは複数個が同時に
選択されることになる。また、これに伴い、ｍビット制
御信号のｍの値は、セレクタの数とＡＮＤゲートの数に
対応するビット値となる。さらに、出力側ＸＯＲゲート
はｎ入力のＸＯＲゲートとして構成されることになる。
示しているため、制御回路１１内のＡＮＤゲートＡＮＤ
１，ＡＮＤ２は各ビットに１つだけ設けられているが、
ｎが３以上のときには、他のビットのそれぞれの出力信
号をｍビット制御信号に基づいて選択することが可能な
数だけのＡＮＤゲートが設けられることになる。すなわ
ち、各ビットについて、ｎ−１個のＡＮＤゲートが設け
られ、ｎ−１の出力信号が各ＡＮＤゲートに入力され、
ｍビット制御信号によって１つあるいは複数個が同時に
選択されることになる。また、これに伴い、ｍビット制
御信号のｍの値は、セレクタの数とＡＮＤゲートの数に
対応するビット値となる。さらに、出力側ＸＯＲゲート
はｎ入力のＸＯＲゲートとして構成されることになる。
【００１３】以上の構成によれば、４ビット制御信号ｃ
（１），ｃ（２）により、制御回路１１の各セレクタＳ
ＥＬ１，ＳＥＬ２でそれぞれ２ビット入力信号ａ
（１），ａ（２）を選択すると、各ビットの入力信号は
出力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の一つの入
力に入力される。また、４ビット制御信号ｃ（３），ｃ
（４）によりＡＮＤゲートＡＮＤ１，ＡＮＤ２を選択し
て他の１つあるいは複数のビットの出力信号を選択する
ことで、選択されたビットの出力信号は出力側ＸＯＲゲ
ートＸＯＲ２１，ＸＯＲ２２の他の一つまたは複数の入
力に入力される。このため、出力側ＸＯＲゲートＸＯＲ
２１，ＸＯＲ２２の出力は、入力された自身のビットの
入力信号と１つまたは複数の出力信号の排他的論理和の
出力となり、ｎビットレジスタ回路２０の各フリップフ
ロップＦＦ１，ＦＦ２に入力される。したがって、２ビ
ット出力信号は、自身のビットの入力信号と他のビット
の出力信号とに基づいた関係式のスクランブル信号とし
て生成されることになる。
（１），ｃ（２）により、制御回路１１の各セレクタＳ
ＥＬ１，ＳＥＬ２でそれぞれ２ビット入力信号ａ
（１），ａ（２）を選択すると、各ビットの入力信号は
出力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の一つの入
力に入力される。また、４ビット制御信号ｃ（３），ｃ
（４）によりＡＮＤゲートＡＮＤ１，ＡＮＤ２を選択し
て他の１つあるいは複数のビットの出力信号を選択する
ことで、選択されたビットの出力信号は出力側ＸＯＲゲ
ートＸＯＲ２１，ＸＯＲ２２の他の一つまたは複数の入
力に入力される。このため、出力側ＸＯＲゲートＸＯＲ
２１，ＸＯＲ２２の出力は、入力された自身のビットの
入力信号と１つまたは複数の出力信号の排他的論理和の
出力となり、ｎビットレジスタ回路２０の各フリップフ
ロップＦＦ１，ＦＦ２に入力される。したがって、２ビ
ット出力信号は、自身のビットの入力信号と他のビット
の出力信号とに基づいた関係式のスクランブル信号とし
て生成されることになる。
【００１４】一方、４ビット制御信号ｃ（１），ｃ
（２）により、制御回路１１の各セレクタＳＥＬ１，Ｓ
ＥＬ２でそれぞれ入力側ＸＯＲゲートＸＯＲ１１，ＸＯ
Ｒ１２の出力を選択すると、各ビットでは出力側ＸＯＲ
ゲートＸＯＲ２１，ＸＯＲ２２の一つの入力には、自身
のビットの入力信号と自身のビットの出力信号の排他的
論理和出力が入力される。また、前回と同様に、４ビッ
ト制御信号ｃ（３），ｃ（４）によりＡＮＤゲートＡＮ
Ｄ１，ＡＮＤ２を選択して他の１つあるいは複数のビッ
トの出力信号を選択することで、選択されたビットの出
力信号は出力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の
他の一つまたは複数の入力に入力される。このため、出
力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の出力は、入
力された自身のビットの入力信号と出力信号の排他的論
理和出力と、１つまたは複数の出力信号との排他的論理
和の出力となり、２ビットレジスタ回路２０の各フリッ
プフロップＦＦ１，ＦＦ２に入力される。したがって、
２ビット出力信号Ｂは、自身のビットの入力信号及び出
力信号と他のビットの出力信号とに基づいた関係式のス
クランブル信号として生成されることになる。
（２）により、制御回路１１の各セレクタＳＥＬ１，Ｓ
ＥＬ２でそれぞれ入力側ＸＯＲゲートＸＯＲ１１，ＸＯ
Ｒ１２の出力を選択すると、各ビットでは出力側ＸＯＲ
ゲートＸＯＲ２１，ＸＯＲ２２の一つの入力には、自身
のビットの入力信号と自身のビットの出力信号の排他的
論理和出力が入力される。また、前回と同様に、４ビッ
ト制御信号ｃ（３），ｃ（４）によりＡＮＤゲートＡＮ
Ｄ１，ＡＮＤ２を選択して他の１つあるいは複数のビッ
トの出力信号を選択することで、選択されたビットの出
力信号は出力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の
他の一つまたは複数の入力に入力される。このため、出
力側ＸＯＲゲートＸＯＲ２１，ＸＯＲ２２の出力は、入
力された自身のビットの入力信号と出力信号の排他的論
理和出力と、１つまたは複数の出力信号との排他的論理
和の出力となり、２ビットレジスタ回路２０の各フリッ
プフロップＦＦ１，ＦＦ２に入力される。したがって、
２ビット出力信号Ｂは、自身のビットの入力信号及び出
力信号と他のビットの出力信号とに基づいた関係式のス
クランブル信号として生成されることになる。
【００１５】また、この後者の場合に、２ビット入力信
号Ａの実質的な入力を停止する、すなわち入力側ＸＯＲ
ゲートＸＯＲ１１，ＸＯＲ１２の一方の入力をロウ固定
にすると、各入力側ＸＯＲゲートＸＯＲ１１，ＸＯＲ１
２の出力は自身のビットの出力信号のみが出力されるこ
とになる。例えば、図３の回路を８ビット構成とした場
合に、８ビット入力信号の入力を停止するとともに、ｍ
ビット制御信号により各ビットでのＡＮＤゲートを制御
することで、例えば、Ｘ7 ＋Ｘ6 ＋１の演算を行って８
ビット出力信号ｂ（１）〜ｂ（８）を出力するスクラン
ブラ回路として、図４或いは、図５に示すような異なる
複数の回路構成を構築することが可能となる。また、ｎ
ビットのうち、任意のビットのみを選択して出力するよ
うに構成することも可能であり、例えば、８ビットの並
列方式のスクランブラ回路を、４ビットの並列方式のス
クランブラ回路として構成することも可能である。
号Ａの実質的な入力を停止する、すなわち入力側ＸＯＲ
ゲートＸＯＲ１１，ＸＯＲ１２の一方の入力をロウ固定
にすると、各入力側ＸＯＲゲートＸＯＲ１１，ＸＯＲ１
２の出力は自身のビットの出力信号のみが出力されるこ
とになる。例えば、図３の回路を８ビット構成とした場
合に、８ビット入力信号の入力を停止するとともに、ｍ
ビット制御信号により各ビットでのＡＮＤゲートを制御
することで、例えば、Ｘ7 ＋Ｘ6 ＋１の演算を行って８
ビット出力信号ｂ（１）〜ｂ（８）を出力するスクラン
ブラ回路として、図４或いは、図５に示すような異なる
複数の回路構成を構築することが可能となる。また、ｎ
ビットのうち、任意のビットのみを選択して出力するよ
うに構成することも可能であり、例えば、８ビットの並
列方式のスクランブラ回路を、４ビットの並列方式のス
クランブラ回路として構成することも可能である。
【００１６】このように、前記実施形態のスクランブラ
回路では、ｍビット制御信号Ｃによりｎビットマトリク
ス演算回路１０の制御回路１１を制御することで、ｎビ
ットマトリクス演算回路１０としての回路構成の変更が
可能とされるので、プログラマブルで汎用的な並列方式
のスクランブラ回路を得ることが可能となる。これによ
り、演算関数の変更への対応、故障によるビットエラー
の発生の修正、疑似エラー発生機能などを実現すること
ができる。
回路では、ｍビット制御信号Ｃによりｎビットマトリク
ス演算回路１０の制御回路１１を制御することで、ｎビ
ットマトリクス演算回路１０としての回路構成の変更が
可能とされるので、プログラマブルで汎用的な並列方式
のスクランブラ回路を得ることが可能となる。これによ
り、演算関数の変更への対応、故障によるビットエラー
の発生の修正、疑似エラー発生機能などを実現すること
ができる。
【００１７】また、本発明のスクランブラ回路では、ｎ
ビット入力信号に基づいてスクランブルされたｎビット
出力信号を出力する構成とすることで、テスト向上化回
路として構成することも可能である。例えば、図６の構
成例では、第１デバイスＤ１内のスクランブラ回路１０
０は前記した本発明のスクランブラ回路であり、第１デ
バイスＤ１内の第１被テスト回路Ｔ１や、第２デバイス
Ｄ２内の第２被テスト回路Ｔ２を検証するためのそれぞ
れ第１及び第２の各テストパタンＰ１，Ｐ２を発生する
テストパタンジェネレータ回路としての機能を果たして
いる。そして、発生するパターン（第１テストパターン
Ｐ１、第２テストパターンＰ２）の形式は、スクランブ
ラ回路１００をｍビット制御信号Ｃによって制御するこ
とで可変とすることができるので、被テスト回路Ｔ１，
Ｔ２の機能検証、故障検出の度合いを向上させることが
可能である。さらに、演算関数をＭ系列カウンタと同一
にすれば、発生するパターンの形式を疑似ランダム化す
ることができるので、一般的なランダムロジック回路を
テストすることができる。さらには、被テスト回路の出
力を判定する検証回路としての機能も実現することが可
能である。
ビット入力信号に基づいてスクランブルされたｎビット
出力信号を出力する構成とすることで、テスト向上化回
路として構成することも可能である。例えば、図６の構
成例では、第１デバイスＤ１内のスクランブラ回路１０
０は前記した本発明のスクランブラ回路であり、第１デ
バイスＤ１内の第１被テスト回路Ｔ１や、第２デバイス
Ｄ２内の第２被テスト回路Ｔ２を検証するためのそれぞ
れ第１及び第２の各テストパタンＰ１，Ｐ２を発生する
テストパタンジェネレータ回路としての機能を果たして
いる。そして、発生するパターン（第１テストパターン
Ｐ１、第２テストパターンＰ２）の形式は、スクランブ
ラ回路１００をｍビット制御信号Ｃによって制御するこ
とで可変とすることができるので、被テスト回路Ｔ１，
Ｔ２の機能検証、故障検出の度合いを向上させることが
可能である。さらに、演算関数をＭ系列カウンタと同一
にすれば、発生するパターンの形式を疑似ランダム化す
ることができるので、一般的なランダムロジック回路を
テストすることができる。さらには、被テスト回路の出
力を判定する検証回路としての機能も実現することが可
能である。
【００１８】また、以上の説明では本発明をスクランブ
ラ回路として説明しているが、全く同様にしてデスクラ
ンブラ回路として利用することも可能であり、この点で
本発明のスクランブラ回路はデスクランブラ回路を含む
概念として成立するものである。
ラ回路として説明しているが、全く同様にしてデスクラ
ンブラ回路として利用することも可能であり、この点で
本発明のスクランブラ回路はデスクランブラ回路を含む
概念として成立するものである。
【００１９】
【発明の効果】以上説明したように本発明は、ｎビット
マトリクス演算回路に設けられている制御回路内の、ｎ
ビットの入力信号と前記ｎビットの出力信号の排他的論
理和をとる排他的論理和ゲートと、ｎビットの出力信号
の相互の排他的論理和をとる排他的論理和ゲートの少な
くとも一方の各ゲート入力をｍビット制御信号に基づい
て変更可能な構成とすることで、並列方式のスクランブ
ラ回路での関係式の多様化が実現可能となる。これによ
り、演算関数の変更への対応、故障によるビットエラー
の発生の修正、疑似エラー発生機能を有するスクランブ
ラ回路、およびデスクランブラ回路を実現することがで
きる。また、ＩＰ(Intellectual Property）コアとして
の適用も可能であるという効果も得られる。
マトリクス演算回路に設けられている制御回路内の、ｎ
ビットの入力信号と前記ｎビットの出力信号の排他的論
理和をとる排他的論理和ゲートと、ｎビットの出力信号
の相互の排他的論理和をとる排他的論理和ゲートの少な
くとも一方の各ゲート入力をｍビット制御信号に基づい
て変更可能な構成とすることで、並列方式のスクランブ
ラ回路での関係式の多様化が実現可能となる。これによ
り、演算関数の変更への対応、故障によるビットエラー
の発生の修正、疑似エラー発生機能を有するスクランブ
ラ回路、およびデスクランブラ回路を実現することがで
きる。また、ＩＰ(Intellectual Property）コアとして
の適用も可能であるという効果も得られる。
【図１】本発明のスクランブラ回路の概念構成図であ
る。
る。
【図２】本発明のスクランブラ回路の一実施形態の模式
構成図である。
構成図である。
【図３】図２をより具体化した回路構成図である。
【図４】一の関係式に基づく演算回路の回路構成図であ
る。
る。
【図５】図４と同じ関係式に基づく演算回路の他の回路
構成図である。
構成図である。
【図６】本発明のスクランブラ回路をテスト回路に適用
した実施形態のブロック構成図である。
した実施形態のブロック構成図である。
１０ ｎビットマトリクス演算回路 １１ 制御回路 １２ ＸＯＲゲート回路 ２０ ｎビットレジスタ回路 １００ スクランブラ回路 ＸＯＲｘ ＸＯＲゲート ＳＥＬｘ セレクタ ＡＮＤｘ ＡＮＤゲート ＦＦｘ フリップフロップ Ａ（ａ（ｎ：１）） 入力信号 Ｂ（ｂ（ｎ：１）） 出力信号 Ｃ（Ｃ（ｍ：１）） 制御信号
Claims (4)
- 【請求項１】 ｎビット（ｎは２以上の整数）の入力信
号が入力されるｎビットマトリクス演算回路と、前記ｎ
ビットマトリクス演算回路から出力されるｎビットの信
号が入力されてｎビットの出力信号を出力するｎビット
レジスタ回路とを備え、前記ｎビットマトリクス演算回
路には、前記ｎビットの入力信号と前記ｎビットの出力
信号の排他的論理和をとる排他的論理和ゲートと、前記
ｎビットの出力信号の相互の排他的論理和をとる排他的
論理和ゲートの少なくとも一方を含む制御回路が設けら
れており、前記制御回路は外部からのｍビット（ｍは２
以上の整数）制御信号に基づいて前記排他的論理和ゲー
トの入力を変更可能に構成されていることを特徴とする
スクランブラ回路。 - 【請求項２】 前記ｎビットマトリクス演算回路には、
ｎビットの入力信号に対応するｎ個の入力側の排他的論
理和ゲートと、ｎビットの出力信号に対応するｎ個の出
力側の排他的論理和ゲートとが設けられており、前記入
力側の排他的論理和ゲートは、自身のビットの入力信号
と自身のビットの出力信号が入力され、前記出力側の排
他的論理和ゲートは、自身のビットの入力信号または自
身のビットの前記入力側の排他的論理和ゲートの出力
と、他のビットの出力信号のうちの選択された出力信号
とが入力されることを特徴とする請求項１に記載のスク
ランブラ回路。 - 【請求項３】 前記制御回路は、前記自身のビットの入
力信号と前記自身のビットの入力側の排他的論理和ゲー
トの出力を前記ｍビット制御信号に基づいて選択するセ
レクタと、前記他のビットの出力信号を前記ｍビット制
御信号に基づいて選択するＡＮＤゲートとを備えること
を特徴とする請求項２に記載のスクランブラ回路。 - 【請求項４】 前記ＡＮＤゲートは、１つのビットにつ
いて、ｎ−１個設けられ、ｎ−１の他の出力信号が当該
ビットの出力側の排他的論理和ゲートに入力されるよう
に構成されていることを特徴とする請求項３に記載のス
クランブラ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30180299A JP2001125483A (ja) | 1999-10-25 | 1999-10-25 | スクランブラ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30180299A JP2001125483A (ja) | 1999-10-25 | 1999-10-25 | スクランブラ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001125483A true JP2001125483A (ja) | 2001-05-11 |
Family
ID=17901352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30180299A Pending JP2001125483A (ja) | 1999-10-25 | 1999-10-25 | スクランブラ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001125483A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG116536A1 (en) * | 2003-04-08 | 2005-11-28 | Sharp Kk | Scrambler circuit. |
| KR100921774B1 (ko) | 2007-12-06 | 2009-10-15 | 한국전자통신연구원 | 스크램블링 시퀀스 생성 장치 |
-
1999
- 1999-10-25 JP JP30180299A patent/JP2001125483A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG116536A1 (en) * | 2003-04-08 | 2005-11-28 | Sharp Kk | Scrambler circuit. |
| KR100921774B1 (ko) | 2007-12-06 | 2009-10-15 | 한국전자통신연구원 | 스크램블링 시퀀스 생성 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |