JPH0697932A - 通信信号を符号化する方法および装置 - Google Patents
通信信号を符号化する方法および装置Info
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- JPH0697932A JPH0697932A JP5087931A JP8793193A JPH0697932A JP H0697932 A JPH0697932 A JP H0697932A JP 5087931 A JP5087931 A JP 5087931A JP 8793193 A JP8793193 A JP 8793193A JP H0697932 A JPH0697932 A JP H0697932A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
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- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/34—Encoding or coding, e.g. Huffman coding or error correction
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- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】 より短い時間かつ少ない記憶スペースによっ
て、パイプライン様式で送信するための信号を符号化で
きる装置および方法を実現する。 【構成】 通信信号の第１のビットが暗号化され（１
２）かつＣＲＣ（１３）に送られて第２のビットの暗号
化と並列に処理される。前記第１のビットは次にスクラ
ンブラ（１４）に渡されかつ前記第２のビットはＣＲＣ
（１３）に渡され、そこでこれらは暗号化される第３の
ビットと並列に処理される。このプロセスが最後のビッ
トがスクランブルされるまで続く。
て、パイプライン様式で送信するための信号を符号化で
きる装置および方法を実現する。 【構成】 通信信号の第１のビットが暗号化され（１
２）かつＣＲＣ（１３）に送られて第２のビットの暗号
化と並列に処理される。前記第１のビットは次にスクラ
ンブラ（１４）に渡されかつ前記第２のビットはＣＲＣ
（１３）に渡され、そこでこれらは暗号化される第３の
ビットと並列に処理される。このプロセスが最後のビッ
トがスクランブルされるまで続く。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、通信シス
テムに関し、かつより特定的には、通信システムによる
送信のためにデータを符号化する装置および方法に関す
る。
テムに関し、かつより特定的には、通信システムによる
送信のためにデータを符号化する装置および方法に関す
る。
【０００２】
【従来の技術】本発明において使用されている、符号化
（ｅｎｃｏｄｉｎｇ）という用語は次の機能の１つまた
はそれ以上から構成される。すなわち、暗号化、巡回冗
長検査（ＣＲＣ）発生、およびスクランブリングであ
る。これらの機能を達成するための本方法はデータのブ
ロック全体がそれが次の機能に受け渡される前に暗号化
処理によって完全に処理されることを必要とする。前記
データブロック全体は次にＣＲＣ発生器に通され前記ブ
ロックに挿入されるＣＲＣコードを発生する。いったん
該ＣＲＣコードが挿入されると、前記ブロックはスクラ
ンブルされかつ送信される。
（ｅｎｃｏｄｉｎｇ）という用語は次の機能の１つまた
はそれ以上から構成される。すなわち、暗号化、巡回冗
長検査（ＣＲＣ）発生、およびスクランブリングであ
る。これらの機能を達成するための本方法はデータのブ
ロック全体がそれが次の機能に受け渡される前に暗号化
処理によって完全に処理されることを必要とする。前記
データブロック全体は次にＣＲＣ発生器に通され前記ブ
ロックに挿入されるＣＲＣコードを発生する。いったん
該ＣＲＣコードが挿入されると、前記ブロックはスクラ
ンブルされかつ送信される。
【０００３】
【発明が解決しようとする課題】前記ブロックのデータ
は次の機能に送られる前に各機能によって完全に処理さ
れるから、複数のバッファ（処理前および処理後バッフ
ァ）の必要性が存在する。さらに、各機能部はそのブロ
ックを受け渡す前にブロック全体を処理するために待機
するから、大きな遅延がシステムに組込まれる。
は次の機能に送られる前に各機能によって完全に処理さ
れるから、複数のバッファ（処理前および処理後バッフ
ァ）の必要性が存在する。さらに、各機能部はそのブロ
ックを受け渡す前にブロック全体を処理するために待機
するから、大きな遅延がシステムに組込まれる。
【０００４】
【課題を解決するための手段および作用】本発明は通信
信号を直列ビット（ｓｅｒｉａｌ ｂｉｔ）、またはパ
イプライン、様式で暗号化し、巡回冗長検査を行い、か
つスクランブルする方法を提供する。動作においては、
前記通信信号の最初のビットが暗号化される。前記最初
のビットは次にＣＲＣに受け渡され、そこで第２のビッ
トの暗号化と並列に処理される。前記第１のビットは次
にスクランブラに受け渡されかつ前記第２のビットはＣ
ＲＣに受け渡されて暗号化されている第３のビットと並
列に処理される。このような処理が最後のビットがスク
ランブルされるまで続く。
信号を直列ビット（ｓｅｒｉａｌ ｂｉｔ）、またはパ
イプライン、様式で暗号化し、巡回冗長検査を行い、か
つスクランブルする方法を提供する。動作においては、
前記通信信号の最初のビットが暗号化される。前記最初
のビットは次にＣＲＣに受け渡され、そこで第２のビッ
トの暗号化と並列に処理される。前記第１のビットは次
にスクランブラに受け渡されかつ前記第２のビットはＣ
ＲＣに受け渡されて暗号化されている第３のビットと並
列に処理される。このような処理が最後のビットがスク
ランブルされるまで続く。
【０００５】
【実施例】初めに図１を参照すると、本発明を実施し
た、全体的に１０で示される、エンコーダの概略的なブ
ロック図が示されている。エンコーダ１０は暗号化装置
１２、ＣＲＣ計算機１３、およびスクランブラ１４が一
緒に直列的に結合されて構成されている。データはエン
コーダ１０によってプロセッサインタフェース１１から
受信される。プロセッサインタフェース１１は、図示し
ない、他のシステム回路からデータおよび制御入力を受
信する。該データは種々の機能によってパイプライン様
式で処理され、かつ制御情報は制御回路１５に渡され
る。制御回路１５は、なかんずく、データをシフトし、
暗号化キーをロードし、ＣＲＣをリセットし、出力接続
を選択し、その他のために動作する。各ビットの処理が
完了した後、それらのビットは送信のために変調器イン
タフェース１６に渡される。
た、全体的に１０で示される、エンコーダの概略的なブ
ロック図が示されている。エンコーダ１０は暗号化装置
１２、ＣＲＣ計算機１３、およびスクランブラ１４が一
緒に直列的に結合されて構成されている。データはエン
コーダ１０によってプロセッサインタフェース１１から
受信される。プロセッサインタフェース１１は、図示し
ない、他のシステム回路からデータおよび制御入力を受
信する。該データは種々の機能によってパイプライン様
式で処理され、かつ制御情報は制御回路１５に渡され
る。制御回路１５は、なかんずく、データをシフトし、
暗号化キーをロードし、ＣＲＣをリセットし、出力接続
を選択し、その他のために動作する。各ビットの処理が
完了した後、それらのビットは送信のために変調器イン
タフェース１６に渡される。
【０００６】図２においては、エンコーダ１０のより詳
細なブロック図が示されている。データ入力ＴＸＤは暗
号化装置１２のＤ形フリップフロップ２１に入力され
る。フリップフロップ２１は該フリップフロップ２１の
クロック入力への反転ＴＣＬＫ入力によってトリガされ
る。各ビットがフリップフロップ２１にクロック入力さ
れるに応じて、それらは暗号化回路２２に供給されかつ
直接ＭＵＸ２３の第１の入力に供給される。エンコーダ
回路２２の出力はＭＵＸ２３の第２の入力に与えられ
る。データのブロックにおけるすべてのビットが暗号化
されるわけではないから、選択１（ＳＥＬＥＣＴ １）
がどのビットが次のステージに受け渡すことが許容され
るかを選択するために、すなわち元のビットか暗号化さ
れたビットであるかを選択するために、与えられる。
細なブロック図が示されている。データ入力ＴＸＤは暗
号化装置１２のＤ形フリップフロップ２１に入力され
る。フリップフロップ２１は該フリップフロップ２１の
クロック入力への反転ＴＣＬＫ入力によってトリガされ
る。各ビットがフリップフロップ２１にクロック入力さ
れるに応じて、それらは暗号化回路２２に供給されかつ
直接ＭＵＸ２３の第１の入力に供給される。エンコーダ
回路２２の出力はＭＵＸ２３の第２の入力に与えられ
る。データのブロックにおけるすべてのビットが暗号化
されるわけではないから、選択１（ＳＥＬＥＣＴ １）
がどのビットが次のステージに受け渡すことが許容され
るかを選択するために、すなわち元のビットか暗号化さ
れたビットであるかを選択するために、与えられる。
【０００７】暗号化回路２２はまた暗号化キーをシフト
するためにシフト１（ＳＨＩＦＴ１）入力を受信し、こ
れは後に図４を参照してさらに詳細に説明する。キー
（ＫＥＹ）入力が元のキーワードを暗号化装置２２に入
力するために与えられ、これはロード（ＬＯＡＤ）信号
が指令する場合にロードされる。
するためにシフト１（ＳＨＩＦＴ１）入力を受信し、こ
れは後に図４を参照してさらに詳細に説明する。キー
（ＫＥＹ）入力が元のキーワードを暗号化装置２２に入
力するために与えられ、これはロード（ＬＯＡＤ）信号
が指令する場合にロードされる。
【０００８】暗号化装置１２から出力されるビットは次
に他のＤ形フリップフロップ２５に入力される。フリッ
プフロップ２５もまたフリップフロップ２５のクロック
入力に与えられる反転ＴＣＬＫ信号によってクロッキン
グされる。各ビットはＣＲＣ回路２６を通って処理され
かつ直接ＭＵＸ２７の第１の入力に与えられる。ＣＲＣ
２６からの出力はＭＵＸ２７の第２の入力に結合され
る。選択２（ＳＥＬＥＣＴ ２）信号がＭＵＸ２７に与
えられて前記２つの入力の内のどれがスクランブル段１
４に受け渡されるかを選択する。
に他のＤ形フリップフロップ２５に入力される。フリッ
プフロップ２５もまたフリップフロップ２５のクロック
入力に与えられる反転ＴＣＬＫ信号によってクロッキン
グされる。各ビットはＣＲＣ回路２６を通って処理され
かつ直接ＭＵＸ２７の第１の入力に与えられる。ＣＲＣ
２６からの出力はＭＵＸ２７の第２の入力に結合され
る。選択２（ＳＥＬＥＣＴ ２）信号がＭＵＸ２７に与
えられて前記２つの入力の内のどれがスクランブル段１
４に受け渡されるかを選択する。
【０００９】ＣＲＣ１３もまたＣＲＣデータをビットが
処理されるに応じてシフトするために使用されるシフト
２（ＳＨＩＦＴ ２）入力を有する。ロード入力はそれ
が常にプリセットされた値でスタートするためＣＲＣ１
３をリセットするために使用される。
処理されるに応じてシフトするために使用されるシフト
２（ＳＨＩＦＴ ２）入力を有する。ロード入力はそれ
が常にプリセットされた値でスタートするためＣＲＣ１
３をリセットするために使用される。
【００１０】ＣＲＣ段１３から出力されるビットはスク
ランブラ１４の第３のＤ形フリップフロップ２９へ入力
され、該スクランブラ１４もまた前記反転ＴＣＬＫ信号
によってクロッキングされる。フリップフロップ２９の
出力はスクランブラ回路３０およびＭＵＸ３１の第１の
入力に供給される。スクランブラ回路３０からの出力は
ＭＵＸ３１の第２の入力に提供される。選択３（ＳＥＬ
ＥＣＴ ３）信号がＭＵＸ３１の制御入力に与えられて
スクランブラ段１４から他のＤ形フリップフロップ３３
の入力に受け渡されるべき入力を選択する。
ランブラ１４の第３のＤ形フリップフロップ２９へ入力
され、該スクランブラ１４もまた前記反転ＴＣＬＫ信号
によってクロッキングされる。フリップフロップ２９の
出力はスクランブラ回路３０およびＭＵＸ３１の第１の
入力に供給される。スクランブラ回路３０からの出力は
ＭＵＸ３１の第２の入力に提供される。選択３（ＳＥＬ
ＥＣＴ ３）信号がＭＵＸ３１の制御入力に与えられて
スクランブラ段１４から他のＤ形フリップフロップ３３
の入力に受け渡されるべき入力を選択する。
【００１１】スクランブラ回路３０もまた各ビットをス
クランブラ３０を通してシフトするためにシフト３（Ｓ
ＨＩＦＴ ３）入力を有する。前記ロード信号が使用さ
れて、もし通信（音声）データが処理されていればＣＳ
−ＩＤ（ベースサイト識別子）をロードし、あるいはも
し制御データが処理されていれば、“１１１１”１６進
シリーズをロードする。
クランブラ３０を通してシフトするためにシフト３（Ｓ
ＨＩＦＴ ３）入力を有する。前記ロード信号が使用さ
れて、もし通信（音声）データが処理されていればＣＳ
−ＩＤ（ベースサイト識別子）をロードし、あるいはも
し制御データが処理されていれば、“１１１１”１６進
シリーズをロードする。
【００１２】フリップフロップ３３への入力はＡＮＤゲ
ート３４からの信号によってクロッキングされ、該ＡＮ
Ｄゲート３４はＥＮ（イネーブル）および反転ＴＣＬＫ
信号を入力として有する。
ート３４からの信号によってクロッキングされ、該ＡＮ
Ｄゲート３４はＥＮ（イネーブル）および反転ＴＣＬＫ
信号を入力として有する。
【００１３】エンコーダ１０のためのタイミング図が図
３に示されている。このタイミング図の最初のラインは
必要な処理を示すブロックのデータ３５である。ブロッ
ク３５において、最初のセクション３６はそのデータに
対して何らの処理も行われないことを意味するクリアデ
ータである。セクション３７においては、データはＣＲ
Ｃ段１３において使用されるが、暗号化またはスクラン
ブルされない。第３のセクション３８は暗号化され、Ｃ
ＲＣ値を計算するために使用され、かつスクランブルさ
れる。ＣＲＣの値はセクション３９に挿入されかつスク
ランブルされる。最後に、他のクリアデータセクション
４０が終りに設けられている。
３に示されている。このタイミング図の最初のラインは
必要な処理を示すブロックのデータ３５である。ブロッ
ク３５において、最初のセクション３６はそのデータに
対して何らの処理も行われないことを意味するクリアデ
ータである。セクション３７においては、データはＣＲ
Ｃ段１３において使用されるが、暗号化またはスクラン
ブルされない。第３のセクション３８は暗号化され、Ｃ
ＲＣ値を計算するために使用され、かつスクランブルさ
れる。ＣＲＣの値はセクション３９に挿入されかつスク
ランブルされる。最後に、他のクリアデータセクション
４０が終りに設けられている。
【００１４】１つのブロックのデータを処理する場合、
ＥＮ信号４１が３クロックサイクル遅延され第１のビッ
トが回路段１４の出力に現れることができるようにす
る。イネーブル信号４１は次にハイになって回路段１４
からの出力データがフリップフロップ３３を通って渡さ
れるようにする。
ＥＮ信号４１が３クロックサイクル遅延され第１のビッ
トが回路段１４の出力に現れることができるようにす
る。イネーブル信号４１は次にハイになって回路段１４
からの出力データがフリップフロップ３３を通って渡さ
れるようにする。
【００１５】セクション３６および３７からのクリアビ
ットが回路段１２を通って処理されるに応じて、選択１
信号４２はローに留まっているが、それはこれらのビッ
トは暗号化されないからである。セクション３８のビッ
トが処理を開始した時、１サイクルの遅延の後、選択１
信号４２がハイになり、暗号化回路２２から出力される
信号をＭＵＸ２３に受け渡す。
ットが回路段１２を通って処理されるに応じて、選択１
信号４２はローに留まっているが、それはこれらのビッ
トは暗号化されないからである。セクション３８のビッ
トが処理を開始した時、１サイクルの遅延の後、選択１
信号４２がハイになり、暗号化回路２２から出力される
信号をＭＵＸ２３に受け渡す。
【００１６】タイミングライン４３は２つの部分、すな
わちシフト２である４３ａ、および選択２である４３
ｂ、からなる。セクション３６の処理の間に、４３ａお
よび４３ｂの双方はローに留まっている。いったんセク
ション３７が始まると、２サイクルの遅延の後、４３ａ
がハイに移る。これはＣＲＣ回路２６が入力されている
データを使用してＣＲＣ値を計算できるようにする。し
かしながら、ＣＲＣ回路２６からのデータはすべてのデ
ータが処理されるまでＭＵＸ２７を通って出力されな
い。従って、４３ｂはローに留まり、それによって出力
を直接フリップフロップ２５から選択する。いったん、
ＣＲＣ値を発生する上で使用されるべきすべてのデータ
が処理されると、４３ｂはハイになりＣＲＣ値がＣＲＣ
回路２６から出力されかつ前記信号のセクション３９に
挿入できるようにされる。ＣＲＣ値が出力された後、４
３ａおよび４３ｂは再びローになってＣＲＣ処理を停止
させかつフリップフロップ２６からの出力がＭＵＸ２７
に受け渡されることができるようにする。
わちシフト２である４３ａ、および選択２である４３
ｂ、からなる。セクション３６の処理の間に、４３ａお
よび４３ｂの双方はローに留まっている。いったんセク
ション３７が始まると、２サイクルの遅延の後、４３ａ
がハイに移る。これはＣＲＣ回路２６が入力されている
データを使用してＣＲＣ値を計算できるようにする。し
かしながら、ＣＲＣ回路２６からのデータはすべてのデ
ータが処理されるまでＭＵＸ２７を通って出力されな
い。従って、４３ｂはローに留まり、それによって出力
を直接フリップフロップ２５から選択する。いったん、
ＣＲＣ値を発生する上で使用されるべきすべてのデータ
が処理されると、４３ｂはハイになりＣＲＣ値がＣＲＣ
回路２６から出力されかつ前記信号のセクション３９に
挿入できるようにされる。ＣＲＣ値が出力された後、４
３ａおよび４３ｂは再びローになってＣＲＣ処理を停止
させかつフリップフロップ２６からの出力がＭＵＸ２７
に受け渡されることができるようにする。
【００１７】タイミング信号４４はスクランブラ回路３
０のための選択３（ＳＥＬＥＣＴ３）信号である。セク
ション３８に到達するまでは、前記データビットは直接
ＭＵＸ３１を通ってフリップフロップ２９から受け渡す
ことができる。いったん、セクション３８が始まると、
３サイクルの遅延の後、前記ビットはスクランブルされ
かつスクランブラ回路３０からの出力はＭＵＸ３１を通
って出力される。セクション３８に続き、前記スクラン
ブラが再びカットオフされかつデータが直接フリップフ
ロップ２９から渡される。
０のための選択３（ＳＥＬＥＣＴ３）信号である。セク
ション３８に到達するまでは、前記データビットは直接
ＭＵＸ３１を通ってフリップフロップ２９から受け渡す
ことができる。いったん、セクション３８が始まると、
３サイクルの遅延の後、前記ビットはスクランブルされ
かつスクランブラ回路３０からの出力はＭＵＸ３１を通
って出力される。セクション３８に続き、前記スクラン
ブラが再びカットオフされかつデータが直接フリップフ
ロップ２９から渡される。
【００１８】回路段１２，１３および１４の機能のより
詳細な説明は以下の図４〜図９の説明において与えられ
る。図４および図５においては、一般的に２２′で示さ
れる、処理のダイアグラムおよび暗号化回路２２のブロ
ック図がそれぞれ図示されている。動作においては、回
路２２は１６ビット（Ｄ０〜Ｄ１５）を有する暗号化キ
ーをシフトレジスタ５０〜５３にロードすることにより
初期化される。この特定の実施例においては、４ビット
の並列アクセスのシフトレジスタが利用される。前記キ
ーはキーバス５８に沿ってレジスタ５０−５３のＤ入力
に与えられる。ロードイネーブル信号がライン５９に沿
って存在する場合は、バス５８からのデータは各レジス
タにロードされる。暗号化回路２２を動作可能にするた
めに、シフトイネーブル信号がシフト１のライン６０に
与えられる。いったん、該シフトイネーブルが存在する
と、該シフトレジスタのデータはクロック信号反転ＴＣ
ＬＫがライン６１上に存在するたびごとにシフトされ
る。
詳細な説明は以下の図４〜図９の説明において与えられ
る。図４および図５においては、一般的に２２′で示さ
れる、処理のダイアグラムおよび暗号化回路２２のブロ
ック図がそれぞれ図示されている。動作においては、回
路２２は１６ビット（Ｄ０〜Ｄ１５）を有する暗号化キ
ーをシフトレジスタ５０〜５３にロードすることにより
初期化される。この特定の実施例においては、４ビット
の並列アクセスのシフトレジスタが利用される。前記キ
ーはキーバス５８に沿ってレジスタ５０−５３のＤ入力
に与えられる。ロードイネーブル信号がライン５９に沿
って存在する場合は、バス５８からのデータは各レジス
タにロードされる。暗号化回路２２を動作可能にするた
めに、シフトイネーブル信号がシフト１のライン６０に
与えられる。いったん、該シフトイネーブルが存在する
と、該シフトレジスタのデータはクロック信号反転ＴＣ
ＬＫがライン６１上に存在するたびごとにシフトされ
る。
【００１９】シフトが行われた時シフトレジスタ５３か
らのＱＤ出力は排他的ＯＲゲート５５においてデータ入
力（ＤＡＴＡ ＩＮ）信号と排他的ＯＲされ、暗号化出
力を提供する。暗号化出力は、図１の、ＭＵＸ２３の１
つの入力に与えられる。レジスタ５３のＱＤからの出力
もまた排他的ＯＲ５４においてレジスタ５２のＱＤ出力
と排他的ＯＲされる。ゲート５４の出力は排他的ＯＲ５
６においてレジスタ５０から出力されるＱＤと排他的Ｏ
Ｒされる。ゲート５６からの出力は次に排他的ＯＲ５７
においてレジスタ５０のＱＡ出力と排他的ＯＲされてレ
ジスタ５０へのライン６２に沿ってシリアル入力を提供
する。この構成においては、先行するレジスタのＱＤ出
力は次のレジスタのシリアル入力に与えられる（例え
ば、レジスタ５１のＱＤ出力はレジスタ５２のシリアル
入力に提供される）。
らのＱＤ出力は排他的ＯＲゲート５５においてデータ入
力（ＤＡＴＡ ＩＮ）信号と排他的ＯＲされ、暗号化出
力を提供する。暗号化出力は、図１の、ＭＵＸ２３の１
つの入力に与えられる。レジスタ５３のＱＤからの出力
もまた排他的ＯＲ５４においてレジスタ５２のＱＤ出力
と排他的ＯＲされる。ゲート５４の出力は排他的ＯＲ５
６においてレジスタ５０から出力されるＱＤと排他的Ｏ
Ｒされる。ゲート５６からの出力は次に排他的ＯＲ５７
においてレジスタ５０のＱＡ出力と排他的ＯＲされてレ
ジスタ５０へのライン６２に沿ってシリアル入力を提供
する。この構成においては、先行するレジスタのＱＤ出
力は次のレジスタのシリアル入力に与えられる（例え
ば、レジスタ５１のＱＤ出力はレジスタ５２のシリアル
入力に提供される）。
【００２０】図６および図７においては、一般的に２
６′で表される処理ダイアグラムおよびＣＲＣ回路２６
のブロック図がそれぞれ図示されている。回路２６は１
組の５個のシフトレジスタ６８〜７２からなる。動作に
おいては、回路２６は一連の論理１をバス６５に沿って
レジスタ６８〜７２にロードすることにより初期化され
る。これはロードイネーブル信号がライン６６において
受信された時に行われる。いったん初期化されると、回
路２６はライン６７に沿ったシフト２イネーブル信号の
受信に応じて使用する用意ができる。
６′で表される処理ダイアグラムおよびＣＲＣ回路２６
のブロック図がそれぞれ図示されている。回路２６は１
組の５個のシフトレジスタ６８〜７２からなる。動作に
おいては、回路２６は一連の論理１をバス６５に沿って
レジスタ６８〜７２にロードすることにより初期化され
る。これはロードイネーブル信号がライン６６において
受信された時に行われる。いったん初期化されると、回
路２６はライン６７に沿ったシフト２イネーブル信号の
受信に応じて使用する用意ができる。
【００２１】いったんイネーブルされると、反転ＴＣＬ
Ｋ信号がライン７３に与えられるたびごとに、前記レジ
スタはシフトする。この構成では、レジスタ７２のＱＤ
出力はゲート７５においてデータ入力信号と排他的ＯＲ
される。ゲート７５からの出力はインバータ７９から出
力される反転された選択２信号とＡＮＤされる。選択２
入力はＣＲＣ値が計算されている間は０にセットされ、
かつその値がシステムに出力されるべき場合には１に変
更される。ゲート７６からの出力はレジスタ６８の直列
入力ポートに与えられ、かつレジスタ６８のＱＤ出力は
レジスタ６９の直列入力に与えられる。レジスタ６９の
ＱＡ出力はゲート７７においてゲート７６からの出力と
排他的ＯＲされた後レジスタ７０の直列入力に与えら
れ、そしてレジスタ７０からのＱＤ出力はレジスタ７１
の直列入力に与えられる。レジスタ７１のＱＣ出力はゲ
ート７８においてゲート７６からの出力と排他的ＯＲさ
れた後にレジスタ７２の直列入力に与えられる。このよ
うな処理は図６の処理ダイアグラムに図示されている。
Ｋ信号がライン７３に与えられるたびごとに、前記レジ
スタはシフトする。この構成では、レジスタ７２のＱＤ
出力はゲート７５においてデータ入力信号と排他的ＯＲ
される。ゲート７５からの出力はインバータ７９から出
力される反転された選択２信号とＡＮＤされる。選択２
入力はＣＲＣ値が計算されている間は０にセットされ、
かつその値がシステムに出力されるべき場合には１に変
更される。ゲート７６からの出力はレジスタ６８の直列
入力ポートに与えられ、かつレジスタ６８のＱＤ出力は
レジスタ６９の直列入力に与えられる。レジスタ６９の
ＱＡ出力はゲート７７においてゲート７６からの出力と
排他的ＯＲされた後レジスタ７０の直列入力に与えら
れ、そしてレジスタ７０からのＱＤ出力はレジスタ７１
の直列入力に与えられる。レジスタ７１のＱＣ出力はゲ
ート７８においてゲート７６からの出力と排他的ＯＲさ
れた後にレジスタ７２の直列入力に与えられる。このよ
うな処理は図６の処理ダイアグラムに図示されている。
【００２２】残りの回路、ゲート８０〜８２、はインバ
ータ７９と共にＭＵＸ２７を含む。これらはＣＲＣ回路
２６の出力を決定するために使用される。もし元のデー
タが出力されるべき場合には、ゲート７９からの反転さ
れた出力はハイになりデータ入力信号がＡＮＤゲート８
０によって処理されかつＯＲゲート８２によって出力で
きるようにする。もしＣＲＣ発生値が出力されるべき場
合には、選択２がハイになり、ＣＲＣ値がＡＮＤゲート
８１を通って処理されかつＯＲゲート８２を通って出力
できるようにされる。
ータ７９と共にＭＵＸ２７を含む。これらはＣＲＣ回路
２６の出力を決定するために使用される。もし元のデー
タが出力されるべき場合には、ゲート７９からの反転さ
れた出力はハイになりデータ入力信号がＡＮＤゲート８
０によって処理されかつＯＲゲート８２によって出力で
きるようにする。もしＣＲＣ発生値が出力されるべき場
合には、選択２がハイになり、ＣＲＣ値がＡＮＤゲート
８１を通って処理されかつＯＲゲート８２を通って出力
できるようにされる。
【００２３】次に図８および図９を参照すると、一般的
に３０′で示される処理ダイアグラムおよびスクランブ
ル回路３０のブロック図がそれぞれ示されている。動作
においては、回路３０は３つのシフトレジスタ９０〜９
２からなる。これらのレジスタは通信／制御（ＣＯＭＭ
／ＣＯＮＴＲＯＬ）ライン９５によって与えられるデー
タを用いて初期化される。初期化データはスクランブル
されるべきデータが通信データであるか制御データであ
るかに依存する。もし該データが通信データであれば、
ロードされる初期化値はＣＳ−ＩＤであり、ベースステ
ーション識別子である。もしデータが制御データであれ
ば、１がＳ９〜Ｓ０にロードされる。該初期化値はロー
ド信号、すなわちライン９６が指令する場合にレジスタ
９０〜９２にロードされる。
に３０′で示される処理ダイアグラムおよびスクランブ
ル回路３０のブロック図がそれぞれ示されている。動作
においては、回路３０は３つのシフトレジスタ９０〜９
２からなる。これらのレジスタは通信／制御（ＣＯＭＭ
／ＣＯＮＴＲＯＬ）ライン９５によって与えられるデー
タを用いて初期化される。初期化データはスクランブル
されるべきデータが通信データであるか制御データであ
るかに依存する。もし該データが通信データであれば、
ロードされる初期化値はＣＳ−ＩＤであり、ベースステ
ーション識別子である。もしデータが制御データであれ
ば、１がＳ９〜Ｓ０にロードされる。該初期化値はロー
ド信号、すなわちライン９６が指令する場合にレジスタ
９０〜９２にロードされる。
【００２４】初期化の後、スクランブラ回路３０はシフ
ト３、ライン９７がアクティブである場合に動作を開始
する。データはクロックパルス、すなわちライン９８上
に与えられる、反転ＴＣＬＫに応じてレジスタ９０〜９
２を通ってシフトされる。レジスタ９２のＱＣ出力から
の出力はゲート９９においてレジスタ９０のＱＣ出力と
排他的ＯＲされる。ゲート９９からの出力は次にレジス
タ９０のシリアル入力に与えられる。レジスタ９０のＱ
Ｃ出力もまたレジスタ９１のシリアル入力に与えられ、
レジスタ９１のＱＤ出力はレジスタ９２のシリアル入力
に与えられる。
ト３、ライン９７がアクティブである場合に動作を開始
する。データはクロックパルス、すなわちライン９８上
に与えられる、反転ＴＣＬＫに応じてレジスタ９０〜９
２を通ってシフトされる。レジスタ９２のＱＣ出力から
の出力はゲート９９においてレジスタ９０のＱＣ出力と
排他的ＯＲされる。ゲート９９からの出力は次にレジス
タ９０のシリアル入力に与えられる。レジスタ９０のＱ
Ｃ出力もまたレジスタ９１のシリアル入力に与えられ、
レジスタ９１のＱＤ出力はレジスタ９２のシリアル入力
に与えられる。
【００２５】ＣＲＣ回路３０のデータ出力はレジスタ９
２のＱＣ出力を回路３０へのデータ入力と排他的ＯＲす
ることによって与えられる。この出力は次にＭＵＸ３１
の入力に受け渡される。このプロセスは図８の処理ダイ
アグラム３０′に図示されている。
２のＱＣ出力を回路３０へのデータ入力と排他的ＯＲす
ることによって与えられる。この出力は次にＭＵＸ３１
の入力に受け渡される。このプロセスは図８の処理ダイ
アグラム３０′に図示されている。
【００２６】
【発明の効果】従って、パイプライン様式で送信するた
めに信号を符号化する装置が説明された。この装置は単
一ブロックのデータからの各ビットを並列様式で符号化
するためのプロセスを提供する。その結果、信号を符号
化するのに必要な時間および記憶スペースが低減され
る。
めに信号を符号化する装置が説明された。この装置は単
一ブロックのデータからの各ビットを並列様式で符号化
するためのプロセスを提供する。その結果、信号を符号
化するのに必要な時間および記憶スペースが低減され
る。
【００２７】従って、当業者には本発明に従って前に述
べた目的、目標および利点を完全に満たす、通信システ
ムによる送信のためにデータを符号化する方法および装
置が提供されたことが明らかである。
べた目的、目標および利点を完全に満たす、通信システ
ムによる送信のためにデータを符号化する方法および装
置が提供されたことが明らかである。
【００２８】本発明がその特定の実施例に関して説明さ
れたが、前述の説明に照らして当業者には数多くの置き
換え、修正および変更をなすことが可能なことは明らか
である。従って、添付の特許請求の範囲においてはすべ
てのそのような置き換え、修正および変更を含むものと
考えている。
れたが、前述の説明に照らして当業者には数多くの置き
換え、修正および変更をなすことが可能なことは明らか
である。従って、添付の特許請求の範囲においてはすべ
てのそのような置き換え、修正および変更を含むものと
考えている。
【図１】本発明の１実施例によるエンコーダを示す概略
的ブロック図である。
的ブロック図である。
【図２】図１のエンコーダのより詳細なブロック図であ
る。
る。
【図３】図２のエンコーダのタイミング図である。
【図４】本発明において利用されるエンコーダの処理ダ
イアグラムである。
イアグラムである。
【図５】本発明において利用されるエンコーダのブロッ
ク図である。
ク図である。
【図６】本発明において利用される巡回冗長検査装置の
処理ダイアグラムである。
処理ダイアグラムである。
【図７】本発明において利用される巡回冗長処理装置の
ブロック図である。
ブロック図である。
【図８】本発明において利用されるスクランブラの処理
ダイアグラムである。
ダイアグラムである。
【図９】本発明において使用されるスクランブラのブロ
ック図である。
ック図である。
１０ エンコーダ １１ プロセッサインタフェース １２ 暗号器 １３ ＣＲＣ計算機 １４ スクランブラ １５ 制御回路 １６ 変調器インタフェース ２１，２５，２９ フリップフロップ ２２ 暗号化回路 ２３，２７，３１ マルチプレクサ ２６ ＣＲＣ回路 ３０ スクランブラ回路 ３３ フリップフロップ
Claims (6)
- 【請求項１】 複数のビットを有する通信信号を符号化
する方法であって、 前記通信信号のデータブロックの第１のビットを暗号化
する段階（図４）、 前記通信信号の前記データブロックの第２のビットを暗
号化している間に（図４）、前記第１のビットの巡回冗
長検査を行う段階（図６）、そして前記通信信号の前記
データブロックの第３のビットを暗号化している間に
（図４）、前記第１のビットをスクランブルし（図８）
かつ前記第２のビットの巡回冗長検査を行う段階（図
６）、 を具備することを特徴とする複数のビットを有する通信
信号を符号化する方法。 - 【請求項２】 さらに、 前記通信信号の前記データブロックの最後のビットを暗
号化している間に（図４）、前記通信信号の前記データ
ブロックの最後から３番目のビットをスクランブルし
（図８）かつ前記通信信号の前記データブロックの最後
から２番目のビットを巡回冗長検査する段階（図６）、 前記最後のビットを巡回冗長検査している間に（図
６）、最後から２番目のビットをスクランブルする段階
（図８）、そして前記最後のビットをスクランブルする
段階（図８）、 を具備することを特徴とする請求項１に記載の方法。 - 【請求項３】 通信信号を符号化する装置であって、 前記通信信号を暗号化するための暗号化手段（１２）で
あって、 前記通信信号を受けるよう結合されたデータ入力および
クロック信号を受けるよう結合されたクロック入力を有
する第１のレジスタ（２１）、 前記第１のレジスタ（２１）の出力に結合された入力を
有する暗号化装置（２２）、 前記第１のレジスタ（２１）の前記出力に結合された第
１の入力、および前記暗号化装置（２２）の出力に結合
された第２の入力を有する第１のマルチプレクサ（２
３）、 を具備する暗号化手段（１２）、 前記通信信号の巡回冗長値を計算するための巡回冗長検
査（ＣＲＣ）手段（１３）であって、 前記暗号化手段（１２）からの出力を受けるよう結合さ
れたデータ入力および前記クロック信号を受けるよう結
合されたクロック入力を有する第２のレジスタ（２
５）、 前記第２のレジスタ（２５）の出力に結合された入力を
有する巡回冗長検査装置（２６）、 前記第２のレジスタ（２５）の前記出力に結合された第
１の入力および前記巡回冗長検査装置（２６）の出力に
結合された第２の入力を有する第２のマルチプレクサ
（２７）、 を具備する巡回冗長検査（ＣＲＣ）手段（１３）、 前記通信信号をスクランブルするためのスクランブル手
段（１４）であって、 前記巡回冗長検査手段（１３）から出力を受けるよう結
合されたデータ入力および前記クロック信号を受けるよ
う結合されたクロック入力を有する第３のレジスタ（２
９）、 前記第３のレジスタ（２９）の出力に結合された入力を
有するスクランブラ（３０）、 前記第３のレジスタ（２９）の前記出力に結合された第
１の入力、および前記スクランブラ（３０）の出力に結
合された第２の入力を有する第３のマルチプレクサ（３
１）、 を含むスクランブル手段（１４）、そして前記スクラン
ブル手段（１４）の出力を受けるよう結合された入力お
よび符号化された信号を提供するよう結合された出力を
有する第４のレジスタ（３３）、 を具備することを特徴とする通信信号を符号化する装
置。 - 【請求項４】 前記暗号化装置（２２）はさらにキーコ
ードを受けるためのキー入力および前記暗号化装置（２
２）に前記キーコードをロードするよう指令するロード
入力を具備することを特徴とする請求項３に記載の装
置。 - 【請求項５】 前記巡回冗長検査装置（２６）はさらに
前記巡回冗長検査装置（２６）をリセットするためのロ
ード入力を具備することを特徴とする請求項３に記載の
装置。 - 【請求項６】 前記スクランブラ（３０）はさらに初期
化コードを受けるための初期化入力および前記スクラン
ブラ（３０）に前記初期化コードをロードするよう指令
するためのロード入力を具備することを特徴とする請求
項３に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US856,616 | 1992-03-25 | ||
| US07/856,616 US5222141A (en) | 1992-03-25 | 1992-03-25 | Apparatus and method for encoding data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697932A true JPH0697932A (ja) | 1994-04-08 |
| JP2732189B2 JP2732189B2 (ja) | 1998-03-25 |
Family
ID=25324083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5087931A Expired - Fee Related JP2732189B2 (ja) | 1992-03-25 | 1993-03-23 | 通信信号を符号化する方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5222141A (ja) |
| JP (1) | JP2732189B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184000A (ja) * | 2000-01-14 | 2007-07-19 | Mitsubishi Electric Corp | 暗号化装置及び暗号化方法及び復号装置及び復号方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| US7704942B2 (en) | 2001-06-30 | 2010-04-27 | Givaudan Sa | Fragrance and flavour compositions |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301247A (en) * | 1992-07-23 | 1994-04-05 | Crest Industries, Inc. | Method for ensuring secure communications |
| US5377270A (en) * | 1993-06-30 | 1994-12-27 | United Technologies Automotive, Inc. | Cryptographic authentication of transmitted messages using pseudorandom numbers |
| US5363448A (en) * | 1993-06-30 | 1994-11-08 | United Technologies Automotive, Inc. | Pseudorandom number generation and cryptographic authentication |
| US5365591A (en) * | 1993-10-29 | 1994-11-15 | Motorola, Inc. | Secure cryptographic logic arrangement |
| US5680131A (en) * | 1993-10-29 | 1997-10-21 | National Semiconductor Corporation | Security system having randomized synchronization code after power up |
| US5455862A (en) * | 1993-12-02 | 1995-10-03 | Crest Industries, Inc. | Apparatus and method for encrypting communications without exchanging an encryption key |
| US5473693A (en) * | 1993-12-21 | 1995-12-05 | Gi Corporation | Apparatus for avoiding complementarity in an encryption algorithm |
| US5619575A (en) * | 1994-08-22 | 1997-04-08 | United Technologies Automotive, Inc. | Pseudorandom composition-based cryptographic authentication process |
| US6128387A (en) * | 1997-05-19 | 2000-10-03 | Industrial Technology Research Institute | Method and system for using a non-inversible transform and dynamic keys to protect firmware |
| US7275163B2 (en) * | 2002-02-28 | 2007-09-25 | The Directv Group, Inc. | Asynchronous configuration |
| US7437571B1 (en) | 2002-02-28 | 2008-10-14 | The Directv Group, Inc. | Dedicated nonvolatile memory |
| US7475259B1 (en) | 2002-02-28 | 2009-01-06 | The Directv Group, Inc. | Multiple nonvolatile memories |
| US7457967B2 (en) * | 2002-02-28 | 2008-11-25 | The Directv Group, Inc. | Hidden identification |
| GB2410161B (en) | 2004-01-16 | 2008-09-03 | Btg Int Ltd | Method and system for calculating and verifying the integrity of data in data transmission system |
| US20130003979A1 (en) * | 2011-06-30 | 2013-01-03 | Electronics & Telecommunications Research Institute | Apparatus and method for generating multiple output sequence |
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| US4771429A (en) * | 1986-09-18 | 1988-09-13 | Abbott Laboratories | Circuit combining functions of cyclic redundancy check code and pseudo-random number generators |
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-
1992
- 1992-03-25 US US07/856,616 patent/US5222141A/en not_active Expired - Lifetime
-
1993
- 1993-03-23 JP JP5087931A patent/JP2732189B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2732189B2 (ja) | 1998-03-25 |
| US5222141A (en) | 1993-06-22 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |